KR100834829B1 - 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 - Google Patents
멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100834829B1 KR100834829B1 KR1020060129884A KR20060129884A KR100834829B1 KR 100834829 B1 KR100834829 B1 KR 100834829B1 KR 1020060129884 A KR1020060129884 A KR 1020060129884A KR 20060129884 A KR20060129884 A KR 20060129884A KR 100834829 B1 KR100834829 B1 KR 100834829B1
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- bit
- interlayer insulating
- cantilever electrode
- line
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 76
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 156
- 239000011229 interlayer Substances 0.000 claims description 87
- 125000006850 spacer group Chemical group 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 21
- 239000007789 gas Substances 0.000 claims description 20
- 229910001285 shape-memory alloy Inorganic materials 0.000 claims description 16
- 239000000956 alloy Substances 0.000 claims description 14
- 229910045601 alloy Inorganic materials 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 239000012495 reaction gas Substances 0.000 claims description 11
- -1 nickel cobalt aluminum Chemical compound 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 10
- 239000000243 solution Substances 0.000 claims description 8
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- HZEWFHLRYVTOIW-UHFFFAOYSA-N [Ti].[Ni] Chemical compound [Ti].[Ni] HZEWFHLRYVTOIW-UHFFFAOYSA-N 0.000 claims description 5
- ZAUUZASCMSWKGX-UHFFFAOYSA-N manganese nickel Chemical compound [Mn].[Ni] ZAUUZASCMSWKGX-UHFFFAOYSA-N 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000008367 deionised water Substances 0.000 claims description 2
- 229910021641 deionized water Inorganic materials 0.000 claims description 2
- 239000011259 mixed solution Substances 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 229910000838 Al alloy Inorganic materials 0.000 claims 3
- 229910000807 Ga alloy Inorganic materials 0.000 claims 3
- 229910000990 Ni alloy Inorganic materials 0.000 claims 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims 1
- 229910052799 carbon Inorganic materials 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 239000007769 metal material Substances 0.000 abstract description 7
- 239000011148 porous material Substances 0.000 abstract 1
- 239000011800 void material Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052715 tantalum Inorganic materials 0.000 description 8
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- HSFWRNGVRCDJHI-UHFFFAOYSA-N Acetylene Chemical compound C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 229910017773 Cu-Zn-Al Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000005411 Van der Waals force Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910000734 martensite Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C23/00—Digital stores characterised by movement of mechanical parts to effect storage, e.g. using balls; Storage elements therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 개시한다. 소정의 평탄면을 갖는 기판; 상기 기판 상에서 제 1 방향으로 형성된 비트 라인; 상기 비트 라인의 상부에서 절연되고 상기 비트 라인과 교차되는 제 2 방향으로 형성된 워드 라인; 및 상기 워드 라인에 인접하는 상기 비트 라인에 일측이 전기적으로 연결되고, 상기 비트 라인과 평행한 상기 제 1 방향으로 상기 워드 라인 상부에 형성되며 상기 워드 라인의 상부에서 소정의 공극을 갖도록 부양되는 타측이 상기 워드 라인에 전기적으로 접촉되거나 이격되도록 형성된 캔틸레버 전극을 포함하여 이루어진다.
워드 라인(word line), 비트 라인(bit line), 트랩 사이트(trap site), 공극, 트렌치(trench)
Description
도 1은 종래 기술에 따른 메모리 소자를 개략적으로 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자를 나타내는 사시도.
도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도.
도 4는 도 3의 멀티 비트 전기 기계적 메모리 소자가 적층된 구조를 나타낸 단면도.
도 5A 내지 도 5B는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 기록 또는 독출 동작을 설명하기 위해 나타낸 단면도들.
도 6은 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 비트 라인 및 하부 워드 라인을 통해 인가되는 전압과 캔틸레버 전극(50)의 굴절 거리간의 관계를 나타낸 그래프.
도 7A 내지 도 16B는 도 2 및 도 3의 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도들 및 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 20 : 비트 라인
30 : 하부 워드 라인 40 : 상부 워드 라인
50 : 캔틸레버 전극 60 : 제 1 희생막
70 : 제 2 희생막 100 : 트렌치
본 발명은 메모리 소자 및 그의 제조방법에 관한 것으로서, 상세하게는 트렌치(trench)를 중심으로 대칭적으로 형성된 복수개의 캔틸레버 전극의 스위칭 동작에 의해 소정의 정보(data)가 기록(program) 및 독출(read)되는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 정보를 저장하기 위해 사용되는 메모리 소자들은 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 메모리 소자에 있어서, 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)등으로 대표되는 휘발성 메모리 소자는 정보(data)의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 정보를 소실하는 특성이 있는 반면에, EPROM(Erasable Programmable Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 반도체소자는 정보(data)의 입출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 정보(data)가 그대로 유지 되는 특성이 있다.
한편, 이와 같은 종래 기술에 따른 메모리 소자는 MOS(Metal Oxide Semiconductor)기술을 근간으로 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 기본적으로 채용하여 이루어져 왔다. 예컨대, 실리콘 재질의 반도체 기판 상에서 적층되는 구조를 갖는 스택 게이트형 트랜지스터 메모리 소자와, 상기 반도체 기판의 내부로 매립되는 구조를 갖는 트렌치 게이트형 트렌지스터 메모리 소자가 개발되고 있다. 그러나, 상기 MOSFET은 단채널 효과를 방지토록 하기 위해 채널의 폭과 길이를 일정 이상 길이 이상으로 가져가야만 하고, 상기 채널 상단의 게이트 전극과 상기 반도체 기판사이에 형성되는 게이트 절연막의 두께가 극도로 얇아져야 하는 근본적인 문제점 때문에 나노급 초미세 구조의 메모리 소자 구현이 어려운 점이 있다.
이러한 이유로 MOSFET를 대체할 만한 구조를 갖는 메모리 소자의 연구가 활발히 이루어지고 있다. 최근 반도체 기술이 응용되어 발전되고 있는 마이크로 전기 기계 시스템(Micro Electro-Mechanical System : MEMS) 기술 및 나노 전기 기계 시스템(Nano Electro-Mechanical System : NEMS) 기술이 대두되고 있다. 이중에서 마이크로 전기 기계 시스템 기술을 사용한 비휘발성 메모리 소자가 미국특허 제6,054,745호에 개시되어 있다.
이하, 도면을 참조하여 종래 기술에 따른 메모리 소자를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 메모리 소자를 개략적으로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 메모리 소자는 기판(222) 상의 소자분리막(Shallow Trench Isolation : STI, 224) 상부에 FET(Field Effect Transistor) 감지부(221)와, 끌림 전극부(223)와, 캔틸레버 전극지지부(225)가 각각 구분되도록 형성되어 있다. 또한, 상기 캔틸레버 전극지지부(225)에 일측이 지지되면서 전기적으로 연결되고 상기 끌림 전극부(223)와 상기 FET 감지부(221)로부터 소정의 높이로 이격되는 캔틸레버 전극(240)이 형성되어 있다. 여기서, 상기 캔틸레버 전극(240)은 상기 끌림 전극부(223)에서 유도되는 전기장에 의해 상기 끌림 전극(232)의 방향으로 굴곡되도록 형성되어 있다. 이후 상기 끌림 전극부(223)에서 유도되는 전기장이 제거되더라도 상기 FET 감지부(221)의 폴리 실리콘 게이트 전극(230)에 구속된 포획 전자로부터 유도되는 전기장에 의해 상기 캔틸레버 전극(240)이 굴곡된 상태를 유지시킬 수 있다. 예컨대, 상기 폴리 실리콘 게이트 전극(230)은 상기 FET 감지부(221)의 소스-드레인 영역(227)의 상부에 형성되는 유전체로 이루어지는 터널 산화막을 통해 터널링되는 전자를 포획하는 플래쉬 메모리 소자의 플로팅 전극에 대응된다. 또한, 상기 끌림 전극부(223) 및 상기 캔틸레버 전극 지지부(225)는 상기 폴리 실리콘 게이트 전극(230)과 동일한 폴리 실리콘 재질로 이루어진다. 마찬가지로, 상기 캔틸레버 전극(240)은 상기 캔틸레버 전극 지지부(225)에서 폴리 실리콘 재질로 이루어진다.
따라서, 종래의 메모리 소자는 소정의 높이로 부양되는 캔틸레버 전극(240)의 하부에서 상기 캔틸레버 전극(240)을 정전기력으로 굴곡시키는 끌림 전극(232)과, 상기 캔틸레버 전극(240)을 굴곡된 상태로 유지시키도록 형성된 FET 감지 부(221)를 구비하여 비휘발성 메모리 소자를 구현할 수 있다.
하지만, 종래 기술에 따른 메모리 소자는 다음과 같은 문제점이 있었다.
첫째, 종래의 메모리 소자는 수평 상태를 갖는 캔틸레버 전극(240)을 굴곡시키는 끌림 전극부(223)와, 상기 끌림 전극부(223)에 의해 굴곡되는 상기 캔틸레버 전극(240)의 굴곡된 상태를 지속시키기는 FET 감지부(221)가 동일 평면에서 각각 개별적으로 구성되어야 하고, 상기 끌림 전극(223)부 및 상기 FET 감지부(221)의 상부를 덮도록 상기 캔틸레버 전극(240)이 길게 형성되어야만 하기 때문에 메모리 소자의 집적도가 떨어지는 단점이 있었다.
둘째, 종래의 메모리 소자는 캔틸레버 전극(240)과, 끌림 전극(232) 및 FET 감지부(221)로 이루어지는 하나의 단위 셀 당 1 비트의 데이터만을 기록 또는 독출토록 형성되어 있기 때문에 멀티 비트 데이터를 저장토록 형성되기가 난이하다.
셋째, 종래의 메모리 소자는 캔틸레버 전극(240)과, 상기 캔틸레버 전극(240)을 하부로 굴곡시키기 위해 형성되는 끌림 전극부(223)가 금속에 비해 상대적으로 저항이 높은 폴리 실리콘 재질로 이루어지기 때문에 전력소모가 증가되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 캔틸레버 전극(240)의 길이를 줄이고, 상기 캔틸레버 전극(240)이 접촉되는 끌림 전극(232) 및 FET 감지부(221)를 단일화하여 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 하나의 단위 셀당 2비트 이상의 데이터를 입출력토록 할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
그리고, 본 발명의 다른 목적은, 캔틸레버 전극(240)과 같은 스위칭 전극과, 상기 캔틸레버 전극(240)을 굴곡시키기 위한 끌림 전극(232)을 폴리 실리콘 재질에 비해 저항이 낮은 도전성 금속 재질로 구성하여 전력소모를 줄일 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 멀티 비트 전기 기계적 메모리 소자는, 소정의 평탄면을 갖는 기판; 상기 기판 상에서 제 1 방향으로 형성된 비트 라인; 상기 비트 라인의 상부에서 절연되고 상기 비트 라인과 교차되는 제 2 방향으로 형성된 워드 라인; 및 상기 워드 라인에 인접하는 상기 비트 라인에 일측이 전기적으로 연결되고, 상기 비트 라인과 평행한 상기 제 1 방향으로 상기 워드 라인 상부에 형성되며 상기 워드 라인의 상부에서 소정의 공극을 갖도록 부양되는 타측이 상기 워드 라인에 전기적으로 접촉되거나 이격되도록 형성된 캔틸레버 전극을 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 소정의 평탄면을 갖는 기판; 상기 기판 상에서 소정의 두께를 갖고 제 1 방향으로 형성된 비트 라인; 상기 비트 라인의 상부에 서 절연되고 상기 비트 라인과 교차되는 제 2 방향을 갖고 트렌치에 의해 분리되어 형성된 제 1 및 제 2 하부 워드 라인; 상기 제 1 및 제 2 하부 워드 라인 양측의 상기 비트 라인에 전기적으로 연결되며 상기 비트 라인과 교차되는 상기 제 1 방향을 따라 상기 제 1 및 제 2 하부 워드 라인 상부로 형성되고, 상기 트렌치에 의해 서로 분리되며 상기 제 1 및 제 2 하부 워드 라인의 상부에서 소정 공극을 갖고 부양되면서 상기 제 1 및 제 2 하부 워드 라인에 전기적으로 접촉되거나 이격되도록 형성된 제 1 및 제 2 캔틸레버 전극; 및 상기 캔틸레버 전극의 상부에서 소정의 높이로 부양되며 상기 제 1 워드 라인과 평행한 제 2 방향으로 형성된 제 1 및 제 2 상부 워드 라인을 포함하는 멀티 비트 전기 기계적 메모리 소자이다.
그리고, 본 발명의 또 다른 양태는, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인에 교차되는 제 2 방향으로 제 1 층간 절연막, 하부 워드 라인, 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계; 상기 스택의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 상기 비트 라인의 상부에 전기적으로 연결되고, 상기 비트 라인과 평행한 제 1 방향으로 상기 제 1 희생막의 상부에 캔틸레버 전극을 형성하는 단계; 상기 비트 라인의 상부와 상기 캔틸레버 전극의 측벽에 제 2 층간 절연막을 형성하는 단계; 상기 캔틸 레버 전극, 상기 제 1 희생막, 상기 하부 워드 라인을 상기 제 2 방향으로 제거하여 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계; 및 상기 트렌치에 의해 노출되는 상기 제 1 희생막을 제거하는 단계를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다.
도 2는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 소정의 평탄면을 갖는 기판(10) 상에 제 1 방향으로 복수개의 비트 라인(20)이 형성되어 있다. 예컨대, 상기 기판(10)은 가요성이 우수한 절연 기판 또는 반도체 기판을 포함하여 이루어진다. 또한, 상기 복수개의 비트 라인(20)은 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질과, 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질 중 적어도 하나이상을 포함하여 이루어진다. 상기 복수개의 비트 라인(20) 상에서 상기 복수개의 비트 라인(20)과 수직하여 교차되는 제 2 방향으로 제 1 층간 절연막(22)이 형성되어 있다. 예컨대, 상기 제 1 층간 절연막(22)은 상기 비트 라인(20)을 선택적으로 절연시키는 유전체로서, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화 막 중 어느 하나이상을 포함하여 이루어진다.
상기 제 1 층간 절연막(22) 상에서 상기 제 2 방향으로 트렌치(100)에 의해 분리되어 서로 평행한 제 1 하부 워드 라인(30A)과 제 2 하부 워드 라인(30B)이 형성되어 있다. 여기서, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)은 상기 제 1 층간 절연막(22)에 의해 상기 기판(10) 및 상기 복수개의 비트 라인(20)으로부터 절연되어 있기 때문에 상기 비트 라인(20)으로부터 자유로운 전기적인 신호가 인가될 수 있다. 예컨대, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)은 상기 비트 라인(20)과 마찬가지로, 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어질 수 있다. 상기 트렌치(100)에 의해 노출되는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 내측벽에 대향되는 외측벽에는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)을 전기적으로 절연시키는 제 1 스페이서(24A) 및 제 2 스페이서(24B)가 형성되어 있다. 예컨대, 상기 제 1 스페이서(24A) 및 제 2 스페이서(24B)는 실리콘 질화막 또는 실리콘 산질화막을 포함하여 이루어진다. 이때, 상기 제 1 스페이서(24A) 및 제 2 스페이서(24B)는 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)보다 높게 돌출되는 모양을 갖도록 형성되어 있다.
또한, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)의 외곽에서 돌출되도록 형성된 상기 제 1 스페이서(24A) 및 상기 제 2 스페이서(24B)에 의해 지지되면서 제 1 하부 공극(90A) 및 제 2 하부 공극(90B)에 의해 제 1 하 부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)으로부터 소정의 높이로 부양되는 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)이 형성되어 있다. 여기서, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)은 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B) 내에서 유도되는 전기장에서 기인되는 정전기력에 의해 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 방향으로 변형될 수 있다. 예컨대, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)은 상기 정전기력에 의해 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)에 접촉되도록 변형될 수 있다. 또한, 전기적으로 서로 연결되는 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)과 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)을 통해 인가되는 전류에서 발생되는 자체 발열에 의해 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)으로부터 분리되어 원래의 형태로 복원되는 형상 기억 합금 재질로 형성될 수 있다. 여기서, 상기 형상 기억 합금은 티탄 니켈(TiNi) 합금, 니켈 코발트 알루미늄(Ni-Co-Al) 합금, 니켈 망간 갈륨(Ni-Mn-Ga) 합금, 구리 아연 알루미늄(Cu-Zn-Al) 합금 등을 포함하여 이루어진다. 따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)이 정전기력에 의해 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)에 접촉되도록 변형되고, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)을 통해 인가되는 소정 세기의 전류에 의해 자체 발열되면서 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)으로부터 분리되어 원래의 상태로 복 원되는 형상 기억 합금으로 이루어지기 때문에 비휘발성 메모리 소자가 구현될 수 있다.
상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)은 각각 상기 기판(10)의 표면에 평행한 수평방향으로 확장되어 형성되는 제 1 변형 부분(52A) 및 제 2 변형 부분(52B)을 포함한다. 또한, 수직 방향으로 확장되는 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 제 1 고정부분(51A) 및 제 2 고정부분(51B)을 통하여 상기 비트 라인(20)에 전기적으로 연결되어 있다. 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 말단은 트렌치(100)에 의해 서로 분리되어 있다. 따라서, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 상기 제 1 고정부분(51A) 및 제 2 고정부분(51B)은 절연재질의 제 1 스페이서(24A) 및 제 2 스페이서(24B)에 의해 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 외측벽으로부터 분리되어 있다. 또한, 상기 비트 라인(20)의 상부에서 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 외벽을 둘러싸고 인접하여 형성되는 메모리 소자와 절연시키도록 하기 위해 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)과 동일 또는 유사한 높이를 갖는 제 2 층간 절연막(26)이 형성되어 있다.
상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)의 상부에서 제 1 상부 공극(92A) 및 제 2 상부 공극(92B)에 의해 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)으로부터 소정의 높이로 부양되는 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)이 형성되어 있다. 여기서, 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)은 상기 트렌치(100)에 의해 서로 분리되어 있으며, 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)의 상부에서 제 2 방향으로 형성되어 있다. 또한, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B) 외곽의 상기 제 2 층간 절연막(26)의 상부에서 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)을 지지하면서 절연시키는 제 3 층간 절연막(28)이 형성되어 있다. 예컨대, 상기 제 2 층간 절연막(26) 및 상기 제 3 층간 절연막(28)은 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B)과, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)을 전기적으로 절연시키는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함하여 이루어진다.
도시되지는 않았지만, 상기 제 1 하부 공극(90A) 및 상기 제 2 하부 공극(90B)과, 상기 제 1 상부 공극(92A) 및 상기 제 2 상부 공극(92B)은 상기 트렌치(100)에 의해 노출되는 제 1 희생막(도 8A의 60)과 제 2 희생막(도 12A의 70)이 각각 제거되어 형성되는 공간으로서 상기 제 1 캔틸레버 전극(50A) 및 상기 제 2 캔틸레버 전극(50B) 각각의 말단이 상기 기판(10)으로부터 수직하는 제 3의 방향으로 이동되는 공간이 될 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 상기 트렌치(100)를 중심으로 각각 분리되어 형성되는 제 1 메모리 유닛(102A)과, 제 2 메모리 유닛(102B)으로 이루어지는 단위 셀(104)을 갖는다. 이때, 제 1 방향으로 서로 이웃하는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)은 하나의 비트 라인(20)을 전기적으로 서로 공유한다. 제 2 방향으로 서로 이웃하는 단위 셀(104) 각각의 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)은 각기 제 1 하부 워드 라인(30A) 또는 제 2 하부 워드 라인(30B)을 전기적으로 공유하고, 제 1 상부 워드 라인(40A) 또는 제 2 상부 워드 라인(40B)을 전기적으로 공유할 수 있다.
본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 트렌치(100)를 중심으로 분리된 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)이 각각 개별적으로 스위칭동작되는 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)으로 구분되는 단위 셀(104)을 포함하여 이루어지기 때문에 하나의 단위 셀(104)당 2비트 이상의 데이터를 입출력토록 할 수 있다.
또한, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)을 스위칭시키기 위해 전기적인 신호가 인가되는 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)이 종래의 폴리 실리콘 재질에 비해 저항이 낮은 도전성 금속 재질로 구성하여 전력소모를 줄일 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
도 4는 도 3의 멀티 비트 전기 기계적 메모리 소자가 적층된 구조를 나타낸 단면도로서, 본 발명의 멀티 비트 전기 기계적 메모리 소자는 제 1 단위 셀(104A) 상단에 형성된 제 4 층간 절연막(110)을 중심으로 상기 제 1 단위 셀(104A)과 제 2 단위 셀(104B)이 적층된 구조를 갖도록 형성될 수 있다. 여기서, 상기 제 1 단위 셀(104A) 및 상기 제 2 단위 셀(104B)의 트렌치(100) 내부는 캔틸레버 전극(50)이 상하로 이동될 수 있도록 비어 있는 진공 상태를 갖거나, 질소 가스 또는 아르곤 가스와 같은 비 반응성 가스로 충만되어도 무방하다. 또한, 상기 제 4 층간 절연 막(110)은 상기 제 1 단위 셀(104A)과 상기 제 2 단위 셀(104B)을 구분시키기 위해 상기 제 1 단위 셀(104A)의 상단을 덮도록 형성되어 있다. 이때, 상기 제 4 층간 절연막(110)이 상기 트렌치(100)를 통해 공극 내부에 유입되지 않도록 형성되어 있어야만 한다. 예컨대, 상기 제 4 층간 절연막(110)은 상기 트렌치(100) 상단의 제 3 층간 절연막(28)의 상부에 형성된 폴리머 재질을 포함하여 이루어진다. 도시되지는 않았지만, 상기 제 1 단위 셀(104A)의 비트 라인(20)과 상기 제 2 단위 셀(104B)의 비트 라인(20)이 서로 다른 방향을 갖도록 형성되거나, 상기 제 1 단위 셀(104A)의 트렌치(100)와, 상기 제 2 단위 셀(104B)의 트렌치(100)가 서로 어긋나도록 형성될 수도 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 기판(10) 상부에 형성되는 제 1 단위 셀(104A) 상의 제 4 층간 절연막(110) 상부에서 제 2 단위 셀(104B)이 적층되는 구조를 갖도록 형성될 수 있기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 동작방법은 이하에서 설명될 것이다. 여기서, 상기 제 1 하부 워드 라인(30A) 및 상기 제 2 하부 워드 라인(30B)과, 상기 제 1 캔틸레버 전극(50A) 및 제 2 캔틸레버 전극(50B)과, 상기 제 1 상부 워드 라인(40A) 및 상기 제 2 상부 워드 라인(40B)과, 상기 제 1 스페이서(24A) 및 상기 제 2 스페이서(24B)는 각각 하부 워드 라인(30)과, 캔틸레버 전극(50)과, 상부 워드 라인(40)과, 스페이서(24)로 설명될 수 있고, 그 부호 또한 혼용되어 사용될 수 있다. 또한, 상기 제 1 하부 공 극(90A), 제 2 하부 공극(90B)은 하부 공극(90) 제 1 상부 공극(92A), 또는 제 2 상부 공극(92B)은 상부 공극(92)으로, 그리고, 하부 공극(90) 및 상부 공극(92)은 모두 공극(84) 설명되고 그 부호는 변경되어 설명된다.
본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 캔틸레버 전극(50)의 위치에 따라 소정의 정보가 프로그램, 삭제, 기록, 및 독출될 수 있다. 예컨대, 공극(84) 내에서 유도되는 전기장에 의해 상기 캔틸레버 전극(50)의 말단이 상기 기판(10)에 수직하는 제 3의 방향으로 굴곡됨으로서 상기 하부 워드 라인(30) 또는 상기 상부 워드 라인(40)에 접촉될 수 있다. 또한, 상기 캔틸레버 전극(50)의 말단이 상기 하부 워드 라인(30) 또는 상기 상부 워드 라인(40)사이의 상기 공극(84) 내에서 수평 상태를 갖고 상기 제 2 층간 절연막(26)과 동일 또는 유사한 높이로 지지될 수 있다.
따라서, 상기 비트 라인(20), 상기 하부 워드 라인(30), 및 상기 상부 워드 라인(40) 각각에 인가되는 전압차를 제어함에 따라 단위 셀(104)을 구성하는 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B) 각각의 프로그램, 삭제, 기록, 및 독출이 실행될 수 있다. 예컨대, 상기 제 1 하부 워드 라인(30A) 및 제 2 하부 워드 라인(30B)에 독립적으로 소정의 전압이 인가되고, 상기 제 1 상부 워드 라인(40A) 및 제 2 상부 워드 라인(40B)에 각각 독립적으로 소정의 전압이 인가됨에 의해 제 1 메모리 유닛(102A)과 제 2 메모리 유닛(102B)의 상태는 동일한 시간에 각각 "1" 또는 "0"으로 서로 동일하게 프로그램될 수 있고, "1" 상태와 "0"으로 각각 서로 다르게 프로그램될 수 있다. 따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 단위 셀(104)은 상기 제 1 메모리 유닛(102A)과, 상기 제 2 메모리 유닛(102B) 각각에서 입출력될 수 있는 정보가 조합(combination)되도록 할 수 있다. 이때, 상기 제 1 메모리 유닛(102A) 및 상기 제 2 메모리 유닛(102B)은 하나의 비트 라인(20)을 전기적으로 공유하고 있기 때문에 각각의 상태의 기록 동작과 독출 동작이 동시에 수행될 수 없으며, 상기 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B) 중 어느 하나는 주어진 시간에 전기적으로 비트 라인(20)을 점유해야만 한다.
따라서, 본원 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 트렌치(100)를 중심으로 양측에 대칭적으로 각각 서로 동일한 상태 또는 서로 다른 상태를 갖도록 프로그램되는 제 1 메모리 유닛(102A) 및 제 2 메모리 유닛(102B)으로 이루어진 단일 셀에 2비트의 데이터를 입출력토록 할 수 있다.
상술한 바와 같이, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30)과 상기 캔틸레버 전극(50) 사이에 유도되는 정전기력에 의해 상기 하부 워드 라인(30)에 접촉되면서 변형되고, 상기 하부 워드 라인(30)과 접촉된 상기 캔틸레버 전극(50)을 통해 일정 세기의 전류 또는 전압이 인가되면 상기 캔틸레버 전극(50)이 발열되어 본래의 형태로 복원되는 형상 기억 합금으로 이루어진다. 예컨대, 상기 캔틸레버 전극(50)은 상기 하부 워드 라인(30)과 상기 캔틸레버 전극(50) 사이에 서로 다른 극성을 갖는 전하가 인가되면 인력으로 작용되는 쿨롱의 힘에 대응되는 상기 정전기력에 의해 상기 하부 워드 라인(30)의 방향으로 이동되어 전기적으로 접촉되도록 변형될 수 있다. 또한, 상기 캔틸레버 전극(50)과 상기 하부 워드 라 인(30)이 서로 접촉되어 있을 경우, 상기 캔틸레버 전극(50) 및 상기 하부 워드 라인(30)에 인가되는 전하가 더 이상 존재하더라도 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)이 서로 이격되지 않는다. 왜냐하면, 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30) 방향으로 휘어지면서 이미 변형되어 버렸기 때문이다. 뿐만 아니라, 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)은 도전성이 우수한 금속 재질로 이루어져 있어 금속 결합인 반데르발스 힘이 작용하여 전기적으로 서로 접촉된 상태를 지속적으로 유지할 수 있다.
반면, 상기 하부 워드 라인(30)과 전기적으로 연결되는 상기 캔틸레버 전극(50)에 소정 세기의 전류 또는 전압이 인가되면 상기 캔틸레버 전극(50)이 발열되고, 소정의 온도 이상에서 발생되는 상기 형상 기억 합금의 복원력에 의해 상기 하부 워드 라인(30)으로부터 분리되면서 원래의 상태로 복원될 수 있다. 예컨대, 형상 기억 합금의 형상기억효과(形狀記憶效果)의 메커니즘은, 금속고상(金屬固相) 상태에서의 상변태(相變態)의 일종인 마르텐사이트 결정변태(結晶變態)와 동일한 현상이다. 열탄성(熱彈性) 마르텐사이트 변태를 나타내는 합금은 예외 없이 형상기억 특성을 나타낸다는 것이 형상 기억 합금의 연구 개발결과 밝혀졌다. 이때, 상기 형상 기억 합금의 복원력은 상기 캔틸레버 전극(50) 및 상기 하부 워드 라인(30)간에 작용되는 정전기력 및 반데르발스 힘을 극복할 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 하부 워드 라인(30)과 교차되는 방향으로 형성되는 트렌치(100)에 의해 분리된 복수개의 캔틸레버 전극(50)이 공극(84) 내부에서 상기 하부 워드 라인(30)에서 유도되 는 정전기력에 의해 상기 하부 워드 라인(30)의 방향으로 이동되면서 상기 하부 워드 라인(30)에 전기적으로 접촉될 수 있고, 전기적으로 접촉된 상기 하부 워드 라인(30)과 상기 캔틸레버 전극(50)에 소정 세기의 전류 또는 전압을 인가하여 서로 분리시킴으로써 종래에 비해 캔틸레버 전극(50)의 길이를 줄이고, 상기 캔틸레버 전극(50)이 전기적으로 접촉되는 부분과 끌어당기는 부분을 개별적으로 제작하지 않아도 되기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있다.
도 5A 내지 도 5B는 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 기록 또는 독출 동작을 설명하기 위해 나타낸 단면도들이다.
도 5A에 도시된 바와 같이, 본 발명의 멀티 비트 전기 기계적 메모리 소자는 "0"에 대응되는 정보를 기록하고자 할 경우, 캔틸레버 전극(50) 및 하부 워드 라인(30)사이에 소정의 제 1 전압(예를 들어, Vpull-in)을 인가하여 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30)의 제 3 방향으로 변형시키고 상기 하부 워드 라인(30)과 캔틸레버 전극(50)이 전기적으로 연결되도록 한다. 이때, 상기 하부 워드 라인(30)과 상기 캔틸레버 전극(50)이 전기적으로 연결되기 전까지 전류는 흐르지 않는다. 상기 "0"에 대응되는 정보를 기록하는 것은 프로그램이라 칭하여 질 수 있다. 따라서, 비트 라인(20)과 하부 워드 라인(30)사이에 소정 세기의 제 1 전압을 인가하여 캔틸레버 전극(50)을 상기 하부 워드 라인(30)에 전기적으로 연결되도록 변형시킴으로서 "0"에 대응되는 정보를 기록시킬 수 있다. 또한, "O"에 대응되는 정보를 독출하고자 할 경우, 상기 비트 라인(20)에 상기 제 1 전압보다 작은 레벨 을 갖는 제 2 전압의 전기적인 신호를 인가하면 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30)과 전기적으로 연결되어 있기 때문에 상기 하부 워드 라인(30)을 통해 상기 제 2 전압의 전기적인 신호가 출력될 수 있다.
도 5B에 도시된 바와 같이, "1"에 대응되는 정보를 기록하고자 할 경우, 상기 캔틸레버 전극(50) 및 상기 하부 워드 라인(30)사이에 소정 세기의 전류와, 상기 제 1 전압보다 작은 제 3 전압(예를 들어, Vpull-out)을 인가하여 상기 캔틸레버 전극(50) 및 상기 하부 워드 라인(30)을 분리시킨다. 상술한 바와 같이, 상기 캔틸레버 전극(50)은 상기 전류에 의해 발열되면서 상기 하부 워드 라인(30)으로부터 분리될 수 있다. 상기 "1"에 대응되는 정보를 기록하는 것은 소거(erase)라 칭하여 질 수 있다. "1"에 대응되는 정보를 독출하고자 할 경우, 상기 비트 라인(20)에 상기 제 1 전압과 상기 제 3 전압에 비해 레벨이 낮은 상기 제 2 전압의 전기적인 신호를 인가하면 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30)으로부터 전기적으로 분리되어 있기 때문에 상기 하부 워드 라인(30)을 통해 상기 제 2 전압의 전기적인 신호가 출력될 수 없다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자는 캔틸레버 전극(50)과 하부 워드 라인(30)이 전기적으로 연결된 상태 또는 분리된 상태에 대응하여 "0" 또는 "1"의 정보가 저장될 수 있고, 상기 캔틸레버 전극(50) 및 상기 하부 워드 라인(30)이 전기적으로 연결된 상태 또는 분리된 상태에 따른 전기적인 신호가 달라짐에 따라 "0" 또는 "1"의 정보가 독출될 수 있다.
도 6은 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 비트 라인(20) 및 하부 워드 라인(30)을 통해 인가되는 전압과 캔틸레버 전극(50)의 굴절 거리간의 관계를 나타낸 그래프로서, 상기 비트 라인(20)과 상기 하부 워드 라인(30)사이에 양의 값을 갖는 "Vpull-in" 의 전압이 인가되면 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)이 접촉하게 되어 "0"에 대응되는 정보가 기록되고, 상기 비트 라인(20)과 상기 하부 워드 라인(30)간에 음의 값을 갖는 "Vpull-out"의 전압이 인가되면 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)이 서로 멀어져 "1"에 대응되는 정보가 기록될 수 있다. 도시되지 않았지만, 전기적으로 서로 연결되는 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)을 분리시키기 위해 소정 세기 이상의 전류가 인가되어야만 한다. 앞에서 상술한 바와 같은 상기 캔틸레버 전극(50)의 형상 기억 합금은 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)사이에 인가되는 상기 전류의 제곱에 비례하는 줄열에 의해 자체 발열되어 상기 하부 워드 라인(30)으로부터 분리될 수 있다.
여기서, 가로축은 전압의 크기를 나타내고, 세로축은 상기 트랩 사이트(80)의 표면으로부터 상부 워드 라인(40)까지 캔틸레버 전극(50)이 이동된 거리(Tgap)를 나타낸다. 따라서, 상기 비트 라인(20)에 연결되는 캔틸레버 전극(50)과 하부 워드 라인(30)에 양의 값을 갖는 "Vpull-in"의 전압이 인가되거나, 음의 값을 갖는 "Vpull-out"의 전압이 인가되면 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30) 상의 트랩 사이트(80)에 접촉되거나 이격되어 "0" 또는 "1"의 값을 갖는 1비 트(bit)에 대응되는 디지털 정보가 기록될 수 있다.
이때, 상기 "Vpull-in"의 전압과 상기 "Vpull-out"의 전압은 다음 수식에 의해 결정될 수 있다.
(수식)
V = VB/L - VWWL
여기서, 상기 "V"는 "Vpull-in"의 전압 또는 "Vpull-out"의 전압을 나타내며, "VB/L"은 상기 비트 라인(20)에 인가되는 전압이고, "VWWL"은 상기 하부 워드 라인(30)에 인가되는 전압이다. 이때, 상기 "Vpull-in"의 전압은 양의 값을 갖고, 상기 "Vpull-out"의 전압은 음의 값을 갖는다. 예컨대, 상기 "Vpull-in"의 전압과 "Vpull-out"의 전압 절대값이 서로 동일 또는 유사하면, "0"의 값에 대응되는 정보를 기록하고자 할 경우, 1/2"Vpull-in"의 전압을 상기 비트 라인(20)에 인가하고, 1/2"Vpull-out"의 전압을 하부 워드 라인(30)에 인가하여 캔틸레버 전극(50)과 하부 워드 라인(30)을 전기적으로 접촉시킬 수 있다.
또한, "1"에 대응되는 정보를 기록하고자 할 경우, 1/2"Vpull-out"의 전압을 비트 라인(20)에 인가하고 1/2"Vpull-in"의 전압을 인가하여 상기 캔틸레버 전극(50)과 상기 하부 워드 라인(30)을 서로 이격토록 할 수 있다. 도시되지는 않았지만, 상기 "Vpull-in"의 전압 또는 "Vpull-out"의 전압이 인가되지 않는 비트 라인(20), 하부 워드 라인(30), 상부 워드 라인(40)은 접지된 상태를 갖도록 설정될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 7A 내지 도 16B는 도 2 및 도 3의 멀티 비트 전기 기계적 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도들 및 단면도들이다. 여기서, 도 6B 내지 도 15B의 공정 단면도는 도 6A 내지 도 15A의 공정 사시도에서 Ⅰ∼Ⅰ' 선을 따라 절취되어 순차적으로 나타내어진다.
도 7A 및 도 7B에 도시된 바와 같이, 먼저, 수평 상태의 기판(10) 상에 제 1 방향으로 소정 두께를 갖는 비트 라인(20)을 형성한다. 여기서, 상기 비트 라인(20)은 상기 기판(10)상에서 복수개가 상기 제 1 방향으로 평행하게 형성된다. 예컨대, 상기 비트 라인(20)은 물리기상증착방법, 화학기상증착방법으로 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막, 도전성 불순물이 도핑된 결정 실리콘막 또는 폴리 실리콘막을 포함하여 이루어진다. 도시되지는 않았지만, 상기 비트 라인(20)은 상기 기판(10)의 전면에 소정 두께를 갖도록 형성되는 상기 도전성 금속층, 또는 폴리 실리콘막 상에서 소정의 선폭을 갖도록 차폐시키는 포토레지스트 패턴 또는 제 1 하드 마스크막을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성될 수 있다. 예컨대, 상기 도전성 금속막 또는 폴리 실리콘막의 상기 건식식각방법에 사용되는 반응 가스는 황산 및 질산이 혼합된 강산 가스를 포함하여 이루어진다. 또한, 상기 비트 라인(20)은 약 200Å정도의 두께와, 약 50Å정도의 선폭을 갖도록 형성된다.
도 8A 및 8B에 도시된 바와 같이, 상기 비트 라인(20)이 교차되는 제 2 방향으로 소정의 선폭을 갖는 제 1 층간 절연막(22)과, 하부 워드 라인(30), 및 제 1 희생막(60)을 형성한다. 여기서, 상기 제 1 층간 절연막(22)은, 하부 워드 라인(30), 및 제 1 희생막(60)은 각각 소정의 두께를 갖고 적층되어 형성되고, 상기 제 1 희생막(60) 상에 형성되는 하나의 포토레지스트 패턴을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성되는 스택이다. 예컨대, 상기 제 1 층간 절연막(22)은 화학기상증착방법으로 약 150Å 내지 약 200Å 정도의 두께를 갖도록 형성된 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다. 이때, 상기 제 1 층간 절연막(22)은 후속에서 상기 하부 워드 라인(30)을 길이 방향으로 분리시키는 트렌치(100)의 형성공정에서 식각 정지막으로서의 기능을 수행할 수도 있다. 또한, 상기 하부 워드 라인(30)은 도전성이 우수한 물리기상증착방법 또는 화학기상증착방법으로 약 200Å정도의 두께를 갖도록 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막을 포함하여 이루어진다. 상기 제 1 희생막(60)은 원자층증착방법 또는 화학기상증착방법으로 약 30Å 내지 약 50Å정도의 두께를 갖도록 형성된 폴리 실리콘막을 포함하여 이루어진다. 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(22)은 약 50Å정도의 선폭을 갖도록 형성되며, 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및 상기 제 1 층간 절연막(22)을 패터닝 하기 위해 건식식각방법에 사용되는 반응 가스는 CxFy계 가스 나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다.
도 9A 및 도 9B에 도시된 바와 같이, 상기 제 1 층간 절연막(22), 하부 워드 라인(30), 및 제 1 희생막(60)을 포함하여 이루어지는 스택의 측벽에 스페이서(24)를 형성한다. 여기서, 상기 스페이서(24)는 상기 기판(10) 상에서 소정의 단차를 갖도록 형성된 상기 제 1 층간 절연막(22), 상기 하부 워드 라인(30), 및 상기 제 1 희생막(60)으로 이루어지는 스택의 측벽에 선택적으로 형성되어 후속에서 형성되는 캔틸레버 전극(50)이 상기 하부 워드 라인(30)과 절연되도록 할 수 있다. 예컨대, 상기 스페이서(24)는 화학기상증착방법으로 형성된 실리콘 질화막 또는 폴리 실리콘막으로 이루어진다. 이때, 상기 스페이서(24)는 상기 스택을 포함하는 기판(10)의 전면에 균일한 두께를 갖는 실리콘 질화막 또는 폴리 실리콘막이 형성되고, 수직 식각특성이 우수한 건식식각방법으로 상기 실리콘 질화막을 비등방성 식각하여 상기 스택의 측벽에서 자기정렬(self align)되도록 형성되어질 수 있다. 여기서, 상기 스페이서(24)가 상기 실리콘 질화막으로 이루어질 경우, 상기 하부 워드 라인(30)의 측벽과 후속에서 캔틸레버 전극(50)이 일정 거리를 유지토록 할 수 있다. 반면, 상기 스페이서(24)가 폴리 실리콘막을 이루어질 경우, 후속에서 제 1 희생막(60)과 함께 제거되어 공극(84)이 형성되도록 할 수 있다. 이때, 상기 스페이서(24)가 상기 폴리 실리콘막으로 이루어질 경우, 상기 제 1 층간 절연막(22), 및 상기 하부 워드 라인(30)의 형성공정 이후, 상기 제 1 희생막(60)과 동일한 공 정으로 형성될 수도 있다. 예컨대, 상기 스페이서(24)는 상기 비트 라인(20) 상에서 상기 비트 라인(20)과 교차되는 상기 제 1 층간 절연막(22), 및 상기 하부 워드 라인(30)을 형성하고, 상기 제 1 층간 절연막(22), 및 상기 하부 워드 라인(30)이 형성된 상기 기판(10)의 전면에 폴리 실리콘막을 형성하고, 상기 제 1 층간 절연막(22), 및 상기 하부 워드 라인(30)의 상부에서 형성되는 상기 폴리 실리콘막으로 이루어지는 상기 제 1 희생막(60)과 연결되면서 상기 제 1 층간 절연막(22), 및 상기 하부 워드 라인(30)의 측벽을 둘러싸도록 상기 폴리 실리콘막을 패터닝하여 형성할 수 있다.
도시되지는 않았지만, 상기 비트 라인(20)의 형성 시 상기 비트 라인(20) 상에서 형성된 제 1 하드 마스크막은 상기 스페이서(24)의 형성 시 건식식각방법에 사용되는 반응가스에 의해 제거될 수도 있다. 따라서, 상기 비트 라인(20)은 상기 스페이서(24)의 형성 시 노출될 수 있다.
도 10A 및 도 10B에 도시된 바와 같이, 상기 비트 라인(20)의 상부에서 상기 제 1 희생막(60), 상기 하부 워드 라인(30), 및, 제 1 층간 절연막(22)을 포함하여 이루어지는 스택의 상부를 제 1 방향으로 가로지르며, 상기 스택 측면의 스페이서(24)에 인접하는 비트 라인(20)에 전기적으로 연결되는 캔틸레버 전극(50)을 형성한다. 여기서, 상기 캔틸레버 전극(50)은 상기 스택의 하부에 형성된 상기 비트 라인(20)에 대응하여 상기 스택을 중심에 두고 상기 스택의 상부로 우회하여 상기 스택의 양측에 형성된 상기 비트 라인(20)에 전기적으로 연결되도록 형성된다. 이때, 상기 캔틸레버 전극(50)은 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖 고, 상기 스택의 양측 상기 스페이서(24) 외곽에서 상기 비트 라인(20) 상에 적층되도록 형성된다. 예컨대, 상기 캔틸레버 전극(50)은 상기 스택 및 스페이서(24)가 형성된 기판(10)의 전면에 티탄 니켈(TiNi) 합금, 니켈 코발트 알루미늄(Ni-Co-Al) 합금, 니켈 망간 갈륨(Ni-Mn-Ga) 합금, 구리 아연 알루미늄(Cu-Zn-Al) 합금과 같은 형상 기억 합금이 물리기상증착방법 또는 화학기상증착방법에 의해 약 30Å 내지 약 50Å정도의 두께를 갖고 형성된 후, 상기 비트 라인(20) 상부의 상기 형상 기억 합금을 차폐하는 포토레지스트 패턴 또는 제 2 하드 마스크막이 형성되고, 상기 포토레지스트 패턴 또는 제 2 하드 마스크막을 식각 마스크로 사용한 건식식각방법으로 상기 형상 기억 합금이 비등방성 식각되어 형성된다. 이때, 상기 형상 기억 합금은 물리기상증착방법 또는 화학기상증착방법으로 형성되며, 상기 캔틸레버 전극(50)의 패터닝 전후에 소정의 온도 이상으로 가열되어 열적으로 안정화될 수도 있다. 또한, 상기 제 2 하드 마스크막은 상기 캔틸레버 전극(50)의 패터닝 시 제거되거나, 상기 캔틸레버 전극(50) 상에 잔류하여 형성되어도 무방하다.
도 11A 및 도 11B에 도시된 바와 같이, 비트 라인(20)이 형성된 기판(10)의 전면 소정의 두께를 갖는 제 2 층간 절연막(26)을 형성하고, 상기 스택 상부의 상기 캔틸레버 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 제거하여 평탄화한다. 여기서, 상기 제 2 층간 절연막(26)은 기판(10)으로부터 소정의 단차를 갖는 상기 하부 워드 라인(30), 및 제 1 희생막(60)의 상부로 교차되어 형성되는 캔틸레버 전극(50)의 상부에 상기 하부 워드 라인(30) 및 제 1 희생막(60)과 평행한 방향으로 후속에서 제 2 희생막(70) 및 상부 워드 라인(40)이 형성될 수 있도록 평탄면 을 제공한다. 또한, 상기 제 2 층간 절연막(26)은 하부의 상기 캔틸레버 전극(50) 과, 상부의 상부 워드 라인(40)의 패터닝 공정을 분리시켜 진행토록 할 수 있다. 왜냐하면, 상기 캔틸레버 전극(50)과 상기 상부 워드 라인(40)은 도전성이 우수한 도전성 금속막으로 이루어지며, 상기 도전성 금속막을 패턴닝하기 위해 사용되는 대부분의 식각 용액 또는 반응 가스의 선택 식각비가 낮기 때문이다. 따라서, 상기 제 2 층간 절연막(26)은 도전성 금속막으로 이루어진 두 개의 적층되는 라인 또는 패턴을 분리하여 형성하는 공정에서 필수적으로 사용된다. 예컨대, 상기 제 2 층간 절연막(26)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막으로 이루어진다. 이때, 상기 제 2 층간 절연막(26)은 상기 캔틸레버 전극(50) 및 상기 제 2 하드 마스크막이 형성된 상기 기판(10)의 전면에 상기 캔틸레버 전극(50) 이상의 높이를 갖도록 형성된다. 또한, 상기 제 1 희생막(60) 상의 상기 캔틸레버 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 화학적 기계적 연마방법으로 제거하여 평탄화할 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은 캔틸레버 전극(50)이 형성된 전면에 제 2 층간 절연막(26)을 형성하고, 하부 워드 라인(30) 및 제 1 희생막(60)의 상부에 형성된 상기 캔틸레버 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 평탄화하여 후속의 제 2 희생막(70) 및 상부 워드 라인(40)이 패터닝되도록 할 수 있다.
도 12A 및 도 12B에 도시된 바와 같이, 상기 제 2 층간 절연막(26)에 의해 노출되는 상기 캔틸레버 전극(50)의 상부에서 상기 제 1 희생막(60) 및 상기 하부 워드 라인(30)과 평행한 제 2 방향으로 제 2 희생막(70), 및 상부 워드 라인(40)을 형성한다. 여기서, 상기 제 2 희생막(70), 및 상부 워드 라인(40)은 상기 캔틸레버 전극(50)을 중심으로 상기 제 1 희생막(60) 및 상기 하부 워드 라인(30)에 대칭적으로 형성된다. 예컨대, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 원자층증착방법 또는 화학기상증착방법으로 형성된 폴리 실리콘재질로 이루어지며, 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 상부 워드 라인(40)은 약 200Å정도의 두께를 갖도록 형성된다. 그리고, 상기 제 2 희생막 및 상기 상부 워드 라인(40)은 각각 약 50Å 정도의 선폭을 갖도록 형성된다. 이때, 상기 제 2 희생막(70) 및 상부 워드 라인(40)은 다음과 같이 형성될 수 있다. 먼저, 상기 제 2 층간 절연막(26) 상에서 화학기상증착방법으로 소정의 두께를 갖는 폴리 실리콘막, 도전성 금속막, 및 제 3 하드 마스크막(42)을 적층시킨다. 다음, 상기 제 1 희생막(60) 및 상기 하부 워드 라인(30) 상부의 상기 제 3 하드 마스크막(42)을 차폐하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법 또는 습식식각방법으로 상기 제 3 하드 마스크막(42)을 제거한 후, 상기 포토레지스트 패턴을 에싱공정으로 제거한다. 마지막으로, 제 3 하드 마스크막(42)을 식각 마스크로 사용되는 건식식각방법 또는 습식식각방법으로 상기 폴리 실리콘막, 도전성 금속막을 비등방석 식각시켜 상기 제 2 희생막(70), 및 상부 워드 라인(40)을 형성할 수 있다.
도 13A 및 도 13B에 도시된 바와 같이, 상기 상부 워드 라인(40) 상에 형성된 제 3 하드 마스크막(42)을 소정의 선폭으로 축소 패터닝한다. 여기서, 패터닝된 상기 제 3 하드 마스크막(42)은 후속에서 트렌치(100)의 선폭을 정의한다. 예컨대, 상기 제 3 하드 마스크막(42)은 일방향으로 형성된 상기 상부 워드 라인(40)의 길이 방향의 중심을 차폐하도록 형성된 포토레지스트 패턴을 식각 마스크를 사용한 건식식각방법 또는 습식식각방법에 의해 비등방적으로 식각되어 선폭이 축소되도록 형성될 수 있다. 또한, 상기 제 3 하드 마스크막(42)은 평면 방향보다 측면 방향의 식각특성이 우수한 건식식각방법 또는 습식식각방법에 의해 등방적으로 식각되어 선폭이 축소되도록 형성될 수 있다. 이때, 등방적 건식식각방법 또는 습식식각방법 시 사용되는 반응 가스 또는 식각 용액은 상기 기판(10)과 평행한 방향으로 유동되면서 상기 제 3 하드 마스크막(42)의 측면을 선택적으로 식각할 수 있다.
도 14A 및 도 14B에 도시된 바와 같이, 선폭이 줄어든 제 3 하드 마스크막(42) 상에 소정 두께의 제 3 층간 절연막(28)을 형성하고, 상기 제 3 하드 마스크막(42)이 노출되도록 상기 제 3 층간 절연막(28)을 평탄화한다. 여기서, 상기 제 3 층간 절연막(28)은 상기 제 2 희생막(70) 및 상기 상부 워드 라인(40)이상의 두께를 갖도록 형성된다. 따라서, 상기 제 3 층간 절연막(28)은 후속에서 상기 제 2 희생막(70)이 제거되면 상기 상부 워드 라인(40)의 측면을 지지하여 상기 캔틸레버 전극(50)으로부터 상기 상부 워드 라인(40)을 부양시키도록 할 수 있다. 예컨대, 상기 제 3 층간 절연막(28)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막을 포함하여 이루어진다. 또한, 상기 제 3 층간 절연막(28)은 화학적 기계적 연마방법에 의해 평탄화될 수 있다. 이때, 상기 상부 워드 라인(40)을 식각 정지막으로 사용하여 상기 제 3 층간 절연막(28)을 평탄화할 경우, 도전성 금속막으로 이루 어진 상기 상부 워드 라인(40)이 손상될 수 있기 때문에 상기 제 3 하드 마스크막(42)을 식각 정지막으로 사용하여야만 한다.
도시되지는 않았지만, 상기 제 3 하드 마스크막의 선폭을 줄이는 공정이 생략될 경우, 상기 제 3 하드 마스크막의 상부에 소정 두께의 상기 제 3 층간 절연막(28)을 형성하고, 상기 제 3 하드 마스크막이 노출되도록 상기 제 3 층간 절연막(28)을 평탄화할 수 있다. 또한, 상기 제 2 희생막 및 상기 상부 워드 라인(40)의 형성 시에 상기 제 3 층간 절연막(28)이 제거될 경우, 상기 상부 워드 라인(40)이 형성된 기판(10)의 전면에 소정 두께의 상기 제 3 층간 절연막(28)을 형성하고, 상기 제 3 층간 절연막(28)을 소정의 시간동안 평탄화할 수 있다. 이때, 상기 제 3 층간 절연막(28)의 평탄화 시에 상기 상부 워드 라인(40) 상부에 소정 두께의 상기 제 3 층간 절연막(28)이 남겨지거나, 상기 상부 워드 라인(40)이 노출될 수도 있다.
도 15A 및 도 15B에 도시된 바와 같이, 제 3 층간 절연막(28)을 식각 마스크로 사용하는 건식식각방법을 이용하여 상기 제 3 하드 마스크막(42), 상기 상부 워드 라인(40), 상기 제 2 희생막(70), 상기 캔틸레버 전극(50), 상기 제 1 희생막(60), 및 상기 하부 워드 라인(30)을 순차적으로 비등방적으로 식각하여 상기 제 1 층간 절연막(22)이 바닥에서 노출되는 트렌치(100)를 형성한다. 여기서, 상기 트렌치(100)는 상기 상부 워드 라인(40), 상기 제 2 희생막(70), 상기 캔틸레버 전극(50), 상기 제 1 희생막(60), 및 상기 하부 워드 라인(30)이 대칭적으로 복수개로 분리되도록 형성된다. 상기 트렌치(100)는 실리콘 산화막으로 이루어진 상기 제 3 층간 절연막(28), 및 상기 제 1 층간 절연막(22)에 대응하여 폴리 실리콘 및 도전성 금속막의 선택 식각비가 높은 반응 가스를 사용하는 건식식각방법에 의해 형성될 수 있다. 예컨대, 상기 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스들로 이루어진다. 상기 트렌치(100)의 폭이 줄어들 경우, 서로 이웃하는 상기 하부 워드 라인(30), 상기 상부 워드 라인(40), 및 상기 캔틸레버 전극(50)간의 간섭이 일어날 수 있다. 또한, 상기 트렌치(100)를 통해 후속에서 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 식각하는 식각 용액 또는 반응 가스가 정상적으로 유동되지 못할 수도 있다. 반면, 상기 트렌치(100)의 폭이 넓어질 경우, 단위 소자의 집적도가 줄어들 수 있지만, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 식각하는 식각 용액 또는 반응 가스가 우수하게 유동되도록 할 수 있다. 따라서, 상기 트렌치(100)는 하부 워드 라인(30), 캔틸레버 전극(50), 및 상부 워드 라인(40)을 대칭적으로 분리시키고, 상기 하부 워드 라인(30) 및 상기 캔틸레버 전극(50)사이의 제 1 희생막(60)과, 상기 캔틸레버 전극(50) 및 상기 상부 워드 라인(40) 사이의 제 2 희생막(70)을 제거하는 식각 용액 또는 반응 가스가 정상적으로 유동될 수 있는 선폭을 갖도록 형성된다. 예컨대, 상기 트렌치(100)는 약 30Å 내지 800Å정도의 선폭을 갖도록 형성된다.
도시되지는 않았지만, 상기 제 3 하드 마스크막(42)의 선폭이 줄어드는 공정이 생략될 경우, 상기 상부 워드 라인(40) 및 상기 하부 워드 라인(30)의 길이 방 향 중심에 형성된 제 3 층간 절연막(28)을 노출시키는 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법에 의해 상기 제 3 하드 마스크막(42), 상기 상부 워드 라인(40), 상기 제 2 희생막(70), 상기 캔틸레버 전극(50), 상기 제 1 희생막(60), 및 상기 하부 워드 라인(30)이 순차적으로 비등방성 식각되어 상기 트렌치(100)가 형성될 수 있다. 마찬가지로, 상기 상부 워드 라인(40) 상에 상기 제 3 하드 마스크막이 존재하지 않고 상기 상부 워드 라인(40)이 노출될 경우, 상기 상부 워드 라인(40)의 상부에서 상기 상부 워드 라인(40)의 중심부분을 노출시키는 포토레지스트 패턴을 시각 마스크로 사용하는 건식식각방법에 의해 상기 트렌치(100)가 형성될 수도 있다.
도 16A 및 도 16B 도시된 바와 같이, 상기 트렌치(100)에 의해 노출되는 상기 제 1 희생막(60), 및 상기 제 2 희생막(70)을 제거하여 상기 하부 워드 라인(30)과 상기 상부 워드 라인(40) 사이에서 상기 캔틸레버 전극(50)이 부양되는 소정의 공극(84)을 형성한다. 예컨대, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)은 습식식각방법 또는 건식식각방법에 의해 상기 트렌치(100)(82)의 측벽에서 노출된 면에서부터 측면으로 등방성 식각되어 제거될 수 있다. 폴리 실리콘 재질로 이루어진 상기 제 1 희생막(60)과, 상기 제 2 희생막(70)의 습식식각방법에 사용되는 식각 용액은 상기 질산, 불산, 및 초산과 같은 강산에 탈이온수가 소정의 농도로 혼합된 혼합 용액으로 이루어진다. 또한, 상기 제 1 희생막(60)과, 상기 제 2 희생막(70)의 건식식각방법에 사용되는 반응 가스는 CF4, CHF3,등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 습식식각방법 또는 건식식각방법에서 사용되 는 식각 용액 또는 반응 가스는 상기 트렌치(100)의 측벽에서 노출되는 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 수평방향으로 제거시키면서 상기 상부 워드 라인(40)과 상기 하부 워드 라인(30) 사이에 상기 공극(84)을 형성토록 할 수 있다. 도시되지는 않았지만, 상기 스페이서(24)가 폴리 실리콘 재질로 형성될 경우, 상기 스페이서(24) 또한 상기 식각 용액 또는 상기 반응 가스에 의해 식각되어 공극(84)으로 형성되어도 무방하다. 이때, 상기 스페이서(24)가 제거되어 형성되는 공극의 거리가 상기 하부 워드 라인(30)과 상기 캔틸레버 전극(50)간의 공극(84) 거리에 비해 현저하게 작을 경우, 상기 캔틸레버 전극(50)이 상기 하부 워드 라인(30)의 상부에서 전기적으로 접촉되는 것이 아니라, 상기 하부 워드 라인(30)의 측면에서 전기적으로 접촉되어 정보의 기록 및 독출 불량이 발생될 수 있다. 따라서, 상기 스페이서(24)가 제거될 경우, 하부 워드 라인(30)의 상부와 캔틸레버 전극(50) 사이의 거리가 상기 하부 워드 라인(30)의 측면과 상기 캔틸레버 전극(50) 사이의 거리에 비해 크게 형성된다.
도시되지는 않았지만, 상기 트렌치(100)의 상단을 덮는 제 4 층간 절연막(110)을 형성하여 상기 트렌치(100) 내부를 밀봉시킨다. 이때, 상기 트렌치(100) 내부의 공극(84)은 대기중의 질소 또는 아르곤과 같은 비 반응성 가스로 충만될 수 있으며, 상기 캔틸레버 전극(50)의 굴절 속도를 증가시기 위해 진공 상태를 갖도록 설정되어 있어도 무방하다. 예컨대, 상기 제 4 층간 절연막(110)은 상기 트렌치(100) 내부로 유입되지 않고 상기 트렌치(100) 상단의 제 3 층간 절연막(28) 또는 상기 상부 워드 라인(40) 상부를 커버링하는 폴리머 재질로 형성된다. 또한, 상 기 제 4 층간 절연막(110)이 형성된 상기 기판(10)의 상단에 또 다른 비트 라인(20), 하부 워드 라인(30), 캔틸레버 전극(50), 및 상부 워드 라인(40)을 순차적으로 형성하여 다층 구조를 갖는 메모리 소자를 제작할 수 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 전기 기계적 메모리 소자의 제조방법은 기판(10) 상에 제 1 방향으로 형성된 비트 라인(20)의 상부에서 교차되는 제 2 방향으로 형성된 트렌치(100)를 이용하여 복수개의 하부 워드 라인(30), 캔틸레버 전극(50), 및 상부 워드 라인(40)을 대칭적으로 형성할 수 있기 때문에 소자의 집적도를 향상시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 트렌치에 의해 분리된 복수개의 캔틸레버 전극이 공극 내부에서 하부 워드 라인에서 유도되는 정전기력에 의해 상기 하부 워드 라인의 방향으로 이동되면서 상기 하부 워드 라인에 전기적으로 접촉될 수 있고, 전기적으로 접촉된 상기 하부 워드 라인과 상기 캔틸레버 전극에 소정 세기의 전류 또는 전압을 인가하여 서로 분리시킴으로써 종래에 비해 캔틸레버 전극의 길 이를 줄이고, 상기 캔틸레버 전극이 전기적으로 접촉되는 부분과 끌어당기는 부분을 개별적으로 제작하지 않아도 되기 때문에 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 효과가 있다.
또한, 트렌치를 중심으로 분리된 제 1 캔틸레버 전극 및 제 2 캔틸레버 전극이 각각 개별적으로 스위칭동작되는 제 1 메모리 유닛과 제 2 메모리 유닛으로 구분되는 단위 셀을 포함하여 이루어지기 때문에 하나의 단위 셀당 2비트 이상의 데이터를 입출력토록 할 수 있는 효과가 있다.
그리고, 상기 제 1 캔틸레버 전극 및 제 2 캔틸레버 전극을 스위칭시키기 위해 전기적인 신호가 인가되는 제 1 하부 워드 라인 및 제 2 하부 워드 라인이 종래의 폴리 실리콘 재질에 비해 저항이 낮은 도전성 금속 재질로 구성하여 전력소모를 줄일 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
Claims (20)
- 소정의 평탄면을 갖는 기판;상기 기판 상에서 제 1 방향으로 형성된 비트 라인;상기 비트 라인의 상부에서 절연되고 상기 비트 라인과 교차되는 제 2 방향으로 형성된 워드 라인; 및상기 워드 라인에 인접하는 상기 비트 라인에 일측이 전기적으로 연결되고, 상기 비트 라인과 평행한 상기 제 1 방향으로 상기 워드 라인 상부에 형성되며 상기 워드 라인의 상부에서 소정의 공극을 갖도록 부양되는 타측이 상기 워드 라인에 전기적으로 접촉되거나 이격되도록 형성된 캔틸레버 전극을 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 캔틸레버 전극은 상기 비트 라인과 상기 워드 라인 사이에 제 1 전압이 인가되면 상기 워드 라인의 방향으로 변형되어 상기 워드 라인에 전기적으로 접촉되고, 상기 비트 라인과 상기 워드 라인 사이에 상기 제 1 전압에 비해 낮은 제 2 전압과 소정 세기의 전류가 인가되면 상기 워드 라인과 전기적으로 분리되는 형상 기억 합금을 포함함을 특징으로 하는 메모리 소자.
- 제 2 항에 있어서,상기 형상 기억 합금은 티탄 니켈 합금, 니켈 코발트 알루미늄 합금, 니켈 망간 갈륨 합금, 구리 아연 알루미늄 합금 중 어느 하나를 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 캔틸레버 전극이 형성되는 상기 워드 라인의 측벽에서 상기 캔틸레버 전극을 전기적으로 절연시키는 스페이서를 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 비트 라인과 상기 워드 라인사이에 형성된 제 1 층간 절연막과, 상기 비트 라인의 상부에서 상기 캔틸레버 전극의 측면 또는 상부에 형성된 제 2 층간 절연막을 포함함을 특징으로 하는 메모리 소자.
- 소정의 평탄면을 갖는 기판;상기 기판 상에서 소정의 두께를 갖고 제 1 방향으로 형성된 비트 라인;상기 비트 라인의 상부에서 절연되고 상기 비트 라인과 교차되는 제 2 방향을 갖고 트렌치에 의해 분리되어 형성된 제 1 및 제 2 하부 워드 라인;상기 제 1 및 제 2 하부 워드 라인 양측의 상기 비트 라인에 전기적으로 연결되며 상기 비트 라인과 교차되는 상기 제 1 방향을 따라 상기 제 1 및 제 2 하부 워드 라인 상부로 형성되고, 상기 트렌치에 의해 서로 분리되며 상기 제 1 및 제 2 하부 워드 라인의 상부에서 소정 공극을 갖고 부양되면서 상기 제 1 및 제 2 하부 워드 라인에 전기적으로 접촉되거나 이격되도록 형성된 제 1 및 제 2 캔틸레버 전극; 및상기 캔틸레버 전극의 상부에서 소정의 높이로 부양되며 상기 제 1 워드 라인과 평행한 제 2 방향으로 형성된 제 1 및 제 2 상부 워드 라인을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 6 항에 있어서,상기 제 1 및 제 2 캔틸레버 전극은 상기 비트 라인과 상기 제 1 및 제 2 워드 라인 사이에 제 1 전압이 인가되면 상기 제 1 및 제 2 워드 라인의 방향으로 변형되어 각각 상기 제 1 및 제 2 워드 라인에 전기적으로 접촉되고, 상기 비트 라인과 상기 제 1 및 제 2 워드 라인 사이에 상기 제 1 전압에 비해 낮은 제 2 전압과 소정 세기의 전류가 인가되면 상기 워드 라인과 전기적으로 분리되는 형상 기억 합금을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 7 항에 있어서,상기 형상 기억 합금은 티탄 니켈 합금, 니켈 코발트 알루미늄 합금, 니켈 망간 갈륨 합금, 구리 아연 알루미늄 합금 중 어느 하나를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 6 항에 있어서,상기 제 1 및 제 2 하부 워드 라인의 측벽에서 상기 제 1 및 제 2 캔틸레버 전극을 절연시키는 제 1 및 제 2 스페이서를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 9 항에 있어서,상기 제 1 및 제 2 스페이서는 상기 제 1 및 제 2 하부 워드 라인의 측벽과 상기 제 1 및 제 2 캔틸레버의 전극을 소정의 거리를 갖도록 이격시키는 공극을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 6 항에 있어서,상기 비트 라인과 상기 제 1 및 제 2 워드 라인사이에 형성된 제 1 층간 절연막과, 상기 비트 라인의 상부에서 상기 제 1 및 제 2 캔틸레버 전극의 측면에 형성된 제 2 층간 절연막과, 상기 제 2 층간 절연막의 상부에 형성된 제 3 층간 절연막을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 6 항에 있어서,상기 트렌치는 상기 비트 라인에 교차되는 제 2 방향을 갖고 상기 제 1 층간 절연막의 상부를 노출시키는 것을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 제 6 항에 있어서,상기 트렌치의 상단에서 상기 트렌치 내부를 밀봉시키도록 형성된 제 4 층간 절연막을 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자.
- 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계;상기 비트 라인에 교차되는 제 2 방향으로 제 1 층간 절연막, 하부 워드 라 인, 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계;상기 스택의 측벽에 스페이서를 형성하는 단계;상기 스페이서 양측의 상기 비트 라인의 상부에 전기적으로 연결되고, 상기 비트 라인과 평행한 제 1 방향으로 상기 제 1 희생막의 상부에 캔틸레버 전극을 형성하는 단계;상기 비트 라인의 상부와 상기 캔틸레버 전극의 측벽에 제 2 층간 절연막을 형성하는 단계;상기 캔틸 레버 전극, 상기 제 1 희생막, 상기 하부 워드 라인을 상기 제 2 방향으로 제거하여 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계; 및상기 트렌치에 의해 노출되는 상기 제 1 희생막을 제거하는 단계를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 캔틸레버 전극은 티탄 니켈 합금, 니켈 코발트 알루미늄 합금, 니켈 망간 갈륨 합금, 구리 아연 알루미늄 합금과 같은 형상 기억 합금을 물리기상증착방법 또는 화학기상증착방법으로 상기 기판 상에 증착하여 형성함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 제 1 희생막은 폴리 실리콘 재질로 이루어질 경우, 상기 폴리 실리콘을 습식식각방법 또는 건식식각방법으로 등방성 식각하여 제거함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 16 항에 있어서,상기 습식식각방법에 사용되는 등방성 식각 용액은 질산, 불산, 및 초산에 탈이온수가 소정의 농도로 혼합된 혼합 용액을 포함하고, 상기 건식식각방법에 사용되는 등방성 반응 가스는 CF4 또는 CHF3로 이루어지는 불화 탄소계 가스를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 캔틸레버 전극의 상부에 상기 제 2 방향으로 제 2 희생막, 및 상부 워드 라인을 형성하는 단계와, 상기 제 2 희생막, 및 상기 상부 워드 라인이 형성된 상기 기판의 전면을 덮고, 상기 상부 워드 라인의 길이 방향 중심 상부를 일부 개구시키는 제 3 층간 절연막을 형성하는 단계와, 상기 제 3 층간 절연막을 식각 마스크로 사용하여 상기 제 2 워드 라인, 상기 제 2 희생막, 상기 캔틸레버 전극, 상 기 제 1 희생막, 상기 하부 워드 라인을 순차적으로 제거하여 상기 제 1 층간 절연막을 노출시키는 상기 트렌치를 형성하는 단계와, 상기 트렌치에 의해 노출되는 상기 제 1 희생막 및 상기 제 2 희생막을 제거하는 단계를 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 18 항에 있어서,상기 상부 워드 라인의 형성 시에 상기 상부 워드 라인을 패턴닝하기 위해 상기 상부 워드 라인의 상부에 형성되는 하드 마스크막의 선폭을 줄이는 단계와, 상기 하드 마스크막을 포함하는 상기 기판의 전면에 상기 제 3 층간 절연막을 형성하는 단계와, 상기 하드 마스크막이 노출되도록 상기 제 3 층간 절연막을 평탄하게 제거하는 단계와, 상기 하드 마스크막을 제거하여 상기 상부 워드 라인을 노출시키는 단계를 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 트렌치 내부를 밀봉시키기 위해 상기 트렌치의 상단을 차폐하는 제 4 층간 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 멀티 비트 전기 기계적 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060129884A KR100834829B1 (ko) | 2006-12-19 | 2006-12-19 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| US12/002,668 US7719068B2 (en) | 2006-12-19 | 2007-12-18 | Multi-bit electro-mechanical memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060129884A KR100834829B1 (ko) | 2006-12-19 | 2006-12-19 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100834829B1 true KR100834829B1 (ko) | 2008-06-03 |
Family
ID=39526969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060129884A KR100834829B1 (ko) | 2006-12-19 | 2006-12-19 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7719068B2 (ko) |
| KR (1) | KR100834829B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035537B1 (ko) | 2009-10-14 | 2011-05-23 | 서강대학교산학협력단 | Ｔ형 전기기계 메모리 소자와 그 동작방법 및 제조방법 |
| US8916949B2 (en) | 2012-08-29 | 2014-12-23 | SK Hynix Inc. | Resistive memory device and method for manufacturing the same |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8043950B2 (en) * | 2005-10-26 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7942056B2 (en) * | 2006-01-23 | 2011-05-17 | Drexel University | Self-exciting, self-sensing piezoelectric cantilever sensor |
| KR100803690B1 (ko) * | 2006-08-10 | 2008-02-20 | 삼성전자주식회사 | 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법. |
| KR100781972B1 (ko) * | 2006-09-18 | 2007-12-06 | 삼성전자주식회사 | 메모리 소자 및 그의 제조방법 |
| KR100799722B1 (ko) * | 2006-12-12 | 2008-02-01 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
| KR100814390B1 (ko) * | 2007-02-15 | 2008-03-18 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법. |
| KR100850273B1 (ko) * | 2007-03-08 | 2008-08-04 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR100876948B1 (ko) * | 2007-05-23 | 2009-01-09 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR100936810B1 (ko) * | 2007-05-23 | 2010-01-14 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR100876088B1 (ko) * | 2007-05-23 | 2008-12-26 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| KR101177105B1 (ko) * | 2007-11-06 | 2012-08-24 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
| US9019756B2 (en) * | 2008-02-14 | 2015-04-28 | Cavendish Kinetics, Ltd | Architecture for device having cantilever electrode |
| US8786276B2 (en) * | 2008-06-02 | 2014-07-22 | Leibniz-Institut Fuer Festkoerper-Und Werkstoffforschung Dresden E.V. | Construction element made of a ferromagnetic shape memory material and use thereof |
| US7522029B1 (en) | 2008-07-24 | 2009-04-21 | International Business Machines Corporation | Phase change actuator |
| JP5364394B2 (ja) * | 2009-02-16 | 2013-12-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| EP2270813B1 (en) | 2009-06-29 | 2016-01-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory |
| US8605499B2 (en) | 2011-04-22 | 2013-12-10 | International Business Machines Corporation | Resonance nanoelectromechanical systems |
| SG186576A1 (en) * | 2011-06-24 | 2013-01-30 | Agency Science Tech & Res | Memory cell and method of manufacturing a memory cell |
| US9724151B2 (en) | 2013-08-08 | 2017-08-08 | Relievant Medsystems, Inc. | Modulating nerves within bone using bone fasteners |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818316A (en) | 1997-07-15 | 1998-10-06 | Motorola, Inc. | Nonvolatile programmable switch |
| US6509605B1 (en) | 1999-03-18 | 2003-01-21 | Cavendish Kinetics Limited | Flash memory cell having a flexible element |
| US6548841B2 (en) | 2000-11-09 | 2003-04-15 | Texas Instruments Incorporated | Nanomechanical switches and circuits |
| US20060157802A1 (en) | 2001-09-25 | 2006-07-20 | Toshitsugu Sakamoto | Electric device using sold electrolyte |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US91440A (en) * | 1869-06-15 | Improvement in apparatus for shovelling- grain | ||
| US38643A (en) * | 1863-05-19 | Improvement in breech-loading fire-arms | ||
| US51920A (en) * | 1866-01-09 | Improvement in heddle-eyes for loom-harness | ||
| US138604A (en) * | 1873-05-06 | Improvement in churns | ||
| CH670914A5 (ko) * | 1986-09-10 | 1989-07-14 | Landis & Gyr Ag | |
| US6054745A (en) * | 1999-01-04 | 2000-04-25 | International Business Machines Corporation | Nonvolatile memory cell using microelectromechanical device |
| US6640432B1 (en) * | 2000-04-12 | 2003-11-04 | Formfactor, Inc. | Method of fabricating shaped springs |
| US6473361B1 (en) * | 2000-11-10 | 2002-10-29 | Xerox Corporation | Electromechanical memory cell |
| US6611033B2 (en) * | 2001-04-12 | 2003-08-26 | Ibm Corporation | Micromachined electromechanical (MEM) random access memory array and method of making same |
| US6919592B2 (en) * | 2001-07-25 | 2005-07-19 | Nantero, Inc. | Electromechanical memory array using nanotube ribbons and method for making same |
| JP4189549B2 (ja) * | 2002-11-29 | 2008-12-03 | 独立行政法人科学技術振興機構 | 情報記憶素子及びその製造方法並びにメモリアレイ |
| CA2535634A1 (en) * | 2003-08-13 | 2005-05-26 | Nantero, Inc | Nanotube-based switching elements with multiple controls and circuits made from same |
| WO2005017967A2 (en) * | 2003-08-13 | 2005-02-24 | Nantero, Inc. | Nanotube device structure and methods of fabrication |
| US7372348B2 (en) * | 2004-08-20 | 2008-05-13 | Palo Alto Research Center Incorporated | Stressed material and shape memory material MEMS devices and methods for manufacturing |
| KR100657908B1 (ko) * | 2004-11-03 | 2006-12-14 | 삼성전자주식회사 | 분자흡착층을 구비한 메모리 소자 |
| US20060138604A1 (en) * | 2004-12-27 | 2006-06-29 | Northrop Grumman Corporation | Low charging dielectric for capacitive MEMS devices and method of making same |
| WO2007038558A2 (en) * | 2005-09-27 | 2007-04-05 | Cornell Research Foundation, Inc. | Shape memory device |
| WO2007130919A2 (en) * | 2006-05-01 | 2007-11-15 | The Regents Of The University Of California | Nano-electro-mechanical memory cells and devices |
| KR100799722B1 (ko) * | 2006-12-12 | 2008-02-01 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
-
2006
- 2006-12-19 KR KR1020060129884A patent/KR100834829B1/ko not_active IP Right Cessation
-
2007
- 2007-12-18 US US12/002,668 patent/US7719068B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818316A (en) | 1997-07-15 | 1998-10-06 | Motorola, Inc. | Nonvolatile programmable switch |
| US6509605B1 (en) | 1999-03-18 | 2003-01-21 | Cavendish Kinetics Limited | Flash memory cell having a flexible element |
| US6548841B2 (en) | 2000-11-09 | 2003-04-15 | Texas Instruments Incorporated | Nanomechanical switches and circuits |
| US20060157802A1 (en) | 2001-09-25 | 2006-07-20 | Toshitsugu Sakamoto | Electric device using sold electrolyte |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035537B1 (ko) | 2009-10-14 | 2011-05-23 | 서강대학교산학협력단 | Ｔ형 전기기계 메모리 소자와 그 동작방법 및 제조방법 |
| US8916949B2 (en) | 2012-08-29 | 2014-12-23 | SK Hynix Inc. | Resistive memory device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7719068B2 (en) | 2010-05-18 |
| US20080144364A1 (en) | 2008-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100834829B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100936810B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100876088B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100876948B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100800378B1 (ko) | 메모리 소자 및 그의 제조방법 | |
| KR100652410B1 (ko) | 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체스위치소자 및 그의 제조방법과 탄소나노튜브의 전기역학적특성을 이용한 메모리소자 및 그의 구동방법 | |
| KR100842730B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100850273B1 (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| KR100814390B1 (ko) | 메모리 소자 및 그 제조 방법. | |
| US8188554B2 (en) | Memory device having movable electrode and method of manufacturing the memory device | |
| JP5313462B2 (ja) | 非揮発性メモリ素子及びその製造方法 | |
| US7868401B2 (en) | Multibit electro-mechanical memory device having at least one cantilever electrode and at least one gate line and manufacturing method thereof | |
| KR100807222B1 (ko) | 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법. | |
| US7511998B2 (en) | Non-volatile memory device and method of fabricating the same | |
| US20080035928A1 (en) | Vertical electromechanical memory devices and methods of manufacturing the same | |
| KR100781972B1 (ko) | 메모리 소자 및 그의 제조방법 | |
| KR100819101B1 (ko) | 메모리 소자 및 그의 제조방법 | |
| KR20080082715A (ko) | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 | |
| JP2008047901A (ja) | 電気的機械的メモリ素子及びその製造方法 | |
| KR20080051793A (ko) | 듀얼 비트 메모리 소자 및 그의 제조방법 | |
| KR20080046787A (ko) | 메모리 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120430 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |