KR100652410B1

KR100652410B1 - 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체스위치소자 및 그의 제조방법과 탄소나노튜브의 전기역학적특성을 이용한 메모리소자 및 그의 구동방법

Info

Publication number: KR100652410B1
Application number: KR1020050038223A
Authority: KR
Inventors: 최영문; 이선우
Original assignee: 삼성전자주식회사
Priority date: 2005-05-07
Filing date: 2005-05-07
Publication date: 2006-12-01
Also published as: US7566945B2; KR20060115827A; US20060249726A1

Abstract

탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체 스위치소자 및 그의 제조방법, 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자 및 그의구동방법을 개시한다. 본 발명의 탄소나노튜브를 이용한 나노 반도체 스위치소자는 반도체 기판을 포함한다. 상기 반도체 기판상에 제1도전층과 제2도전층이 형성된다. 상기 제2도전층의 일부분을 노출시키는 콘택홀을 구비하는 제1절연층이 기판상에 형성된다. 상기 콘택홀내에 상기 제2도전층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들이 형성된다. 상기 제1절연층상에 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제3도전층이 형성된다.

Description

탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체 스위치소자 및 그의 제조방법과 탄소나노튜브의 전기역학적 특성을 이용한 메모리소자 및 그의 구동방법{Nano semiconductor switch device using electromechanism of cabon nano tube and method of fabricating the same and semiconductor memory device using electromechanism of cabon nano tube and method for driving the same}

도 1a는 본 발명의 제1실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체 스위치소자의 단면도이다.

도 1b는 도 1a의 본 발명의 나노 반도체 스위치소자의 스위칭동작을 설명하기 위한 단면도이다.

도 1c는 도 1a의 본 발명의 나노 반도체 스위치소자를 회로적으로 도식화한 도면이다.

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 나노 반도체 스위치소자를 제조하는 방법을 설명하기 위한 단면도이다.

도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 나노 반도체 스위치소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.

도 4a는 본 발명의 제2실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체 스위치소자의 단면도이다.

도 4b는 도 4a의 본 발명의 나노 반도체 스위치소자의 스위칭동작을 설명하기 위한 단면도이다.

도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 나노 반도체 스위치소자를 제조하는 방법을 설명하기 위한 단면도이다.

도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 나노 반도체 스위치소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.

도 7은 본 발명의 제3실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

도 8a 내지 도 8e는 본 발명의 제3실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 제조방법을 설명하기 위한 단면도이다.

도 9는 본 발명의 제4실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

도 10a 내지 도 10e는 본 발명의 제4실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

도 11a는 본 발명의 제5실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

도 11b는 본 발명의 제5실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자를 회로적으로 도식화한 도면이다.

도 11c는 본 발명의 제6실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

도 12a는 본 발명의 제7실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

도 12b는 본 발명의 제8실시에 따른 탄소나노뷰트의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도이다.

본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체 스위치소자 및 그의 제조방법에 관한 것이다. 또한, 본 발명은 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자 및 그의 구동방법에 관한 것이다.

일반적으로 DRAM 이나 불휘발성 메모리소자 등과 같은 반도체 메모리소자들은 정보를 기억하는 장치로서, 정보를 저장하거나, 저장된 정보를 읽어오거나, 또는 저장된 정보를 소거할 수 있다. DRAM 의 경우 하나의 단위셀이 하나의 모스 트랜지스터와 하나의 캐패시터로 구성된다. 소자가 고집적화가 됨에 따라 그의 사이즈가 점점 축소되고, 이에 따라 캐패시터 면적이 축소되어 충분한 캐패시턴스를 확보할 수 없게 되었다. 이에 따라 고집적 메모리소자에서 단위셀당 충분한 캐패시턴스를 확보할 수 있는 기술이 요구되었다. 한편, 불휘발성 메모리소자는 저전력의 고속동작이 가능하고, 비휘발성 특성이 우수하면서 소자가 요구되었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 탄소나노튜브를 이용한 나노 반도체 스위치소자 및 그의 제조방법을 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 탄소나노튜브를 이용한 고집적의 반도체 메모리소자를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 탄소나노튜브를 이용한 반도체 메모리소자의 구동방법을 제공하는 것이다.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예 따른 나노 반도체 스위치소자는 반도체 기판을 포함한다. 상기 반도체 기판상에 제1도전층과 제2도전층이 형성된다. 상기 제2도전층의 일부분을 노출시키는 콘택홀을 구비하는 제1절연층이 기판상에 형성된다. 상기 콘택홀내에 상기 제2도전층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들이 형성된다. 상기 제1절연층상에 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제3도전층이 형성된다.

상기 제1도전층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속을 포함한다. 상기 제2도전층은 Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속을 포함하거나 또는 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막을 포함한다. 상기 제2도전층은 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함한다. 상기 에어갭은 상기 탄소나노튜브들과 상기 제3도전층사이 에 수 nm 내지 수십 nm 의 간격을 유지한다. 상기 제3도전층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상을 포함한다. 상기 나노반도체 스위치소자는 상기 제3도전층과 상기 콘택홀내의 상기 탄소나노튜브들상에 형성되어, 상기 탄소나노튜브들을 보호하기 위한 제2절연층과 상기 제3도전층과 상기 제2절연층사이에 형성되는 제3절연층을 더 포함하며, 상기 콘택홀은 상기 제1절연층 및 상기 제3절연층에 걸쳐 형성된다.

본 발명의 다른 견지에 따른 나노반도체 스위치소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 제1도전층을 형성하고, 상기 제1도전층상에 촉매층을 형성한다. 상기 제1도전층상에 제1절연층을 형성한 다음 상기 제1도전층과 상기 제1절연층을 식각하여 상기 촉매층의 일부분을 노출시키는 콘택홀을 형성한다. 상기 제1도전층을 언더컷식각하여 상기 콘택홀의 에지로부터 상기 도전층사이에 일정간격을 유지하는 에어갭을 형성한다. 상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직하게 성장되는 탄소나노튜브들을 형성한다. 상기 탄소나노튜브들을 형성한 다음, 상기 에어갭을 형성할 수도 있다.

또한, 본 발명의 다른 실시예에 따른 탄소나노튜브를 이용한 반도체메모리소자는 반도체 기판의 표면에 서로 일정간격 이격되어 형성된 제1 및 제1불순물영역을 포함한다. 상기 제1 및 제2불순물영역사이의 상기 반도체 기판상에 게이트 적층막이 형성된다. 기판상에 형성된 제1절연층은 상기 제1불순물영역과 제2불순물영역을 각각 노출시키는 제1콘택홀들을 구비한다. 상기 제1콘택홀중 상기 제1불순물영역을 노출시키는 하나의 콘택홀내의 상기 제1불순물영역상에 제1전극층이 형성된 다. 상기 제1콘택홀중 다른 하나의 콘택홀에 의해 노출되는 제2불순물영역의 일부분을 노출시키는 제2콘택홀을 구비하는 제2절연층이 기판상에 형성된다. 상기 제2절연층상에 상기 제1콘택홀중 다른 하나의 콘택홀과 제2콘택홀을 통해 상기 제2불순물영역과 콘택되는 배선라인이 형성된다. 제3절연층은 기판상에 형성되되, 상기 제1전극층의 일부분이 노출되도록 상기 제1 및 제2절연층에 걸쳐 형성되는 제3콘택홀을 구비한다. 상기 콘택홀내의 상기 제1전극층상에 촉매층이 형성되고, 상기 탄소나노튜브가 상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된다. 상기 제3절연층상에 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 제3콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층이 형성된다.

본 발명의 또 다른 실시예에 따른 탄소나노튜브를 이용한 반도체 메모리소자는 반도체 기판의 표면상에 형성된 제1전극층을 포함한다. 상기 제1전극층의 일부분을 노출시키는 콘택홀을 구비하는 제1 및 제2절연층이 기판상에 형성된다. 상기 콘택홀내의 상기 제1전극층상에는 촉매층이 형성된다. 상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들이 형성된다. 상기 제1절연층과 상기 제2절연층사이에서 상기 탄소나노튜브들의 양측에는 게이트전극이 형성된다. 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층이 제2절연층상에 형성된다.

또한, 본 발명의 또 다른 실시예에 따른 탄소나노튜브를 이용한 반도체 메모 리소자는 반도체 기판의 표면상에 형성된 제1전극층을 포함한다. 상기 제1전극층상에 반도체층이 형성되고, 상기 반도체층의 양측 기판상에 게이트전극이 형성된다. 상기 게이트전극과 상기 제1전극층사이에 제1절연층이 형성되고, 상기 반도체층의 일부분을 노출시키는 콘택홀을 구비하는 제2절연층이 기판상에 형성된다. 상기 콘택홀내의 상기 제1전극층상에 촉매층이 형성되고, 상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들이 형성된다. 상기 제2전극층이 상기 제2절연층상에 형성되고, 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비한다.

또한, 본 발명의 다른 견지에 따르면, 반도체 기판의 표면에 서로 일정간격 이격되어 형성된 제1 및 제1불순물영역; 상기 제1 및 상기 제2불순물영역사이의 상기 반도체 기판상에 형성된 게이트전극; 상기 제1불순물영역상에 형성된 제1전극층; 상기 제2불순물영역과 콘택되는 배선라인; 상기 제1전극층상에 형성된 촉매층; 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 탄소나노튜브들과 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자를 구동하는 방법은 다음과 같다. 먼저, 데이터 프로그램시에는 상기 게이트전극에 프로그램을 위한 게이트 구동전압을 인가하고, 비트라인에 데이터신호 그리고 상기 제2전극층에 프로그램전압을 인가하여, 상기 비트라인으로부터 상기 제1전극층에 제공된 데이터전압과 제2전극층의 프로그램전압간의 전압차에 따라 상기 탄소나노튜브들을 제2전극층과 연결 또는 차단시켜 프로그램한다. 데이터 독출시에 는 상기 게이트전극에 데이터 독출을 위한 게이트구동전압을 인가하고, 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 상기 비트라인을 통해 검출하여 독출한다.

본 발명의 또 다른 견지에 따르면, 반도체 기판의 표면상에 형성된 제1전극층; 상기 제1전극층상에 형성된 촉매층; 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 상기 탄소나노튜브들중 상기 게이트전극에 대응하는 하측부분의 양측에 형성된 게이트전극; 및 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 탄소나노튜브들의 상측부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자를 구동하는 방법은 다음과 같다. 데이터 프로그램시에는 상기 게이트전극에 프로그램을 위한 게이트 구동전압을 인가하여 상기 탄소나노튜브중 상기 하측부분을 전도시켜 채널층을 형성주고, 제1전극층에 데이터신호 그리고 상기 제2전극층에 프로그램전압을 인가하여, 상기 제1전극층의 데이터전압과 제2전극층의 프로그램전압간의 전압차에 따라 상기 탄소나노튜브들을 제2전극층과 연결 또는 차단시켜 데이터를 프로그램한다. 데이터독출시에는 상기 게이트전극에 데이터 독출을 위한 게이트구동전압을 인가하고, 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 상기 제1전극층을 통해 검출하여 상기 프로그램된 데이터를 독출한다. 한편, 데이터소거시에는 상기 게이트에 데이터소거를 위한 게이트 구동전압을 인가하고 상기 제1전극층 및 상기 제2전극층에 소거전압을 인가하여 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 복원시켜 상기 프로그램된 데이터를 소거시켜준다.

본 발명의 또 다른 견지에 따르면, 반도체 기판의 표면상에 형성된 제1전극층; 상기 제1전극층상에 형성된 반도체층; 상기 반도체층의 양측 기판상에 형성된 게이트전극; 상기 제1전극층상에 형성된 촉매층; 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 탄소나노튜브로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자를 구동하는 방법은 다음과 같다. 데이터 프로그램시에는 상기 게이트전극에 프로그램을 위한 게이트 구동전압을 인가하여 상기 반도체층을 전도시켜 채널층을 형성주고, 제1전극층에 데이터신호 그리고 상기 제2전극층에 프로그램전압을 인가하여, 상기 제1전극층의 데이터전압과 제2전극층의 프로그램전압간의 전압차에 따라 상기 탄소나노튜브들을 제2전극층과 연결 또는 차단시켜 데이터를 프로그램한다. 데이터 독출시에는 상기 게이트전극에 데이터 독출을 위한 게이트구동전압을 인가하고, 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 상기 제1전극층을 통해 검출하여 상기 프로그램된 데이터를 독출한다. 한편, 데이터 소거시에는 상기 게이트에 데이터소거를 위한 게이트 구동전압을 인가하고 상기 제1전극층 및 상기 제2전극층에 소거전압을 인가하여 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 복원시켜 상기 프로그램된 데이터를 소거시켜 준다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어 져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 1a 및 도 1b는 본 발명의 제1실시예에 따른 탄소나노튜브를 이용한 나노 반도체 스위치소자의 단면도로서, 도 1a는 나노 반도체 스위치소자가 스위치 오프상태에서의 단면도를 도시한 것이고, 도 1b는 나노 반도체 스위치소자가 스위치 온상태에서의 단면도를 도시한 것이다. 도 1c 는 도 1a 및 도 1b의 나도 반도체 스위치소자를 회로적으로 도식화한 것이다.

도 1a, 도 1b 그리고 도 1c 를 참조하면, 나노 반도체 스위치소자는 제1노드(110a), 제2노드(140a) 및 제1노드(110a)과 제2노드(140a)을 전기적으로 스위치 온 또는 스위치 오프시켜 주기 위한 콘택수단(150a)을 구비한다. 상기 제1노드(110a)를 위한 제1도전층(110)이 반도체 기판(100)상에 형성되고, 제1도전층(110)상에 촉매층(115)이 형성된다. 본 발명의 실시예에서는, 상기 제1도전층(110)이 패터닝된 구조를 예시하였으나, 이에 반드시 한정되는 것은 아니라 기판전면에 형성될 수도 있다. 또한, 상기 촉매층(115)은 상기 제1도전층(115)상에 형성되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 콘택홀(130)내의 제1도전층(110)상에만 형성될 수도 있다.

상기 도전층(110)은 W, Ti, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 촉매층(115)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 하나이상의 전이 금속층을 포함하거나, 또는 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 전이금속의 실리사이드층을 포함한다. 또한, 상기 촉매층(115)은 저저항 금속층과 전이금속층의 적층막을 포함한다. 상기 저저항 금속층은 W, Ti, Ta, Cu, Al, TiN 및 TaN 으로부터 선택되는 하나이상을 포함하고, 상기 전이금속층은 Ni, Fe 및 Co 로부터 선택되는 하나를 포함한다.

상기 제1도전층(110)상에는 제1절연층(120)이 형성된다. 상기 제1절연층(120)은 상기 촉매층(115)의 일부분을 노출시키는 콘택홀(130)를 구비한다. 상기 제1절연층(120)상에는 제2노드(140a)를 위한 제2도전층(140)이 형성된다. 상기 제2도전층(140)은 상기 제1절연층(120) 및 촉매층(115)과 식각선택비를 갖는 물질을 포함하는 것이 바람직하다. 제2노드(140a)를 위한 제2도전층(140)은 W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd 및 Au 로부터 선택되는 하나이상의 금속층을 포함하거나 또는 도핑된 폴리실리콘막을 포함한다.

상기 제1노드(110a)와 상기 제2노드(140a)사이를 접촉시켜 주기 위한 콘택수단(150a)으로서 탄소나노튜브들(CNTs, carbon nano tubes) (150)이 상기 콘택홀(130)내에 상기 촉매층(115)으로부터 기판표면에 대하여 수직성장된다. 상기 제2노드(140a)용 제2도전층(140)는 상기 제1절연층(120)상에 형성되되, 상기 콘택홀(130)의 에지로부터 일정거리(d1)만큼 간격이 유지되어 형성된다. 따라서, 상기 제2도전층(140)은 상기 제2도전층(140)과 상기 탄소나노튜브들(150)사이에 이들을 전기적으로 분리시켜 주기 위한 에어갭(155)을 구비한다. 이때, 상기 에어갭(155)의 폭(t1)과 깊이(d1)는 탄소나노튜브들(150)의 직경 및 스위칭소자의 동작속도 및 동 작전압에 의존하며, 수 nm 내지 수십 nm 이다. 상기 제2도전층(140)과 콘택홀(130)내의 탄소나노튜브들(150)상에 상기 탄소나노튜브들(150)을 보호하기 위한 제2절연층(160)이 형성된다.

상기한 바와 같은 구성을 갖는 나노 반도체 스위칭소자는 제1노드(110a)를 위한 제1도전층(110)과 제2노드(140a)를 위한 제2도전층(140)에 각각 다른 극성을 갖는 소정의 전압을 인가하면, 도 1b에 도시된 바와같이 제1도전층(110)과 제2도전층(140)간의 전기적 인력에 의해 탄소나노튜브들(150)이 제2도전층(140)과 콘택되고, 제1도전층(110)과 제2도전층(140)이 전기적으로 연결되어 스위치온상태를 유지하게 된다(도 1c 점선표시). 한편, 제1도전층(110)와 제2도전층(140)에 각각 동일한 극성을 갖는 소정의 전압을 인가하면, 정전기 반발력에 의해 탄소나노튜브들(150)이 제2도전층(140)으로부터 떨어지고, 도 1a과 같이 본래의 상태로 복원되어 스위치 오프상태를 유지한다(도 1c의 실선표시). 이와 같이 탄소나노튜브들(150)은 반도체 기판(100)상에 제1절연층(120)을 사이에 두고 상, 하로 배열되는 2개의 도전층(110, 140)을 전기역학적인 힘(electromechanical force)에 의해 전기적으로 스위치 온/오프시켜 준다.

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 나노 반도체 스위치소자의 제조방법을 설명하기 위한 단면도이다. 도 2a를 참조하면, 반도체 기판(100)상에 금속층을 PVD법 또는 CVD 법으로 증착한 다음 패터닝하여 제1도전층(110)을 형성한다. 상기 제1도전층(110)은 W, Ti, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 제1도전층(110)상에 자기정렬적으로 촉매층(115)을 형 성한다. 상기 촉매층(115)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 하나이상의 전이 금속층을 포함한다. 또한, 상기 촉매층(115)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 전이금속의 실리사이드층으로부터 선택되는 하나이상을 포함한다. 또한, 상기 촉매층(115)은 저저항 금속층과 전이금속층의 적층막을 포함할 수도 있다. 상기 저저항 금속층은 W, Ti, Ta, Cu, Al, TiN 및 TaN 으로부터 선택되는 하나이상을 포함하고, 상기 전이금속층은 Ni, Fe 및 Co 로부터 선택되는 하나이상을 포함한다. 도면상에는 도시되지 않았으나, 제1도전층(110)과 기판(100)사이에 식각방지막을 더 형성할 수도 있다.

상기 제1도전층(110)과 상기 촉매층(115)을 형성하는 다른 방법은 상기 제1도전층(110)과 촉매층(115)은 상기 반도체기판(100)상에 금속층과 전이금속층을 CVD법 또는 PVD 법으로 순차적으로 증착하거나 또는 공증착한(codeposition) 다음 패터닝하여 형성할 수도 있다. 이때, 상기 촉매층(115)은 Cl을 함유하는 플라즈마 개스를 이용하여 식각한다. 한편, 상기 촉매층(115)은 나노파티클을 스핀코팅하여 형성할 수도 있다. 또 다른 방법으로는 상기 제1도전층(110)으로 도핑된 폴리실리콘막을 증착하고, 상기 촉매층(115)으로 금속실리사이드층을 형성할 수도 있다. 이때, 도핑된 폴리실리콘막을 증착한 다음 패터닝하고, 도핑된 폴리실리콘막상에 자기정렬적으로 실리사이드공정을 수행하여 Ni, Fe 또는 Co 등과 같은 전이금속의 실리사이드층을 형성할 수도 있다. 또한, 도핑된 폴리실리콘막과 전이금속층을 증착하고 실리사이드공정을 수행하여 전이금속 실리사이드층을 형성한 다음 패터닝할 수도 있다.

도 2b를 참조하면, 상기 반도체 기판(100)상에 제1절연층(120)을 증착하고, 그위에 제2도전층(140)을 PVD법 또는 CVD법을 이용하여 증착한다. 상기 제2도전층(140)은 상기 촉매층(115)과 상기 제1절연층(120)과 식각선택비를 갖는 물질을 포함하는 것이 바람직하다. 상기 제2도전층(140)은 W, Ti, TiN, Ta, TaN, Cu, Al, Pd, Pd 및 Au 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 제2도전층(140)은 CNT를 함유하는 화합물을 스핀코팅하거나 또는 디핑하여(dipping) 형성할 수도 있다.

도 2c를 참조하면, 상기 제1절연층(120)과 제2도전층(140)을 이방성식각법을 통해 식각하여 상기 제1절연층(120)에 상기 촉매층(115)의 일부분을 노출시키는 콘택홀(130)를 형성한다. 일 실시예에서는, 상기 촉매층(115)을 형성한 다음 상기 제1절연층(120)에 콘택홀(130)를 형성하는 방법 대신에, 제1절연층(120)에 상기 촉매층(115)의 일부분을 노출시키는 콘택홀(130)을 형성한 다음 콘택홀(130)내의 노출된 제1도전층(110)상에만 상기 촉매층(115)을 형성할 수도 있다. 이때, 상기 촉매층(115)은 전이금속층을 PVD법으로 증착하거나 또는 전이금속을 함유하는 촉매용액을 선택적으로 코팅하여 형성할 수도 있다.

도 2d를 참조하면, 상기 제2도전층(140)을 언더컷(undercut)하여 에어갭(155)을 형성한다. 이때, 상기 제1절연층(120) 및 상기 촉매층(115)에 대하여 식각선택비를 갖는 상기 제2도전층(140)을 등방성식각한다. 상기 에어갭(155)의 형성에 의해 제2도전층(140)은 상기 콘택홀(130)의 에지부분으로부터 일정간격, 예를 들어 수 nm 내지 수십 nm 만큼 이격되어 형성된다. 일 실시예에서는, 상기 촉매층(115) 을 형성한 다음 상기 제1절연층(120)에 상기 콘택홀(130)를 형성하는 방법 대신에, 상기 콘택홀(130)과 상기 에어갭(155)을 형성한 다음 상기 콘택홀(130)내의 노출된 제1도전층(110)상에만 상기 촉매층(115)을 형성할 수도 있다. 이때, 상기 촉매층(115)은 전이금속층을 PVD법으로 증착하거나 또는 전이금속을 함유하는 촉매용액을 선택적으로 코팅하여 형성할 수도 있다.

도 2e를 참조하면, 500 내지 900??의 온도, 500sccm의 양, 수 torr 내지 수백 torr 의 압력하에서, CH4, C2H2, C2H4, C2H6, CO, 또는 CO2 등과 같은 탄소를 함유하는 개스와 H2, Ar, 또는 N2 등과 같은 캐리어 개스를 주입하여 탄소나노튜브들(150)을 성장시킨다. 상기 탄소나노튜브들(150)은 콘택홀(130)내에서 상기 촉매층(115)으로부터 기판표면에 대하여 수직한 방향으로 성장된다. 상기 탄소나노튜브들(150)은 에어갭(155)에 의해 제2도전층(140)과는 전기적으로 분리되도록 형성된다. 이때, 상기 탄소나노튜브들(150)은 성장시간에 따라 그의 길이가 결정되며, 상기 탄소나노튜브들(150)은 수분에서 수십분 동안 성장된다. 상기 탄소나노튜브들(150)은 1nm 내지 50nm 의 직경을 갖으며, 그의 성장밀도는 상기 촉매층(115)의 두께에 따라 조절가능하다. 이어서, 상기 제2도전층(140)과 상기 탄소나노튜브들(150)상에 상기 탄소나노튜브들(150)을 보호하기 위한 제2절연층(160)을 형성하면 본 발명의 나노 반도체 스위치소자가 얻어진다.

도 3a 내지 도 3c는 본 발명의 제1실시예의 나노 반도체 스위치소자를 제조하는 다른 방법을 설명하기 위한 단면도이다. 나노 반도체 스위치소자를 제조하는 다른 방법은 도 3a 에 도시된 바와같이 제1절연층(120)에 콘택홀(130)을 형성한 다 음 도 3b에 도시된 바와같이 상기 콘택홀(130)내에 촉매층(115)으로부터 기판표면에 대해 수직성장되는 탄소나노튜브들(150)을 형성하고, 도 3c에 도시된 바와같이 제2도전층(140)을 언더컷하여 상기 탄소나노튜브들(150)과 전기적으로 분리시켜 주기 위한 에어갭(155)을 형성한다. 본 발명의 제1실시예의 나노반도체 스위치소자를 제조하는 다른 방법은 도 2a 내지 도 2e에 도시된 제조방법과는 탄소나노튜드 형성공정과 에어갭 형성공정의 순서만 변경되는 것이므로, 여기에서 구체적인 공정에 대한 설명은 생략하기로 한다.

도 4a 및 도 4b는 본 발명의 제2실시예에 따른 탄소나노튜브를 이용한 나노 반도체 스위치소자의 단면도로서, 도 4a는 나노 반도체 스위치소자가 스위치 오프상태에서의 단면도를 도시한 것이고, 도 4b는 나노 반도체 스위치소자가 스위치 온상태에서의 단면도를 도시한 것이다. 도 4a 및 도 4b에 도시된 나도 반도체 스위치소자를 회로적으로 도식화하면 도 1c와 같다.

도 4a 및 도 4b 그리고 도 1c 를 참조하면, 나노 반도체 스위치소자는 제1노드(110a), 제2노드(140a) 및 제1노드(110a)과 제2노드(140a)을 전기적으로 스위치 온 또는 스위치 오프시켜 주기 위한 콘택수단(150a)을 구비한다. 상기 제1노드(110a)를 위한 제1도전층(210)이 반도체 기판(200)상에 형성되고, 제1도전층(210)상에 촉매층(215)이 형성된다. 상기 제1도전층(210) 및 반도체 기판(200)상에는 제1절연층(220) 및 제2절연층(225)이 형성되고, 상기 제1절연층(220) 및 제2절연층(225)은 상기 촉매층(210)의 일부분을 노출시키는 콘택홀(230)를 구비한다. 상기 제1절연층(220)과 제2절연층(225)사이에는 제2노드(140a)를 위한 제2도전층(240)이 형성된다.

상기 제1노드(110a)와 상기 제2노드(140a)사이를 접촉시켜 주기 위한 콘택수단(150a)으로서 탄소나노튜브들(CNTs, carbon nano tubes) (250)이 상기 콘택홀(230)내에 상기 촉매층(215)으로부터 기판표면에 대하여 수직성장된다. 상기 제2절연층(225)과 상기 탄소나노튜브들(250)상에는 상기 탄소나노튜브들(250)을 보호하기 위한 제3절연막(260)이 형성된다. 상기 제2노드(140a)용 제2도전층(240)는 상기 제1절연층(220)과 제2절연층(225)사이에 형성되되, 상기 콘택홀(230)의 에지로부터 일정거리(d2)만큼 간격이 유지되어 형성된다. 따라서, 상기 제2도전층(240)은 상기 제2도전층(240)과 상기 탄소나노튜브들(250)사이에 이들을 전기적으로 분리시켜 주기 위한 에어갭(255)을 구비한다. 상기 에어갭(255)의 폭(t2)과 깊이(d2)는 탄소나노튜브들(250)의 직경 및 스위칭소자의 동작속도 및 동작전압에 의존하며, 수 nm 내지 수십 nm 이다.

상기한 바와같은 제2실시예에 따른 나노 반도체 스위치소자를 구성하는 각 층의 구성은 제1실시예에 따른 나노 반도체 스위치소자의 각층의 구성과 동일하며, 제2실시예에 따른 나노 반도체 스위치소자의 동작도 상기 제1실시예에 따른 나노반도체 스위치소자의 동작과 동일하므로, 그에 대한 구체적인 설명은 여기에서 생략한다.

도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 나노 반도체 스위치소자의 제조방법을 설명하기 위한 단면도이다.

도 5a를 참조하면, 반도체 기판(200)상에 금속층을 PVD법 또는 CVD 법으로 증착한 다음 패터닝하여 제1도전층(210)을 형성한다. 상기 제1도전층(210)은 W, Ti, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 제1도전층(210)상에 자기정렬적으로 촉매층(215)을 형성한다. 상기 촉매층(215)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 하나이상의 전이 금속층을 포함하거나 또는 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 전이금속의 실리사이드층으로부터 선택되는 하나이상을 포함한다. 또한, 상기 촉매층(215)은 저저항 금속층과 전이금속층의 적층막을 포함할 수도 있다. 상기 저저항 금속층은 W, Ti, Ta, Cu, Al, TiN, TaN 및 BM 으로부터 선택되는 하나를 포함하고, 상기 전이금속층은 Ni, Fe 및 Co 로부터 선택되는 하나를 포함한다. 도면상에는 도시되지 않았으나, 제1도전층(210)과 기판(200)사이에 식각방지막을 더 형성할 수도 있다.

한편, 상기 제1도전층(210)과 촉매층(215)은 상기 반도체기판(200)상에 금속층과 전이금속층을 순차적으로 증착하거나 또는 공증착한(codeposition) 다음 패터닝하여 형성할 수도 있다. 이때, 상기 촉매층(215)은 Cl을 함유하는 플라즈마 개스를 이용하여 식각할 수 있다. 또한, 상기 제1도전층(210)으로 도핑된 폴리실리콘막을 사용하고, 상기 촉매층(215)으로 금속실리사이드층을 사용할 수도 있다.

도 5b를 참조하면, 상기 반도체 기판(200)상에 제1절연층(220), 제2도전층(240) 및 제2절연층(225)을 증착한다. 상기 제2도전층(240)을 PVD법 또는 CVD법을 이용하여 증착한다. 상기 제2도전층(240)은 상기 촉매층(215)과 상기 제1절연층(220) 및 제2절연층(225)과 식각선택비를 갖는 물질을 포함하는 것이 바람직하다. 상기 제2도전층(240)은 W, Ti, TiN, Ta, TaN, Cu, Al, Pd, Pd 및 Au 로부터 선택되 는 하나이상의 금속층을 포함한다. 상기 제2도전층(240)은 CNT를 함유하는 화합물을 스핀코팅하거나 또는 디핑하여(dipping) 형성할 수도 있다.

도 5c를 참조하면, 상기 제1절연층(220), 제2도전층(240) 및 제2도전층(225)을 이방성식각법을 통해 식각하여 상기 제1절연층(220) 및 제2절연층(225)에 상기 촉매층(215)의 일부분을 노출시키는 콘택홀(230)를 형성한다. 다른 실시예에서는, 제1절연층(220) 및 제2절연층(225)에 촉매층(215)의 일부분을 노출시키는 콘택홀(230)을 형성한 다음 콘택홀(230)내의 노출된 제1도전층(210)상에만 상기 촉매층(215)을 형성할 수도 있다. 이때, 상기 촉매층(215)은 전이금속층을 PVD법으로 증착하거나 또는 전이금속을 함유하는 촉매용액을 선택적으로 코팅하여 형성할 수도 있다.

도 5d를 참조하면, 상기 제2도전층(240)을 언더컷(undercut)하여 에어갭(255)을 형성한다. 이때, 상기 제2도전층(240)은 상기 제1절연층(220) 및 제2절연층(225)과 상기 촉매층(215)에 대하여 식각선택비를 갖도록 등방성식각한다. 상기 에어갭(255)의 형성에 의해 제2도전층(240)은 상기 콘택홀(230)의 에지부분으로부터 일정간격, 예를 들어 수 nm 내지 수십 nm 만큼 이격되어 형성된다. 다른 실시예에서는, 상기 콘택홀(230)과 상기 에어갭(255)을 형성한 다음 상기 콘택홀(230)내의 노출된 제1도전층(210)상에만 상기 촉매층(115)을 형성할 수도 있다. 이때, 상기 촉매층(215)은 전이금속층을 PVD법으로 증착하거나 또는 전이금속을 함유하는 촉매용액을 선택적으로 코팅하여 형성할 수도 있다.

도 5e를 참조하면, 500 내지 900??의 온도, 500sccm의 양, 수 torr 내지 수 백 torr 의 압력하에서, CH4, C2H2, C2H4, C2H6, CO, 또는 CO2 등과 같은 탄소를 함유하는 개스와 H2, Ar, 또는 N2 등과 같은 캐리어 개스를 주입하여 탄소나노튜브들(250)을 성장시킨다. 상기 탄소나노튜브들(250)은 콘택홀(230)내에서 상기 촉매층(215)으로부터 기판표면에 대하여 수직한 방향으로 성장된다. 상기 탄소나노튜브들(250)은 에어갭(255)에 의해 제2도전층(240)과는 전기적으로 분리되도록 형성된다. 이때, 상기 탄소나노튜브들(250)은 성장시간에 따라 그의 길이가 결정되며, 상기 탄소나노튜브들(250)은 수분에서 수십분 동안 성장된다. 상기 탄소나노튜브들(250)은 1nm 내지 50nm 의 직경을 갖으며, 그의 성장밀도는 상기 촉매층(215)의 두께에 따라 조절가능하다. 이어서, 상기 제2절연층(225)과 상기 탄소나노튜브들(250)상에 상기 탄소나노튜브들(250)을 보호하기 위한 제3절연층(260)을 형성하면 본 발명의 나노 반도체 스위치소자가 얻어진다.

도 6a 내지 도 6c는 본 발명의 제2실시예의 나노 반도체 스위치소자를 제조하는 다른 방법을 설명하기 위한 단면도이다. 나노 반도체 스위치소자를 제조하는 다른 방법은 도 6a 에 도시된 바와같이 제1절연층(220) 및 제2절연층(225)에 콘택홀(230)을 형성한 다음 도 6b에 도시된 바와같이 상기 콘택홀(230)내에 촉매층(215)으로부터 기판표면에 대해 수직성장되는 탄소나노튜브들(250)을 형성하고, 도 6c에 도시된 바와같이 제2도전층(240)을 언더컷하여 상기 탄소나노튜브들(250)과 전기적으로 분리시켜 주기 위한 에어갭(255)을 형성한다. 본 발명의 제2실시예의 나노반도체 스위치소자를 제조하는 다른 방법은 도 5a 내지 도 5e에 도시된 제조방법과는 탄소나노튜브 형성공정과 에어갭 형성공정의 순서만 변경되는 것이므로, 여 기에서 구체적인 공정에 대한 설명은 생략하기로 한다.

도 7은 본 발명의 제3실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도를 도시한 것이다. 도 7을 참조하면, 반도체 기판(300)상에 액티브영역을 한정하는 소자분리막(305)이 형성되고, 상기 반도체 기판(300)의 액티브영역상에 게이트 적층막(320)이 형성된다. 상기 게이트 적층막(320)은 게이트 절연막(321), 게이트전극(322), 캡핑층(323) 및 게이트 스페이서(324)를 구비한다. 상기 반도체 기판(300)의 액티브영역내에 소오스/드레인을 위한 불순물영역(311, 315)이 형성된다. 상기 불순물영역(311, 315)을 노출시키는 제1콘택홀(338)을 구비하는 제1절연막(330)이 형성되고, 상기 제1콘택홀(338)에 상기 불순물영역(311, 315)과 콘택되는 콘택플러그(331, 335)가 형성된다.

상기 콘택플러그(335)상에 제1전극층(380)이 형성된다. 상기 제1전극층(380)은 W, Ti, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속층을 포함하거나 또는 도핑된 폴리실리콘막을 포함한다. 상기 콘택플러그(331)를 노출시키는 제2콘택홀(341)을 구비하는 제2절연층(340)이 기판상에 형성되며, 상기 제2콘택홀(341)을 통해 상기 콘택플러그(331)에 연결되는 비트라인(350)이 상기 제2절연층(340)상에 형성된다. 기판상에 제3절연층(345) 및 제4절연층(360)이 형성된다. 상기 제2, 제3 및 제4절연층(340, 345, 360)에 상기 제1전극층(380)을 노출시키는 제3콘택홀(363)이 형성된다. 상기 제4절연층(360)상에 상기 제3콘택홀(363)의 에지로부터 일정간격을 유지하여 제2전극층(370)이 형성된다. 상기 제3콘택홀(363)내에 촉매층(385)이 형성되고, 상기 촉매층(385)으로부터 기판표면에 대하여 수직성장되는 탄 소나노튜브들(390)이 형성된다. 상기 탄소나노튜브들(390)은 에어갭(367)에 의해 제2전극층(370)과는 전기적으로 분리된다. 상기 탄소나노튜브들(390)과 제2전극층(370)상에 제5절연층(395)이 형성된다.

상기 촉매층(385)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 하나이상의 전이 금속층을 포함하거나 또는 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 전이금속의 실리사이드층을 포함한다. 또한, 상기 촉매층(385)은 W, Ti, Ta, Cu, Al, TiN 및 TaN 으로부터 선택되는 저저항 금속층과 Ni, Fe 및 Co 로부터 선택되는 전이금속층의 적층막을 포함할 수도 있다. 상기 제2전극층(360)은 W, Ti, TiN, Ta, TaN, Cu, Al, Pd, Pd 및 Au 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 제2전극층(360)은 CNT를 함유하는 화합물을 스핀코팅하거나 또는 디핑하여(dipping) 형성할 수도 있다.

상기한 바와같은 구조를 갖는 반도체 메모리소자는 동작을 살펴보면, 프로그램시에는 게이트전극(322)에 워드라인(도면상에는 도시되지 않음)으로부터 소정의 게이트 구동신호가 제공되면, 박막 트랜지스터가 동작을 하게 되고, 외부로부터 비트라인(350)에 소정의 데이터신호를 인가하고 상기 제2전극층(370)에 소정의 전압을 인가하면 비트라인(350)과 상기 제2전극층(370)간의 전압차에 따라서 탄소나노튜브들(390)이 전기적 인력 또는 전기적 반발력에 의해 제2전극층(370)에 전기적으로 연결 또는 차단된다. 이로써, 비트라인(350)을 통해 제공되는 데이터신호가 저장된다. 한편, 데이터 독출시에는, 게이트전극(322)에 인가되는 소정의 게이트전압에 의해 박막 트랜지스터가 턴온되고, 상기 탄소나노튜브들(390)이 제2전극층(370) 에 연결된 경우에는 저항이 낮아지고, 연결되지 않은 경우에는 저항이 커지게 된다. 그러므로, 비트라인(350)을 통해 상기 제2전극층(370)과 탄소나노튜브들(350)간의 연결 또는 차단상태에 따라 저장된 데이터를 독출하게 된다.

도 8a 내지 도 8e는 도 7에 도시된 반도체 메모리장치의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 8a를 참조하면, 반도체 기판(300)내에 통상적인 소자분리공정을 통하여 액티브영역을 한정하는 소자분리막(305)을 형성한다. 이어서, 상기 반도체 기판(300)의 액티브영역상에 게이트 절연막(321), 게이트전극(322), 캡핑층(323) 및 게이트 스페이서(324)를 구비하는 게이트 적층막(320)을 형성하고, 통상적인 이온주입공정을 통하여 상기 반도체 기판(300)의 액티브영역내에 소오스/드레인을 위한 불순물영역(311, 315)을 형성한다. 기판상에 제1절연층(330)을 형성한 다음 식각하여 상기 불순물영역(311, 315)을 노출시키는 제1콘택홀(338)을 형성하고, 기판상에 도전막을 증착한 다음 에치백하여 상기 제1콘택홀(338)에 상기 상기 불순물영역(311, 315)과 콘택되는 콘택플러그(331), (335)을 형성한다.

도 8b를 참조하면, 상기 콘택플러그(335)상에 제1전극층(380)을 형성한다. 기판상에 제2절연층(340)을 증착한 다음 사진식각하여, 상기 콘택 플러그(331)를 노출시키는 제2콘택홀(341)을 형성한다. 기판상에 도전막(도면상에는 도시되지 않음)을 증착한 다음 패터닝하여 상기 제2콘택홀(341)을 통해 상기 콘택플러그(331)에 콘택되는 비트라인(350)을 형성한다. 기판상에 제3절연층(345)을 증착한다. 도 8c를 참조하면, 상기 제3절연층(345)상에 제4절연층(360)을 형성하고, 상기 제4절연층(360)상에 제2전극층(370)을 형성한다. 이때, 제3절연층(345)을 형성하지 않고 제4절연층(360)을 비트라인(350)상에 바로 형성하거나, 제4절연층(360) 하부에 식각정지막을 더 형성할 수도 있다.

도 8d를 참조하면, 상기 전극층(370)과 제4절연층(360)을 이방성식각하여 제3콘택홀(363)을 형성한 다음, 상기 전극층(370)의 일부를 등방성식각하여 상기 제3콘택홀(363)의 에지로부터 일정간격을 유지하는 에어갭(367)을 형성한다. 도 8e를 참조하면, 상기 제3콘택홀(363)내에 촉매층(380)을 형성하고, 상기 촉매층(380)으로부터 기판표면에 대하여 수직성장되는 탄소나노튜브들(390)을 형성한다. 이때, 상기 촉매층(385)은 상기 제1전극층(380)을 형성하는 공정에서 형성할 수도 있다. 탄소나노튜브형성공정을 진행한 다음, 에어갭형성공정은 진행할 수도 있다. 이어서 도 7과 같이 상기 탄소나노튜브들(390)과 제2전극층(370)상에 제5절연막(395)을 형성한다.

도 9는 본 발명의 제4실시예에 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도를 도시한 것이고, 도 10a 내지 도 10e는 도 9에 도시된 반도체 메모리소자의 제조방법을 설명하기 위한 단면도이다. 제4실시예에 따른 반도체 메모리소자 및 그의 제조방법은 전극층(470)이 절연층(460, 465)사이에 형성되는 것만을 제외하고는 도 7 및 도 8a 내지 도 8e에 도시된 제3실시예에 따른 반도체 메모리소자 및 그의 제조방법과 동일하고, 그의 구동방법이 제3실시예에 따른 반도체 메모리소자의 제조방법과 동일하므로, 여기에서 구체적인 설명은 생략한다.

제3 및 제4실시예에서, 콘택플러그(335, 435)상에 제1전극층(380, 480)을 형성하지 않고 바로 촉매층(385, 485)을 형성하고, 상기 촉매층(385, 485)으로부터 수직성장되는 탄소나노튜브들(390, 490)을 형성할 수도 있다. 또한, 제1콘택홀(338, 438)에 콘택플러그(335, 435)를 형성하지 않고 상기 불순물영역(315, 415)상에 상기 제1도전층(380, 480)과 상기 촉매층(385, 485)을 바로 형성하고, 상기 촉매층(385, 485)으로부터 수직으로 성장하는 탄소나노튜브들(390, 490)을 제1콘택홀(338, 438)과 제3콘택홀(363, 463)에 걸쳐 형성할 수도 있다. 또한, 탄소나노튜브를 이용한 반도체 메모리소자는 제3 및 제4실시예에 도시된 DRAM 구조에 한정되는 것이 아니라 다양한 구조를 갖는 DRAM 소자에 적용가능하다.

도 11a는 본 발명의 제5실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도를 도시한 것이다. 도 11b는 도 11a의 반도체 메모리소자를 회로적으로 도식화한 것이다. 도 11a 및 도 11b를 참조하면, 기판(500)상에 소오스전극층(또는 드레인 전극층) (510)이 형성되고, 소오스 전극층(510)상에 상기 소오스전극층(510)의 일부분을 노출시키는 콘택홀(560)을 구비하는 제1절연층(520)과 제2절연층(540)이 형성된다. 상기 콘택홀(560)내의 상기 소오스전극층(510)상에 촉매층(580)이 형성되고, 상기 콘택홀(560)내에 상기 촉매층(580)으로부터 기판표면에 대하여 수직하게 성장되는 탄소나노튜브들(570)이 형성된다. 도면상에는 도시되지 않았으나, 소오스전극층(510)과 제1절연층(520)사이에 식각방지막이 더 형성될 수도 있다. 상기 소오스 전극층(510)은 W, Ti, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속층을 포함하거나 또는 도핑된 폴리실리콘막을 포함한다. 상기 촉매층(580)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 하나이상의 전이 금속층을 포함하거나 또는 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선 택되는 전이금속의 실리사이드층을 포함한다. 또한, 상기 촉매층(580)은 W, Ti, Ta, Cu, Al, TiN 및 TaN 으로부터 선택되는 저저항 금속층과 Ni, Fe 및 Co 로부터 선택되는 전이금속층의 적층막을 포함할 수도 있다.

상기 제1절연층(520)과 제2절연층(540)사이에는 게이트전극(530)이 형성된다. 상기 콘택홀(560)내의 탄소나노튜브들(570)의 양측의 상기 제1절연층(520)상에 게이트전극(530)이 형성된다. 상기 게이트전극(530)은 탄소나노튜브들(570)의 양측에 형성되는 것을 예시하였으나, 탄소나노튜브들(570)을 둘러싸는 구조를 가질 수도 있다. 상기 게이트전극(530)과 탄소나노뷰트들(570)사이에는 상기 게이트전극(530)과 탄소나노튜브들(570)을 절연시켜 주기 위한 게이트 절연막(525)이 형성된다. 이때. 상기 게이트 절연막(525)은 탄소나노튜브의 양측에 형성되거나 또는 탄소나노튜브를 둘러싸도록 형성될 수도 있다. 한편, 상기 게이트전극(530)과 탄소나노튜브들(570)사이에 게이트 절연막(525)을 형성하는 대신 에어갭을 형성하여 게이트전극(530)과 탄소나노튜브들(570)사이를 절연시켜 줄 수도 있다.

상기 제2절연층(540)상에 전극층(550)이 상기 콘택홀(560)의 에지로부터 일정간격 떨어져 형성되어, 상기 탄소나노튜브들(570)과 전극층(550)을 절연시켜 주기 위한 에어갭(555)이 형성된다. 상기 에어갭(555)은 상기 콘택홀(560)의 에지로부터 수 nm 내지 수십 nm 의 일정간격 유지되도록 형성된다. 상기 전극층(550)은 W, Ti, TiN, Ta, TaN, Cu, Al, Pd, Pd 및 Au 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 전극층(550)은 CNT를 함유하는 화합물을 스핀코팅하거나 또는 디핑하여(dipping) 형성할 수도 있다. 상기 콘택홀(560)내에 촉매층(580)이 형성되고, 상기 촉매층(580)으로부터 기판표면에 수직하게 성장된 탄소나노튜브들(570)이 형성된다. 상기 전극층(550)과 탄소나노튜브(570)상에 제3절연층(590)이 형성된다.

제5실시예에 따른 반도체 메모리소자에서, 콘택홀(570)은 채널영역을 한정하기 위한 제1콘택홀(561)과 스위치영역을 한정하는 제2콘택홀(565)을 구비한다. 상기 탄소나노튜브(570)중 게이트전극(530)에 대응하는 제1콘택홀(561)에 형성된 하측부분(571)은 채널동작에 관여하므로 반도체 특성을 갖는 것이 바람직하고, 제2콘택홀(565)의 상측부분은 스위칭동작에 관여하므로 전기적 인력에 의해 스위치온 또는 오프상태를 유지하는 것이 바람직하다. 그러므로, 상기 탄소나노튜브(570)을 성장시킬 때, 하측부분(571)과 상측부분(575)을 서로 다른 직경을 갖도록 형성할 수도 있다. 예를 들어, 하측부분(571)은 1nm 내지 3nm 의 직경을 갖도록 수직성장시키고, 상측부분(571)은 1nm 내지 50nm 의 직경을 갖도록 수직성장시킬 수 있다.

상기한 바와 같은 구조를 갖는 반도체 메모리소자의 동작을 살펴보면, 프로그램시에는 게이트전극(530)에 워드라인(도 11b의 WL)으로부터 소정의 게이트 구동신호가 제공되면, 상기 게이트전극(530)에 대응하는 탄소나노튜브들(570)의 하측부분(571)에 전도상태로 된다. 상기 소오스전극층(510)에 비트라인(도 11의 BL)으로부터 소정의 데이터신호가 인가되고 상기 전극층(550)으로 소정의 프로그램전압(Vpp)이 인가되면, 탄소나노튜브들(570)의 하측부분(571)이 전도상태로 되어 있으므로, 상기 소오스전극층(510)과 전극층(550)간의 전압차에 따라 전기적 인력 또는 전기적 반발력이 작용하여 탄소나노튜드들(570)의 상측부분(575)이 전극층(550)에 연결 또는 차단되어 데이터가 프로그램된다.

한편, 데이터 독출시에는, 게이트전극(530)에 워드라인(WL)으로부터 소정의 게이트구동신호가 제공되면, 상기 게이트전극(530)에 대응하는 탄소노튜브들(570)의 하측부분이 전도상태로 된다. 이때, 상기 탄소나노튜브들(570)의 상측부분과 상기 전극층(550)간의 연결상태에 따른 신호가 소오스 전극층(510)으로부터 비트라인(BL)으로 전달되므로, 데이터가 독출되어진다. 한편, 데이터 소거시에는 게이트전극(530)에 워드라인(WL)으로부터 소정의 게이트구동신호가 제공되면, 상기 게이트전극(530)에 대응하는 탄소노튜브들(570)의 하측부분이 전도상태로 된다. 이때, 전극층(550)으로 소정의 소거전압이 제공되면, 상기 탄소나노튜브들(570)의 상측부분과 상기 전극층(550)간의 연결상태가 원래대로 복원되므로, 프로그램된 데이터는 소거되어진다.

도 11c는 본 발명의 제6실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도를 도시한 것이다. 도 11c에 도시된 반도체 메모리소자는 전극층(550)이 절연층(540, 545)사이에 형성되는 것만을 제외하고는 도 11a에 도시된 반도체 메모리소자와는 동일하므로, 도 11c의 구조 및 구동방법은 여기에서 상세한 설명은 생략한다. 도 11a 및 도 11c에 도시된 반도체 메모리소자의 제조방법은 통상적인 수직형 게이트를 형성하는 방법 및 제4 및 제5실시예의 제조방법과 동일하므로, 여기에서 상세한 설명은 생략한다.

도 12a는 본 발명의 제7실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도를 도시한 것이다. 도 12a를 참조하면, 기판(600)상에 소오스전극층(또는 드레인 전극층) (610)이 형성되고, 소오스 전극층(610)상 에 채널층으로 작용하는 반도체층(635)이 형성된다. 상기 반도체층(635)의 양측의 게이트전극(630)이 형성되고, 상기 게이트전극(630)과 소오스전극층(610)사이에는 제1절연층(620)이 형성된다. 상기 게이트전극(630)은 상기 반도체층(630)의 양측에 형성되는 것을 예시하였으나, 상기 반도체층(630)을 둘러싸는 구조를 가질 수도 있다. 상기 게이트전극(630)과 상기 반도체층(635)사이에는 상기 게이트전극(630)과 반도체층(635)을 절연시켜 주기 위한 게이트 절연막(625)이 형성된다. 이때. 상기 게이트 절연막(625)은 탄소나노튜브의 양측에 형성되거나 또는 탄소나노튜브를 둘러싸도록 형성될 수도 있다. 상기 소오스 전극층(610)은 W, Ti, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속층을 포함하거나 또는 도핑된 폴리실리콘막을 포함한다.

기판상에 제2절연층(640)이 형성되고, 상기 제2절연층(640)은 상기 반도체층(635)의 일부분을 노출시키는 콘택홀(670)을 구비한다. 상기 콘택홀(670)내의 상기 반도체층(635)상에 촉매층(680)이 형성되고, 상기 콘택홀(670)내에 상기 촉매층(680)으로부터 기판표면에 대하여 수직하게 성장되는 탄소나노튜브들(660)이 형성된다. 상기 전극층(650)과 탄소나노튜브(660)상에 제3절연층(690)이 형성된다. 도면상에는 도시되지 않았으나, 소오스전극층(610)과 제1절연층(620)사이에 식각방지막이 더 형성될 수도 있다. 상기 촉매층(680)은 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 하나이상의 전이 금속층을 포함하거나 또는 Ni, Fe 및 Co 로 이루어진 그룹으로부터 선택되는 전이금속의 실리사이드층을 포함한다. 또한, 상기 촉매층(680)은 W, Ti, Ta, Cu, Al, TiN 및 TaN 으로부터 선택되는 저저항 금속층과 Ni, Fe 및 Co 로부터 선택되는 전이금속층의 적층막을 포함할 수도 있다.

상기 제2절연층(640)상에 전극층(650)이 상기 콘택홀(670)의 에지로부터 일정간격 떨어져 형성되어, 상기 탄소나노튜브들(660)과 전극층(650)을 절연시켜 주기 위한 에어갭(655)이 형성된다. 상기 에어갭(655)은 상기 콘택홀(670)의 에지로부터 수 nm 내지 수십 nm 의 일정간격 유지되도록 형성된다. 상기 전극층(650)은 W, Ti, TiN, Ta, TaN, Cu, Al, Pd, Pd 및 Au 로부터 선택되는 하나이상의 금속층을 포함한다. 상기 전극층(650)은 CNT를 함유하는 화합물을 스핀코팅하거나 또는 디핑하여(dipping) 형성할 수도 있다.

상기한 바와 같은 구조를 갖는 반도체 메모리소자의 동작을 살펴보면, 프로그램시에는 게이트전극(630)에 워드라인(도 11b의 WL)으로부터 소정의 게이트 구동신호가 제공되면, 상기 게이트전극(630)에 대응하는 반도체층(635)이 전도상태로 되어 채널층이 형성된다. 상기 소오스전극층(610)에 비트라인(도 11의 BL)으로부터 소정의 데이터신호가 인가되고 상기 전극층(650)으로 소정의 프로그램전압(Vpp)이 인가되면, 반도체층(635)이 전도상태로 되어 있으므로, 상기 소오스전극층(610)과 전극층(650)간의 전압차에 따라 전기적 인력 또는 전기적 반발력이 작용하여 탄소나노튜드들(660)이 전극층(650)에 연결 또는 차단되어 데이터가 프로그램된다.

한편, 데이터 독출시에는, 게이트전극(630)에 워드라인(WL)으로부터 소정의 게이트구동신호가 제공되면, 반도체층(635)이 전도상태로 되어 채널층이 형성된다. 이때, 상기 탄소나노튜브들(660)과 상기 전극층(650)간의 연결상태에 따른 신호가 소오스 전극층(610)으로부터 비트라인(BL)으로 전달되므로, 데이터가 독출되어진 다. 한편, 데이터 소거시에는 게이트전극(630)에 워드라인(WL)으로부터 소정의 게이트구동신호가 제공되면, 상기 반도체층(635)이 전도상태로 되어 채널층이 형성된다. 이때, 상기 소오스전극(610)과 전극층(650)으로 소정의 소거전압이 제공되면, 상기 탄소나노튜브들(660)과 상기 전극층(650)간의 연결상태가 원래대로 복원되므로, 프로그램된 데이터는 소거되어진다.

도 12b는 본 발명의 제8실시예에 따른 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자의 단면도를 도시한 것이다. 도 12b에 도시된 반도체 메모리소자는 전극층(650)이 절연층(640, 645)사이에 형성되는 것만을 제외하고는 도 12a에 도시된 반도체 메모리소자와는 동일하므로, 도 12b의 구조 및 구동방법은 여기에서는 생략한다. 또한, 도 12a 및 도 12b에 도시된 반도체 메모리소자의 제조방법은 통상적인 수직형 게이트를 형성하는 방법 및 제4 및 제5실시예의 제조방법과 동일하므로, 여기에서 상세한 설명은 생략한다.

본 발명의 탄소나노튜브의 전기역학적 특성을 이용한 반도체 메모리소자는 제5 내지 제8실시예에 도시된 불휘발성 메모리소자의 구조에 한정되는 것이 아니라 다양한 구조를 갖는 불휘발성 메모리소자에 적용가능하다.

이상에서 자세히 설명한 바와 같이, 탄소나노튜브의 전기역학적인 특성을 이용하여 나노반도체 스위치소자를 구현하므로, 고속의 저전력의 스위치소자를 구현하는 것이 가능하다. 또한, 탄소나노튜브의 전기역학적인 특성을 이용하여 반도체 메모리소자를 구현하므로써, 집적도를 향상시킬 수 있을 뿐만 아니라 저전력 고속 의 동작특성을 얻을 수 있다. 또한, 본 발명의 탄소나노튜브의 스위칭특성을 DRAM 및 불휘발성 메모리소자뿐만 아니라 SRAM, FRAM, PRAM, MRAM 또는 임베디드(embeded) Momory 등에도 적용가능하다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims

반도체 기판;

상기 반도체 기판상에 형성된 제1도전층;

상기 제1도전층상에 형성된 제2도전층;

상기 기판상에 형성되고, 상기 제2도전층의 일부분을 노출시키는 콘택홀을 구비하는 제1절연층;

상기 콘택홀내에 상기 제2도전층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및

상기 제1절연층상에 형성되고, 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제3도전층을 포함하고,

상기 탄소나노튜브들은 전기역학적 힘에 의해 상기 제2도전층과 제3도전층을 전기적으로 스위치 온/오프시켜 주는 것을 특징으로 하는 나노 반도체 스위치소자.
제 1 항에 있어서, 상기 제1도전층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자.
제 1 항에 있어서, 상기 제2도전층은 Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속을 포함하거나 또는 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자.
제 1 항에 있어서, 상기 제2도전층은 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자.
제 1 항에 있어서, 상기 에어갭은 상기 탄소나노튜브들과 상기 제3도전층사이에 수 nm 내지 수십 nm 의 간격을 유지하는 것을 특징으로 하는 나노 반도체 스위치소자.
제 1 항에 있어서, 상기 제3도전층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자.
제 1 항에 있어서, 상기 제3도전층과 상기 콘택홀내의 상기 탄소나노튜브들상에 형성되어, 상기 탄소나노튜브들을 보호하기 위한 제2절연층을 더 포함하는 것을 특징으로 하는 나노 반도체 스위치소자.
제7항에 있어서, 상기 제3도전층과 상기 제2절연층사이에 형성되는 제3절연층을 더 포함하며, 상기 콘택홀은 상기 제1절연층 및 상기 제3절연층에 걸쳐 형성되는 것을 특징으로 하는 나노 반도체 스위치소자.
반도체 기판상에 제1도전층을 형성하는 단계;

상기 제1도전층상에 촉매층을 형성하는 단계;

상기 제1도전층상에 제1절연층을 형성하는 단계;

제1절연층상에 제2도전층을 식각하는 단계;

상기 제2도전층과 상기 제1절연층을 식각하여 상기 촉매층의 일부분을 노출시키는 콘택홀을 형성하는 단계;

상기 제2도전층에 상기 콘택홀의 에지와 상기 도전층사이에 일정간격을 유지하는 에어갭을 형성하는 단계; 및

상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직하게 성장되는 탄소나노튜브들을 형성하는 단계를 포함하는 나노 반도체 스위치소자의 제조방법.
제 9 항에 있어서, 상기 제1도전층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 9 항에 있어서, 상기 촉매층은 Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속을 포함하거나 또는 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 9 항에 있어서, 상기 촉매층은 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 9 항에 있어서, 상기 에어갭은 상기 탄소나노튜브들과 상기 제2도전층사이에 수 nm 내지 수십 nm 의 간격을 유지하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 9 항에 있어서, 상기 제2도전층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 9 항에 있어서, 상기 탄소나노튜브들을 형성하는 단계 다음에, 상기 제2도전층과 상기 콘택홀내의 상기 탄소나노튜브들상에 제2절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제15항에 있어서, 상기 콘택홀을 형성하는 단계전에, 상기 제2도전층과 상기 제2절연층사이에 형성되는 제3절연층을 더 포함하며, 상기 콘택홀은 상기 제1절연 층 및 상기 제3절연층에 걸쳐 형성되는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제9항에 있어서, 상기 콘택홀을 형성하는 것은 상기 제2도전층과 제1절연층을 이방성식각하여 형성하는 것을 포함하고, 제2도전층에 에어갭을 형성하는 것은 상기 제2도전층을 언더컷식각하여 형성하는 것을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
반도체 기판상에 제1도전층을 형성하는 단계;

상기 제1도전층상에 촉매층을 형성하는 단계;

상기 제1도전층상에 제1절연층을 형성하는 단계;

상기 제1절연층상에 제2도전층을 형성하는 단계;

상기 제2도전층과 상기 제1절연층을 식각하여 상기 촉매층의 일부분을 노출시키는 콘택홀을 형성하는 단계;

상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직하게 성장되는 탄소나노튜브들을 형성하는 단계; 및

상기 제2도전층에 상기 콘택홀의 에지와 상기 도전층사이에 일정간격을 유지하는 에어갭을 형성하는 단계를 포함하는 나노 반도체 스위치소자의 제조방법.
제 18 항에 있어서, 상기 제1도전층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부 터 선택되는 하나이상의 금속을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 18 항에 있어서, 상기 촉매층은 Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속을 포함하거나 또는 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 18 항에 있어서, 상기 촉매층은 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 18 항에 있어서, 상기 에어갭은 상기 탄소나노튜브들과 상기 제2도전층사이에 수 nm 내지 수십 nm 의 간격을 유지하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 18 항에 있어서, 상기 제2도전층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제 18 항에 있어서, 상기 에어갭을 형성하는 단계 다음에, 상기 제2도전층과 상기 콘택홀내의 상기 탄소나노튜브들상에 제2절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제18항에 있어서, 상기 콘택홀을 형성하는 단계전에, 상기 제2도전층과 상기 제2절연층사이에 형성되는 제3절연층을 더 포함하며, 상기 콘택홀은 상기 제1절연층 및 상기 제3절연층에 걸쳐 형성되는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
제18항에 있어서, 상기 콘택홀을 형성하는 것은 상기 제2도전층과 제1절연층을 이방성식각하여 형성하는 것을 포함하고, 제2도전층에 에어갭을 형성하는 것은 상기 제2도전층을 언더컷식각하여 형성하는 것을 포함하는 것을 특징으로 하는 나노 반도체 스위치소자의 제조방법.
반도체 기판의 표면에 서로 일정간격 이격되어 형성된 제1 및 제1불순물영역;

상기 제1 및 상기 제2불순물영역사이의 상기 반도체 기판상에 형성된 게이트 적층막;

기판상에 형성되고, 상기 제1불순물영역과 상기 제2불순물영역을 각각 노출시키는 제1콘택홀들을 구비하는 제1절연층;

상기 제1콘택홀중 상기 제1불순물영역을 노출시키는 하나의 콘택홀내의 상기 제1불순물영역상에 형성된 제1전극층;

기판상에 형성되고, 상기 제1콘택홀중 다른 하나의 콘택홀에 의해 노출되는 상기 제2불순물영역의 일부분을 노출시키는 제2콘택홀을 구비하는 제2절연층;

상기 제2절연층상에 형성되어, 상기 제1콘택홀중 다른 하나의 콘택홀과 제2콘택홀을 통해 상기 제2불순물영역과 콘택되는 배선라인;

기판상에 형성되되, 상기 제1전극층의 일부분이 노출되도록 상기 제1 및 상기 제2절연층에 걸쳐 형성되는 제3콘택홀을 구비하는 제3절연층;

상기 콘택홀내의 상기 제1전극층상에 형성된 촉매층;

상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및

상기 제3절연층상에 형성되고, 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 제3콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 27 항에 있어서, 상기 제1전극층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속을 포함하고, 제2전극층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상의 금속을 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 27 항에 있어서, 상기 촉매층은 Ni, Fe 및 Co 로부터 선택되는 전이금속 및 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막중 하나이상을 포함하거나, 또는 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 27 항에 있어서, 상기 에어갭은 상기 탄소나노튜브들과 상기 제2전극층사이에 수 nm 내지 수십 nm 의 간격을 유지하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 27 항에 있어서, 상기 제2전극층과 상기 제3콘택홀내의 상기 탄소나노튜브들상에 형성되어, 상기 탄소나노튜브들을 보호하기 위한 제4절연층과; 상기 제2전극층과 상기 제4절연층사이에 형성되는 제5절연층을 더 포함하며, 상기 제3콘택홀은 상기 제1절연층, 상기 제3절연층 및 제5절연층에 걸쳐 형성되는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 27 항에 있어서, 상기 제1불순물영역과 상기 제1전극층사이 그리고 상기 제2불순물영역과 상기 배선라인사이에 각각 형성된 콘택플러그들을 더 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
반도체 기판의 표면상에 형성된 제1전극층;

기판상에 형성되고, 상기 제1전극층의 일부분을 노출시키는 콘택홀을 구비하는 제1 및 제2절연층;

상기 콘택홀내의 상기 제1전극층상에 형성된 촉매층;

상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들;

상기 제1절연층과 상기 제2절연층사이에서 상기 탄소나노튜브들의 양측에 형성된 게이트전극; 및

상기 제2절연층상에 형성되고, 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 33 항에 있어서, 상기 제1전극층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속을 포함하고, 제2전극층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상의 금속을 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 33 항에 있어서, 상기 촉매층은 Ni, Fe 및 Co 로부터 선택되는 전이금속 및 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막중 하나이상을 포함하거나, 또는 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막 과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 33 항에 있어서, 상기 에어갭은 상기 탄소나노튜브들과 상기 제2전극층사이에 수 nm 내지 수십 nm 의 간격을 유지하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 33 항에 있어서, 상기 제2전극층과 상기 콘택홀내의 상기 탄소나노튜브들상에 형성되어, 상기 탄소나노튜브들을 보호하기 위한 제3절연층과; 상기 제2전극층과 상기 제3절연층사이에 형성되는 제4절연층을 더 포함하며, 상기 콘택홀은 상기 제1절연층, 상기 제2절연층 및 제4절연층에 걸쳐 형성되는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 33 항에 있어서, 상기 탄소나노튜브들중 상기 게이트에 대응하는 부분은 적어도 채널층으로 작용하도록 반도체특성을 갖는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 33 항에 있어서, 상기 게이트전극과 상기 탄소나노튜브들사이에 형성되어 이들사이를 절연시켜 주기 위하여 게이트 절연막을 더 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
반도체 기판의 표면상에 형성된 제1전극층;

상기 제1전극층상에 형성된 반도체층;

상기 반도체층의 양측 기판상에 형성된 게이트전극;

상기 게이트전극과 상기 제1전극층사이에 형성된 제1절연층;

기판상에 형성되고, 상기 반도체층의 일부분을 노출시키는 콘택홀을 구비하는 제2절연층;

상기 콘택홀내의 상기 제1전극층상에 형성된 촉매층;

상기 콘택홀내에 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및

상기 제2절연층상에 형성되고, 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 콘택홀의 에지부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 40항에 있어서, 상기 제1전극층은 W, Ti, Ta, TiN, TaN, Al 및 Cu 로부터 선택되는 하나이상의 금속을 포함하고, 제2전극층은 도핑된 폴리실리콘막, W, Ti, TiN, Ta, TaN, Cu, Al, Pt, Pd, Au 로부터 선택되는 하나이상의 금속을 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 40 항에 있어서, 상기 촉매층은 Ni, Fe 및 Co 로부터 선택되는 전이금속 및 Ni, Fe 및 Co 로부터 선택되는 금속의 실리사이드막중 하나이상을 포함하거나, 또는 W, Cu, Al, Ti, TiN, Ta 및 TaN 으로부터 선택되는 하나이상의 저저항 금속막과, Ni, Fe 및 Co 로부터 선택되는 하나이상의 전이금속층의 적층막을 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 40 항에 있어서, 상기 에어갭은 상기 탄소나노튜브들과 상기 제2전극층사이에 수 nm 내지 수십 nm 의 간격을 유지하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 40 항에 있어서, 상기 제2전극층과 상기 콘택홀내의 상기 탄소나노튜브들상에 형성되어, 상기 탄소나노튜브들을 보호하기 위한 제3절연층과; 상기 제2전극층과 상기 제3절연층사이에 형성되는 제4절연층을 더 포함하며, 상기 콘택홀은 상기 제2절연층 및 제4절연층에 걸쳐 형성되는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
제 40 항에 있어서, 상기 게이트전극과 상기 탄소나노튜브들사이에 형성되어 이들사이를 절연시켜 주기 위하여 게이트 절연막을 더 포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 반도체 메모리소자.
반도체 기판의 표면에 서로 일정간격 이격되어 형성된 제1 및 제1불순물영 역; 상기 제1 및 상기 제2불순물영역사이의 상기 반도체 기판상에 형성된 게이트전극; 상기 제1불순물영역상에 형성된 제1전극층; 상기 제2불순물영역과 콘택되는 배선라인; 상기 제1전극층상에 형성된 촉매층; 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 탄소나노튜브들과 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자를 구동하는 방법에 있어서,

상기 게이트전극에 프로그램을 위한 게이트 구동전압을 인가하고, 비트라인에 데이터신호 그리고 상기 제2전극층에 프로그램전압을 인가하여, 상기 비트라인으로부터 상기 제1전극층에 제공된 데이터전압과 제2전극층의 프로그램전압간의 전압차에 따라 상기 탄소나노튜브들을 제2전극층과 연결 또는 차단시켜 데이터를 프로그램하고,

상기 게이트전극에 데이터 독출을 위한 게이트구동전압을 인가하고, 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 상기 비트라인을 통해 검출하여 상기 프로그램된 데이터를 독출하는 것을 포함하는 것을 특징으로 하는 반도체 메모리소자의 구동방법.
반도체 기판의 표면상에 형성된 제1전극층; 상기 제1전극층상에 형성된 촉매층; 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 상기 탄소나노튜브들중 상기 게이트전극에 대응하는 하측부분의 양측에 형성된 게이트전극; 및 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 탄소나노튜브들 의 상측부분으로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자를 구동하는 방법에 있어서,

상기 게이트전극에 프로그램을 위한 게이트 구동전압을 인가하여 상기 탄소나노튜브중 상기 하측부분을 전도시켜 채널층을 형성주고, 제1전극층에 데이터신호 그리고 상기 제2전극층에 프로그램전압을 인가하여, 상기 제1전극층의 데이터전압과 제2전극층의 프로그램전압간의 전압차에 따라 상기 탄소나노튜브들을 제2전극층과 연결 또는 차단시켜 데이터를 프로그램하고,

상기 게이트전극에 데이터 독출을 위한 게이트구동전압을 인가하고, 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 상기 제1전극층을 통해 검출하여 상기 프로그램된 데이터를 독출하며,

상기 게이트에 데이터소거를 위한 게이트 구동전압을 인가하고 상기 제1전극층 및 상기 제2전극층에 소거전압을 인가하여 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 복원시켜 상기 프로그램된 데이터를 소거시키는 것을 포함하는 것을 특징으로 하는 반도체 메모리소자의 구동방법.
반도체 기판의 표면상에 형성된 제1전극층; 상기 제1전극층상에 형성된 반도체층; 상기 반도체층의 양측 기판상에 형성된 게이트전극; 상기 제1전극층상에 형성된 촉매층; 상기 촉매층으로부터 상기 기판의 표면에 대하여 수직성장된 탄소나노튜브들; 및 상기 탄소나노튜브들과 전기적으로 분리되도록 상기 탄소나노튜브로부터 일정간격 유지되는 에어갭을 구비하는 제2전극층을 포함하는 탄소나노튜브를 이용한 반도체 메모리소자를 구동하는 방법에 있어서,

상기 게이트전극에 프로그램을 위한 게이트 구동전압을 인가하여 상기 반도체층을 전도시켜 채널층을 형성주고, 제1전극층에 데이터신호 그리고 상기 제2전극층에 프로그램전압을 인가하여, 상기 제1전극층의 데이터전압과 제2전극층의 프로그램전압간의 전압차에 따라 상기 탄소나노튜브들을 제2전극층과 연결 또는 차단시켜 데이터를 프로그램하고,

상기 게이트전극에 데이터 독출을 위한 게이트구동전압을 인가하고, 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 상기 제1전극층을 통해 검출하여 상기 프로그램된 데이터를 독출하며,

상기 게이트에 데이터소거를 위한 게이트 구동전압을 인가하고 상기 제1전극층 및 상기 제2전극층에 소거전압을 인가하여 상기 탄소나노튜브들과 제2전극층간의 연결 및 차단상태를 복원시켜 상기 프로그램된 데이터를 소거시키는 것을 포함하는 것을 특징으로 하는 반도체 메모리소자의 구동방법.