KR100749751B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

트랜지스터 및 그 제조 방법에서 탄소 나노 튜브와 도전체 사이의 공간을 스페이서를 제거함으로서 형성한다. 따라서 공정상의 안정성을 도모할 수 있다. 또한, 스페이서의 폭을 조절하여 트랜지스터의 동작 전압과 관련이 있는 탄소 나노 튜브와 도전체 사이의 공간을 효과적으로 조절할 수 있다.

Description

트랜지스터 및 그 제조 방법{Transistor and Method of manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 트랜지스터를 나타내는 부분 절개 사시도이다.
도 2 내지 9는 도 1에 도시된 트랜지스터를 제조하는 방법에 대해 설명하기 위한 부분 절개 사시도들이다.
도 10 내지 11은 도 1에 도시된 트랜지스터의 동작을 설명하기 위한 부분 절개 사시도들이다.
도 12는 본 발명의 제2 실시예에 따른 트랜지스터를 나타내는 부분 절개 사시도이다.
도 13 내지 19는 도 12에 도시된 트랜지스터를 제조하는 방법에 대해 설명하기 위한 부분 절개 사시도들이다.
도 20 내지 21은 도 12에 도시된 트랜지스터의 동작에 대해 설명하기 위한 부분 절개 사시도들이다.
본 발명은 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 탄소 나노 튜브를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 상대적으로 높은 강도와 전도성을 가지는 탄소 나노 튜브를 화학 기계적 기상 증착 공정을 사용하여 형성할 수 있는 방법이 개발되었다. 따라서 탄소 나노 튜브를 갖는 트랜지스터를 형성하는 방법들이 널리 연구되고 있다.
탄소 나노 튜브를 갖는 트랜지스터의 예는 한국 공개 특허 제2002-1260호, 일본 공개 특허 제2004-103802호, 미국 공개 특허 제2005-95780호 및 한국 공개 특허 제2004-43043호에 기재되어 있다.
탄소 나노 튜브를 갖는 트랜지스터는 다양한 구동 방법을 가질 수 있다. 일 예로 탄소 나노 튜브가 갖는 탄성력을 사용하는 방법이 있다. 상기 방법에서는 제1 도전성 구조물에 연결된 탄소 나노 튜브가 제2 도전성 구조물에 접하는 상태 및 이격하는 상태를 각각 "on" 상태 및 "off" 상태로 정의한다. 그리고 "on" 상태 및 "off" 상태의 차이를 사용하여 스위칭 기능을 수행한다.
상술한 탄소 나노 튜브가 갖는 탄성력을 이용하는 방법에서는 제2 도전성 구조물과 탄소 나노 튜브 사이의 공간을 형성하는 방법이 중요하다. 따라서 상기 공간을 효과적으로 구현하기 위한 다양한 연구들이 진행되고 있다.
본 발명의 제1 목적은 탄소 나노 튜브를 갖는 트랜지스터를 제공하는 것이다.
본 발명의 제2 목적은 상기 트랜지스터를 제조하는 방법을 제공하는 것이다.
제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 트랜지스터는 제1 절연막 패턴, 제2 도전성 구조물 패턴, 제2 절연막 패턴 및 적어도 하나의 탄소 나노 튜브를 포함한다. 제1 절연막 패턴은 제1 도전성 구조물 상에 위치한다. 제1 절연막 패턴은 제1 도전성 구조물을 노출시키며 제1 반경을 갖는 제1 홀을 정의한다. 제2 도전성 구조물 패턴은 제1 절연막 패턴 상에 위치한다. 제2 도전성 구조물 패턴은 제1 홀과 연통되며 제1 반경보다 실질적으로 큰 제2 반경을 갖는 제2 홀을 정의한다. 제2 절연막 패턴은 제1 절연막 패턴 및 제2 도전성 구조물 패턴 상에 위치한다. 제2 절연막 패턴은 제2 홀과 연통되며 제2 반경을 갖는 제3 홀을 정의한다. 탄소 나노 튜브는 제1 홀에 의해서 노출된 제1 도전성 구조물의 부분으로부터 실질적으로 수직하게 성장한다.
제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 트랜지스터는 제1 절연막, 제2 절연막 패턴, 제1 도전성 구조물 패턴, 제3 절연막 패턴, 적어도 하나의 탄소 나노 튜브 및 제2 도전성 구조물을 포함한다. 제2 절연막 패턴은 제1 절연막 상에 위치한다. 제2 절연막 패턴은 제1 절연막을 노출시키며 제1 반경을 갖는 제1 홀을 정의한다. 제1 도전성 구조물 패턴은 제2 절연막 패턴 상에 위치한다. 제1 도전성 구조물 패턴은 제1 홀과 연통하며 제1 반경보다 실질적으로 큰 제2 반경을 갖는다. 제3 절연막 패턴은 제2 절연막 패턴 및 제1 도전성 구조물 패턴 상에 위치한다. 제3 절연막 패턴은 제1 홀과 연통되며 제2 반경을 갖는 제3 홀을 정의한다. 탄소 나노 튜브는 제1 홀에 의해서 노출된 제1 절연막의 부분으로부터 실질적 으로 수직하게 성장한다. 제2 도전성 구조물은 제3 절연막 패턴 상에 위치하여 탄소 나노 튜브의 상단을 고정시킨다.
제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 제1 도전성 구조물 상에 제1 절연막을 형성한다. 제1 절연막 상에 제2 도전성 구조물을 형성한다. 제1 절연막 및 제2 도전성 구조물 상에 제2 절연막을 형성한다. 제2 절연막 및 제2 도전성 구조물을 식각하여 제1 반경을 갖는 제1 홀을 정의하는 제2 절연막 패턴 및 제1 홀과 연통하며 제1 반경을 갖는 제2 홀을 정의하는 제2 도전성 구조물 패턴을 형성한다. 제1 및 2 홀들의 내벽들 상에 스페이서를 형성한다. 스페이서를 식각 마스크로 사용하는 식각 공정을 제1 절연막에 수행하여 제2 홀과 연통하며 제1 반경보다 실질적으로 작은 제2 반경을 갖는 제3 홀을 정의하는 제1 절연막 패턴을 형성한다. 스페이서를 제거한다. 제1 홀에 의해서 노출된 제1 도전성 구조물의 부분으로부터 적어도 하나의 탄소 나노 튜브를 실질적으로 수직하게 성장시킨다.
제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 제1 절연막 및 제2 절연막을 순차적으로 형성한다. 제2 절연막 상에 제1 도전성 구조물을 형성한다. 제2 절연막 및 제1 도전성 구조물 상에 제3 절연막을 형성한다. 제3 절연막 및 제1 도전성 구조물을 식각하여 제1 반경을 갖는 제1 홀을 정의하는 제3 절연막 패턴 및 제1 홀과 연통되며 제1 반경을 갖는 제2 홀을 정의하는 제1 도전성 구조물 패턴을 형성한다. 제1 및 2 홀들의 내벽들 상에 스페이서를 형성한다. 스페이서를 식각 마스크로 사용하는 식각 공정을 제2 절연막에 수행하여 제2 홀과 연통하며 제1 반경보다 실질적으로 작은 제2 반경을 갖는 제3 홀을 정의하는 제2 절연막 패턴을 형성 한다. 스페이서를 제거한다. 제3 홀에 의해서 노출된 제1 절연막의 부분으로부터 적어도 하나의 탄소 나노 튜브를 실질적으로 수직하게 성장시킨다. 제3 절연막 패턴 상에 탄소 나노 튜브의 상단이 고정되는 제2 도전성 구조물을 형성한다.
본 발명에 따르면, 탄소 나노 튜브와 도전체 사이의 공간을 스페이서를 제거함으로서 형성한다. 따라서 공정상의 안정성을 도모할 수 있다. 또한, 스페이서의 폭을 조절하여 트랜지스터의 동작 전압과 관련이 있는 탄소 나노 튜브와 도전체 사이의 공간을 효과적으로 조절할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하겠지만 본 발명이 하기의 실시예들에 제한되는 것은 아니다. 따라서 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에서 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2", "제3", “제4”, “제5”　또는 “제6”　으로 언급되는 경우 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3", “제4”, “제5”　또는 “제6” 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 트랜지스터를 나타내는 부분 절개 사시도이다.
도 1을 참조하면, 트랜지스터(100)는 제1 절연막(101), 제1 도전성 구조물(102), 제2 절연막 패턴(103a), 제2 도전성 구조물 패턴(104a), 제3 절연막 패턴(105a), 적어도 하나의 탄소 나노 튜브(108) 및 캡핑막(109)을 포함한다.
제1 절연막(101)은 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 제1 도전성 구조물(102)은 금속, 합금 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다. 또한, 제1 도전성 구조물(102)은 제1 방향으로 연장하는 라인 형상을 가질 수 있다.
제1 도전성 구조물(102) 상에는 탄소 나노 튜브(108)를 성장시킬 때 필요한 시드가 위치할 수 있다. 상기 시드는 필름의 형태를 가질 수 있다. 이와 다르게 상기 시드는 나노 사이즈의 파티클들일 수 있다. 예를 들어, 상기 시드는 니켈(Ni), 철(Fe), 코발트(Co) 또는 이들의 합금을 포함할 수 있다.
제1 절연막(101) 및 제1 도전성 구조물(102) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제2 절연막 패턴(103a)이 위치한다. 제2 절연막 패턴(103a)은 제1 도전성 구조물(102)을 노출시키고 제1 반경(R1)을 갖는 제1 홀(11)을 정의한다.
제2 절연막 패턴(103a) 상에 제2 도전성 구조물 패턴(104a)이 위치한다. 그 리고 제2 절연막 패턴(103a) 및 제2 도전성 구조물 패턴(104a) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제3 절연막 패턴(105a)이 위치한다.
제2 도전성 구조물 패턴(104a)은 금속, 합금 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다. 제2 도전성 구조물 패턴(104a)은 제1 방향과 실질적으로 수직인 제2 방향으로 연장한다. 제2 도전성 구조물 패턴(104a)은 소정의 높이(H)를 갖는다.
제2 도전성 구조물 패턴(104a)은 제1 홀(11)과 연통하며 제1 반경(R1)보다 소정의 폭(D) 만큼 큰 제2 반경(R2)을 갖는 제2 홀(12)을 정의한다. 구체적으로 제2 도전성 구조물 패턴(104a)은 제2 홀(12)을 완전히 둘러쌀 수 있다. 이 경우, 제2 홀(12)은 제2 도전성 구조물 패턴(104a)의 중앙부를 관통한다.
이와 다르게, 제2 도전성 구조물 패턴(104a)은 제2 홀(12)을 부분적으로 둘러쌀 수 있다. 예를 들어, 제2 도전성 구조물 패턴(104a)은 제2 홀(12)을 실질적으로 절반 정도 둘러쌀 수 있다. 제2 도전성 구조물 패턴(104a)이 제2 홀(12)을 부분적으로 둘러싸는 경우, 제2 도전성 구조물 패턴(104a)은 리세스된 측부를 가지게 된다. 이 경우, 제2 도전성 구조물 패턴(104a) 및 제3 절연막 패턴(105a)이 함께 제2 홀(12)을 정의한다.
제2 도전성 구조물 패턴(104a)이 제2 홀(12)을 부분적으로 둘러싸는 경우, 제2 도전성 구조물 패턴(104a)으로부터 발생하는 자기장이 후속하여 형성되는 탄소 나노 튜브의 움직임을 저해하는 것을 방지할 수 있다.
제3 절연막 패턴(105a)은 제2 홀(12)과 연통하며 제2 반경을 갖는 제3 홀(13)을 정의한다.
탄소 나노 튜브(108)는 제1 홀(11)에 의해서 노출된 제1 도전성 구조물(102)의 부분으로부터 실질적으로 수직하게 성장된다. 여기서, 탄소 나노 튜브(108)의 높이는 제3 절연막 패턴(105a)의 높이보다 실질적으로 높은 것이 바람직하다.
탄소 나노 튜브(108)는 소정의 폭(D) 만큼 제2 도전성 구조물 패턴(104a)으로부터 이격하게 된다.
캡핑막(109)은 제3 절연막 패턴(105a) 상에 위치하여 탄소 나노 튜브(108)의 상단을 고정한다. 캡핑막은 절연성 물질을 포함한다. 여기서 캡핑막(109)은 임의적인 것으로 형성되지 않을 수도 있다.
이하, 도 1에 도시된 트랜지스터(100)를 제조하는 방법에 대해서 설명한다.
도 2 내지 9는 도 1에 도시된 트랜지스터(100)를 제조하는 방법에 대해 설명하기 위한 부분 절개 사시도들이다.
도 2를 참조하면, 실리콘 질화물과 같은 절연성 물질을 포함하는 제1 절연막(101)을 형성한다. 이어서, 제1 절연막(101) 상에 금속, 합금 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함하는 제1 도전성 구조물(102)을 형성한다. 제1 도전성 구조물(102)은 제1 방향으로 연장하는 라인 형상을 가질 수 있다.
제1 도전성 구조물(102) 상에 후속하여 탄소 나노 튜브를 성장시킬 때 필요한 시드(도시 안됨)를 형성할 수 있다. 상기 시드는 필름의 형태를 가질 수 있다. 이와 다르게 상기 시드는 나노 사이즈의 파티클들일 수 있다. 예를 들어, 상기 시 드는 니켈, 철, 코발트 또는 이들의 합금을 사용하여 형성할 수 있다.
도 3을 참조하면, 제1 절연막(101) 및 제1 도전성 구조물(102) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제2 절연막(103)을 형성한다. 이어서, 제2 절연막(103) 상에 금속, 합금 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함하는 제2 도전성 구조물(104)을 형성한다. 제2 도전성 구조물(104)은 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
여기서, 제2 도전성 구조물(104)은 소정의 높이(H)를 갖는다. 그 후, 제2 절연막(103) 및 제2 도전성 구조물(104) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제3 절연막(105)을 형성한다.
이어서, 제3 절연막(105) 상에 실리콘 질화물과 같은 절연성 물질을 포함하는 마스크막을 형성한다. 그 후, 마스크막에 포토리소그래피 공정을 수행한다. 따라서, 마스크막은 개구(1)를 정의하는 마스크막 패턴(106a)으로 변화된다. 여기서, 개구(1)는 제2 반경(R2)을 갖는다.
도 4를 참조하면, 마스크막 패턴(106a)을 식각 마스크로 사용하여 제3 절연막(105) 및 제2 도전성 구조물(104)을 제2 절연막(103)이 노출될 때까지 이방성으로 식각한다. 따라서, 제3 절연막(105) 및 제2 도전성 구조물(104)은 각각 제3 절연막 패턴(105a) 및 제2 도전성 구조물 패턴(104a)으로 변화된다.
제3 절연막 패턴(105a)은 개구(1)와 연통하며 제2 반경(R2)을 갖는 제3 홀(13)을 정의한다. 제2 도전성 구조물 패턴(104a)은 제3 홀(13)과 연통하며 제2 반경(R2)을 갖는 제2 홀(12)을 정의한다.
구체적으로 제2 도전성 구조물 패턴(104a)은 제2 홀(12)을 완전히 둘러쌀 수 있다. 이 경우, 제2 홀(12)은 제2 도전성 구조물 패턴(104a)의 중앙부를 관통한다.
이와 다르게, 제2 도전성 구조물 패턴(104a)은 제2 홀(12)을 부분적으로 둘러쌀 수 있다. 예를 들어, 제2 도전성 구조물 패턴(104a)은 제2 홀(12)을 실질적으로 절반 정도 둘러쌀 수 있다. 제2 도전성 구조물 패턴(104a)이 제2 홀(12)을 부분적으로 둘러싸는 경우, 제2 도전성 구조물 패턴(104a)은 리세스된 측부를 가지게 된다. 이 경우, 제2 도전성 구조물 패턴(104a) 및 제3 절연막 패턴(105a)이 함께 제2 홀(12)을 정의한다.
또한, 제2 도전성 구조물 패턴(104a)이 제2 홀(12)을 부분적으로 둘러싸는 경우, 제2 도전성 구조물 패턴(104a)으로부터 발생하는 자기장이 후속하여 형성되는 탄소 나노 튜브의 움직임을 저해하는 것을 방지할 수 있다.
도 5를 참조하면, 마스크막 패턴(106a) 상에 실리콘 질화물과 같은 절연성 물질을 포함하는 절연막(도시 안됨)을 제3 홀(13) 및 제2 홀(12)을 매립하도록 형성한다. 이어서, 상기 절연막을 이방성으로 식각한다. 따라서, 상기 절연막은 개구(1), 제3 홀(13) 및 제2 홀(12)의 내벽들 상에 위치하는 스페이서(107)로 변화된다. 여기서, 스페이서(107)의 하단은 소정의 폭(D)을 갖는다.
도 6을 참조하면, 마스크막 패턴(106a) 및 스페이서(107)를 하나의 식각 마스크로 사용하여 제1 도전성 구조물(102)이 노출될 때까지 제2 절연막(103)을 이방성으로 식각한다. 따라서, 제2 절연막(103)은 제2 홀(12)과 연통되는 제1 홀(11)을 정의하는 제2 절연막 패턴(103a)으로 변화된다. 여기서, 제1 홀(11)은 제2 반 경(R2) 보다 실질적으로 작은 제1 반경(R1)을 갖는다. 구체적으로 제1 반경(R1)은 제2 반경(R2) 보다 스페이서(107)의 하단의 폭(D) 만큼 작다.
여기서, 제1 도전성 구조물(102) 상에 제2 절연막(103)을 형성하기 전에 탄소 나노 튜브를 형성하기 위한 시드를 제1 도전성 구조물(102) 상에 형성하지 않은 경우라면, 제1 홀(11)에 의해서 노출되는 제1 도전성 구조물(102)의 부분 상에 상기 시드를 형성할 수도 있다.
도 7을 참조하면, 마스크막 패턴(106a) 및 스페이서(107)를 제거한다.
도 8을 참조하면, 제1 홀(11)에 의해서 노출된 제1 도전성 구조물(102)의 부분으로부터 적어도 하나의 탄소 나노 튜브(108)를 실질적으로 수직하게 성장시킨다. 여기서, 탄소 나노 튜브(108)의 높이는 제3 절연막 패턴(105a)의 높이보다 실질적으로 높은 것이 바람직하다.
탄소 나노 튜브(108)를 성장시키기 전에 스페이서(107)가 제거되기 때문에 탄소 나노 튜브(108)는 스페이서(107)의 하단의 폭(D) 만큼 제2 도전성 구조물 패턴(104a)으로부터 이격하게 된다.
도 9를 참조하면, 제3 절연막 패턴(105a) 상에 절연성 물질을 포함하는 캡핑막(109)을 형성함으로서 트랜지스터(100)가 완성된다. 여기서, 탄소 나노 튜브(108)의 상단은 캡핑막(109)에 고정된다. 캡핑막(109)의 형성은 임의적인 것으로서 필요에 따라 캡핑막(109)을 형성하지 않을 수도 있다.
이하, 도 1에 도시된 트랜지스터(100)의 동작에 대해 설명한다.
도 10 내지 11은 도 1에 도시된 트랜지스터(100)의 동작을 설명하기 위한 부분 절개 사시도들이다.
도 10을 참조하면, 제1 도전성 구조물(102) 및 제2 도전성 구조물 패턴(104a)에 서로 다른 극성을 갖는 바이어스 전압들을 각각 인가한다. 이 경우, 제2 도전성 구조물 패턴(104a) 및 탄소 나노 튜브(108) 사이에 정전기적 인력이 발생한다. 상기 정전기적 인력이 소정의 에너지 장벽보다 큰 경우, 탄소 나노 튜브(108)는 제2 도전성 구조물 패턴(104a)과 접하게 된다. 이 상태를 "on" 상태로 정의한다.
여기서, 상기 에너지 장벽은 탄소 나노 튜브(108)가 갖는 고유의 탄성력뿐만 아니라 제2 도전성 구조물 패턴(104a)의 높이(H), 탄소 나노 튜브(108) 및 제2 도전성 구조물 패턴(104a) 간의 거리(D) 등에 의해서도 결정될 수 있다.
특히, 탄소 나노 튜브(108) 및 제2 도전성 구조물 패턴(104a) 간의 거리(D)는 스페이서(107)의 하단의 폭(D)이기 때문에 스페이서(107)의 형성 단계를 조절하여 트랜지스터(100)의 동작 전압을 효과적으로 조절할 수 있다.
도 11을 참조하면, 제1 도전성 구조물(102) 및 제2 도전성 구조물 패턴(104a)에 같은 극성을 갖는 바이어스 전압들을 각각 인가한다. 이 경우, 제1 도전성 구조물(102) 및 제2 도전성 구조물 패턴(104a) 사이에 정전기적 척력이 발생한다. 상기 정전기적 척력이 탄소 나노 튜브(108)가 갖는 고유의 탄성력보다 큰 경우, 탄소 나노 튜브(108)는 제2 도전성 구조물 패턴(104a)으로부터 이격되게 된다. 이 상태를 "off" 상태로 정의한다. 상술한 "on" 상태 및 "off" 상태의 차이를 이용 하여 트랜지스터(100)는 스위칭 기능을 가질 수 있다.
실시예 2
도 12는 본 발명의 제2 실시예에 따른 트랜지스터를 나타내는 부분 절개 사시도이다.
도 12를 참조하면, 트랜지스터(200)는 제1 절연막(201), 제2 절연막 패턴(202a), 제1 도전성 구조물 패턴(203a), 제3 절연막 패턴(204a), 적어도 하나의 탄소 나노 튜브(207) 및 제2 도전성 구조물(208)을 포함한다.
제1 절연막(201)은 실리콘 질화물과 같은 절연성 물질을 포함한다. 제1 절연막(201) 상에는 탄소 나노 튜브를 성장시킬 때 필요한 시드(도시 안됨)가 형성될 수 있다. 상기 시드는 필름의 형태를 가질 수 있다. 이와 다르게 상기 시드는 나노 사이즈의 파티클들일 수 있다. 예를 들어, 상기 시드는 니켈, 철, 코발트 또는 이들의 합금을 포함할 수 있다.
제1 절연막(201) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제2 절연막 패턴(202a)이 위치한다. 제2 절연막 패턴(202a)은 제1 절연막(201)을 노출시키며 제1 반경을 갖는 제1 홀을 정의한다.
제2 절연막 패턴(202a) 상에 금속, 합금 또는 도핑된 폴리 실리콘과 같은 도전성 물질을 포함하는 제1 도전성 구조물 패턴(203a)이 위치한다. 제2 절연막 패턴(202a) 및 제1 도전성 구조물 패턴(203a) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제3 절연막 패턴(204a)이 위치한다.
제1 도전성 구조물 패턴(203a)은 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 제1 도전성 구조물 패턴(203a)은 제1 홀(23)과 연통하며 제1 반경(R1)보다 소정의 폭(D) 만큼 큰 제2 반경(R2)을 갖는 제2 홀(22)을 정의한다.
구체적으로 제1 도전성 구조물 패턴(203a)은 제2 홀(22)을 완전히 둘러쌀 수 있다. 이 경우, 제2 홀(22)은 제1 도전성 구조물 패턴(203a)의 중앙부를 관통하게 된다.
이와 다르게, 제1 도전성 구조물 패턴(203a)은 제2 홀(22)의 하부를 부분적으로 둘러쌀 수도 있다. 예를 들어, 제1 도전성 구조물 패턴(203a)은 제2 홀(22)의 하부를 절반 정도 둘러쌀 수 있다. 제1 도전성 구조물 패턴(203a)이 제2 홀(22)의 하부를 부분적으로 둘러싸는 경우, 제1 도전성 구조물 패턴(203a)은 리세스된 측부를 가지게 된다. 이 경우, 제1 도전성 구조물 패턴(203a) 및 제3 절연막 패턴(204a)이 함께 제2 홀(22)을 정의하게 된다.
제1 도전성 구조물 패턴(203a)이 제2 홀(22)을 부분적으로 둘러싸는 경우, 제1 도전성 구조물 패턴(203a)으로부터 발생하는 자기장이 후속하여 형성되는 탄소 나노 튜브의 움직임을 저해하는 것을 방지할 수 있다.
제3 절연막 패턴(204a)은 제2 홀(22)과 연통하며 제2 반경(R2)을 갖는 제3 홀(23)을 정의한다.
탄소 나노 튜브(207)는 제1 홀(21)에 의해서 노출된 제1 절연막(201)의 부분으로부터 실질적으로 수직하게 성장된다. 여기서, 탄소 나노 튜브의 높이는 제3 절연막 패턴(204a)의 높이보다 높은 것이 바람직하다. 소정의 폭(D) 만큼 제1 도전성 구조물 패턴(203a)으로부터 이격하게 된다.
제3 절연막 패턴(204a) 상에 금속 합금 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함하는 제2 도전성 구조물(208)이 위치한다. 제2 도전성 구조물(208)은 제1 방향과 실질적으로 수직인 제2 방향으로 연장한다. 여기서, 탄소 나노 튜브(207)의 상단은 제2 도전성 구조물(208)에 고정된다.
이하, 도 12에 도시된 트랜지스터(200)를 제조하는 방법에 대해서 설명한다.
도 13 내지 19는 도 12에 도시된 트랜지스터(200)를 제조하는 방법에 대해 설명하기 위한 부분 절개 사시도들이다.
도 13을 참조하면, 실리콘 질화물과 같은 절연성 물질을 포함하는 제1 절연막(201)을 형성한다. 여기서, 제1 절연막(201) 사에 후속하여 탄소 나노 튜브를 성장시킬 때 필요한 시드(도시 안됨)를 형성할 수 있다. 상기 시드는 필름의 형태를 가질 수 있다. 이와 다르게 상기 시드는 나노 사이즈의 파티클들일 수 있다.
이어서, 제1 절연막(201) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제2 절연막(202)을 형성한다. 그 후, 제2 절연막(202) 상에 제1 방향으로 연장하는 제1 도전성 구조물(203)을 형성한다. 제1 도전성 구조물(203)은 금속, 합금 또는 도핑된 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다.
이어서, 제2 절연막(202) 및 제2 도전성 구조물(203) 상에 실리콘 산화물과 같은 절연성 물질을 포함하는 제3 절연막(204)을 형성한다. 그 후, 제3 절연막(204) 상에 절연성 물질을 포함하는 마스크막을 형성한다. 이어서, 마스크막에 포토리소그래피 공정을 수행한다. 따라서, 마스크막은 개구(2)를 갖는 마스크막 패턴(205a)으로 변화된다. 여기서, 개구(2)는 제2 반경(R2)을 갖는다.
도 14를 참조하면, 마스크막 패턴(205a)을 식각 마스크로 사용하여 제3 절연막(204) 및 제1 도전성 구조물(203)을 제2 절연막(202)이 노출될 때까지 이방성으로 식각한다. 따라서, 제3 절연막(204) 및 제1 도전성 구조물(203)은 각각 제3 절연막 패턴(204a) 및 제1 도전성 구조물 패턴(203a)으로 변화된다. 여기서, 제3 절연막 패턴(204a)은 개구(2)와 연통하며 제2 반경(R2)을 갖는 제3 홀(23)을 정의한다. 제1 도전성 구조물 패턴(203a)은 제3 홀(23)과 연통하며 제2 반경(R2)을 갖는 제2 홀(22)을 정의한다.
구체적으로 제1 도전성 구조물 패턴(203a)은 제2 홀(22)을 완전히 둘러쌀 수 있다. 이 경우, 제2 홀(22)은 제1 도전성 구조물 패턴(203a)의 중앙부를 관통하게 된다.
이와 다르게, 제1 도전성 구조물 패턴(203a)은 제2 홀(22)의 하부를 부분적으로 둘러쌀 수도 있다. 예를 들어, 제1 도전성 구조물 패턴(203a)은 제2 홀(22)의 하부를 절반 정도 둘러쌀 수 있다. 제1 도전성 구조물 패턴(203a)이 제2 홀(22)의 하부를 부분적으로 둘러싸는 경우, 제1 도전성 구조물 패턴(203a)은 리세스된 측부를 가지게 된다. 이 경우, 제1 도전성 구조물 패턴(203a) 및 제3 절연막 패턴(204a)이 함께 제2 홀(22)을 정의하게 된다.
제1 도전성 구조물 패턴(203a)이 제2 홀(22)을 부분적으로 둘러싸는 경우, 제1 도전성 구조물 패턴(203a)으로부터 발생하는 자기장이 후속하여 형성되는 탄소 나노 튜브의 움직임을 저해하는 것을 방지할 수 있다.
도 15를 참조하면, 마스크막 패턴(205a) 상에 실리콘 질화물과 같은 절연성 물질을 포함하는 절연막(도시 안됨)을 제3 홀(23) 및 제2 홀(22)을 매립하도록 형성한다. 이어서, 상기 절연막을 이방성으로 식각한다. 따라서, 상기 절연막은 제3 홀(23) 및 제2 홀(22)의 내벽들 상에 위치하는 스페이서(206)로 변화된다. 여기서, 스페이서(206)의 하단은 소정의 폭(D)을 갖는다.
도 16을 참조하면, 마스크막 패턴(205a) 및 스페이서(206)를 하나의 식각 마스크로 사용하여 제1 절연막(201)이 노출될 때까지 제2 절연막(202)을 이방성으로 식각한다. 따라서, 제2 절연막(202)은 제2 홀(22)과 연통하는 제1 홀(21)을 갖는 제2 절연막 패턴(203a)으로 변화된다. 여기서, 제1 홀(21)은 제2 반경(R2) 보다 작은 제1 반경(R1)을 갖는다. 구체적으로 제1 반경(R1)은 제2 반경(R2) 보다 스페이서(206)의 하단의 폭(D) 만큼 작다.
여기서, 제1 절연막(201) 상에 제2 절연막(202)을 형성하기 전에 탄소 나노 튜브를 형성하기 위한 시드를 제1 절연막(201) 상에 형성하지 않은 경우라면, 제1 홀(21)에 의해서 노출되는 제1 절연막(201)의 부분 상에 상기 시드를 형성할 수도 있다.
도 17을 참조하면, 마스크막 패턴(205a) 및 스페이서(206)를 제거한다.
도 18을 참조하면, 제3 홀(23)에 의해서 노출된 제1 절연막(201)의 부분에 적어도
하나의 탄소 나노 튜브(207)를 성장시킨다. 여기서, 탄소 나노 튜브의 높이 는 제3 절연막 패턴(204a)의 높이보다 높은 것이 바람직하다.
탄소 나노 튜브(207)를 성장시키기 전에 스페이서(206)가 제거되기 때문에 탄소 나노 튜브(207)는 스페이서(206)의 하단의 폭(D) 만큼 제1 도전성 구조물 패턴(203a)으로부터 이격하게 된다.
도 19를 참조하면, 제3 절연막 패턴(204a) 상에 제1 방향과 실질적으로 수직인 제2 방향으로 연장하고 금속 합금 또는 도프트 폴리 실리콘과 같은 도전성 물질을 포함하는 제2 도전성 구조물(208)을 형성하여 트랜지스터(200)를 완성한다. 여기서, 탄소 나노 튜브(207)의 상단은 제2 도전성 구조물(208)에 고정된다.
이하, 도 12에 도시된 트랜지스터(200)의 동작에 대해 설명한다.
도 20 내지 21은 도 12에 도시된 트랜지스터(200)의 동작에 대해 설명하기 위한 부분 절개 사시도들이다.
도 20을 참조하면, 제1 도전성 구조물 패턴(203a) 및 제2 도전성 구조물(208)에 서로 다른 극성을 갖는 바이어스 전압들을 각각 인가한다. 이 경우, 제1 도전성 구조물 패턴(203a) 및 탄소 나노 튜브(207) 사이에 정전기적 인력이 발생한다. 상기 정전기적 인력이 소정의 에너지 장벽보다 큰 경우, 탄소 나노 튜브(207)는 제1 도전성 구조물 패턴(203a)과 접하게 된다. 이 상태를 "on" 상태로 정의한다.
여기서, 상기 에너지 장벽은 탄소 나노 튜브(207)가 갖는 고유의 탄성력뿐만 아니라 제1 도전성 구조물 패턴(203a)의 높이(H), 탄소 나노 튜브(207) 및 제1 도 전성 구조물 패턴(203a) 간의 거리(D) 등에 의해서도 결정될 수 있다.
특히, 탄소 나노 튜브(207) 및 제1 도전성 구조물 패턴(203a) 간의 거리(D)는 스페이서(206)의 하단의 폭(D)이기 때문에 스페이서(206)의 형성 단계를 조절하여 트랜지스터(200)의 동작 전압을 효과적으로 조절할 수 있다.
도 21을 참조하면, 제1 도전성 구조물 패턴(203a) 및 제2 도전성 구조물(208)에 같은 극성을 갖는 바이어스 전압들을 각각 인가한다. 이 경우, 제1 도전성 구조물 패턴(203a) 및 탄소 나노 튜브(207) 사이에 정전기적 척력이 발생한다. 상기 정전기적 척력이 소정의 에너지 장벽보다 큰 경우, 탄소 나노 튜브(207)는 제1 도전성 구조물 패턴(203a)으로부터 이격되게 된다. 이 상태를 "off" 상태로 정의한다. 상술한 "on" 상태 및 "off" 상태의 차이를 이용하여 트랜지스터(200)는 스위칭 기능을 가질 수 있다.
본 발명에 따르면, 탄소 나노 튜브와 도전체 사이의 공간을 스페이서를 제거함으로서 형성한다. 따라서 공정상의 안정성을 도모할 수 있다. 또한, 스페이서의 폭을 조절하여 트랜지스터의 동작 전압과 관련이 있는 탄소 나노 튜브와 도전체 사이의 공간을 효과적으로 조절할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 제1 도전성 구조물 상에 위치하고, 상기 제1 도전성 구조물을 노출시키며 제1 반경을 갖는 제1 홀을 정의하는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 위치하고, 상기 제1 홀과 연통되며 상기 제1 반경보다 실질적으로 큰 제2 반경을 갖는 제2 홀을 정의하는 제2 도전성 구조물 패턴;
    상기 제1 절연막 패턴 및 상기 제2 도전성 구조물 패턴 상에 위치하고, 상기 제2 홀과 연통되며 상기 제2 반경을 갖는 제3 홀을 정의하는 제2 절연막 패턴; 및
    상기 제1 홀에 의해서 노출된 상기 제1 도전성 구조물의 부분으로부터 실질적으로 수직하게 성장하는 적어도 하나의 탄소 나노 튜브를 포함하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 제2 절연막 패턴 상에 위치하여 상기 탄소 나노 튜브의 상단을 고정시키는 캡핑막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 제2 홀은 상기 제2 도전성 구조물 패턴에 의해서 완전히 둘러싸이는 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서, 상기 제2 홀은 상기 제2 도전성 구조물 패턴에 의해서 부분적으로 둘러싸이고,
    상기 제2 홀은 상기 제2 도전성 구조물 패턴 및 상기 제2 절연막 패턴에 의해서 정의되는 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서, 상기 제1 도전성 구조물은 제1 방향으로 연장하고,
    상기 제2 도전성 구조물 패턴은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 것을 특징으로 하는 트랜지스터.
  6. 제1 절연막;
    상기 제1 절연막 상에 위치하고, 상기 제1 절연막을 노출시키며 제1 반경을 갖는 제1 홀을 정의하는 제2 절연막 패턴;
    상기 제2 절연막 패턴 상에 위치하고, 상기 제1 홀과 연통하며 상기 제1 반경보다 실질적으로 큰 제2 반경을 갖는 제2 홀을 정의하는 제1 도전성 구조물 패턴;
    상기 제2 절연막 패턴 및 상기 제1 도전성 구조물 패턴 상에 위치하고, 상기 제1 홀과 연통되며 상기 제2 반경을 갖는 제3 홀을 정의하는 제3 절연막 패턴;
    상기 제1 홀에 의해서 노출된 상기 제1 절연막의 부분으로부터 실질적으로 수직하게 성장하는 적어도 하나의 탄소 나노 튜브; 및
    상기 제3 절연막 패턴 상에 위치하여 상기 탄소 나노 튜브의 상단을 고정시키는 제2 도전성 구조물을 포함하는 트랜지스터.
  7. 제 6 항에 있어서, 상기 제2 홀은 상기 제1 도전성 구조물 패턴에 의해서 완전히 둘러싸이는 것을 특징으로 하는 트랜지스터.
  8. 제 6 항에 있어서, 상기 제2 홀은 상기 제1 도전성 구조물 패턴에 의해서 부분적으로 둘러싸이고,
    상기 제2 홀은 상기 제1 도전성 구조물 패턴 및 상기 제3 절연막 패턴에 의해서 정의되는 것을 특징으로 하는 트랜지스터.
  9. 제 6 항에 있어서, 상기 제1 도전성 구조물 패턴은 제1 방향으로 연장하고,
    상기 제2 도전성 구조물은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 것을 특징으로 하는 트랜지스터.
  10. 제1 도전성 구조물 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제2 도전성 구조물을 형성하는 단계;
    상기 제1 절연막 및 제2 도전성 구조물 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 상기 제2 도전성 구조물을 식각하여 제1 반경을 갖는 제1 홀을 정의하는 제2 절연막 패턴 및 상기 제1 홀과 연통하며 상기 제1 반경을 갖는 제2 홀을 정의하는 제2 도전성 구조물 패턴을 형성하는 단계;
    상기 제1 및 2 홀들의 내벽들 상에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 사용하는 식각 공정을 상기 제1 절연막에 수 행하여 상기 제2 홀과 연통하며 상기 제1 반경보다 실질적으로 작은 제2 반경을 갖는 제3 홀을 정의하는 제1 절연막 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 제1 홀에 의해서 노출된 상기 제1 도전성 구조물의 부분으로부터 적어도 하나의 탄소 나노 튜브를 실질적으로 수직하게 성장시키는 단계를 포함하는 트랜지스터 제조 방법.
  11. 제 10 항에 있어서, 상기 탄소 나노 튜브의 상단이 고정시키는 캡핑막을 상기 제2 절연막 패턴 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  12. 제 10 항에 있어서, 상기 제2 홀은 상기 제2 도전성 구조물 패턴에 의해서 완전히 둘러싸이는 것을 특징으로 하는 트랜지스터 제조 방법.
  13. 제 10 항에 있어서, 상기 제2 홀은 상기 제2 도전성 구조물 패턴에 의해서 부분적으로 둘러싸이고,
    상기 제2 홀은 상기 제2 도전성 구조물 패턴 및 상기 제2 절연막 패턴에 의해서 정의되는 것을 특징으로 하는 트랜지스터 제조 방법.
  14. 제 10 항에 있어서, 상기 제1 도전성 구조물은 제1 방향으로 연장하고,
    상기 제2 도전성 구조물은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 것을 특징으로 하는 트랜지스터 제조 방법.
  15. 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 제2 절연막 상에 제1 도전성 구조물을 형성하는 단계;
    상기 제2 절연막 및 상기 제1 도전성 구조물 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 상기 제1 도전성 구조물을 식각하여 제1 반경을 갖는 제1 홀을 정의하는 제3 절연막 패턴 및 상기 제1 홀과 연통되며 상기 제1 반경을 갖는 제2 홀을 정의하는 제1 도전성 구조물 패턴을 형성하는 단계;
    상기 제1 및 2 홀들의 내벽들 상에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 사용하는 식각 공정을 상기 제2 절연막에 수행하여 상기 제2 홀과 연통하며 상기 제1 반경보다 실질적으로 작은 제2 반경을 갖는 제3 홀을 정의하는 제2 절연막 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 제3 홀에 의해서 노출된 상기 제1 절연막의 부분으로부터 적어도 하나의 탄소 나노 튜브를 실질적으로 수직하게 성장시키는 단계; 및
    상기 제3 절연막 패턴 상에 상기 탄소 나노 튜브의 상단이 고정되는 제2 도전성 구조물을 형성하는 단계를 포함하는 트랜지스터 제조 방법.
  16. 제 15 항에 있어서, 상기 제2 홀은 상기 제1 도전성 구조물 패턴에 의해서 완전히 둘러싸이는 것을 특징으로 하는 트랜지스터 제조 방법.
  17. 제 15 항에 있어서, 상기 제2 홀은 상기 제1 도전성 구조물 패턴에 의해서 부분적으로 둘러싸이고,
    상기 제2 홀은 상기 제1 도전성 구조물 패턴 및 상기 제3 절연막 패턴에 의해서 정의되는 것을 특징으로 하는 트랜지스터 제조 방법.
  18. 제 15 항에 있어서, 상기 제1 도전성 구조물은 제1 방향으로 연장하고,
    상기 제2 도전성 구조물은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 것을 특징으로 하는 트랜지스터 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101445112B1 (ko) 2008-05-01 2014-10-01 삼성전자주식회사 탄소나노튜브를 포함하는 배선 형성방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1392270B1 (it) 2008-12-12 2012-02-22 St Microelectronics Srl Metodo di fabbricazione di dispositivi a nanostrutture filamentose di carbonio sopra una superficie relativamente ampia
US7892924B1 (en) * 2009-12-02 2011-02-22 Alpha And Omega Semiconductor, Inc. Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device
US20130023635A1 (en) * 2011-07-18 2013-01-24 Nifant Ev Ilya E Catalysts based on heterocyclic-8-anilinoquinoline ligands

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050787A (ko) * 1999-01-14 2000-08-05 최규술 탄소나노튜브를 이용한 수직형 스위칭소자의 제작.
JP2005197736A (ja) 2004-01-07 2005-07-21 Internatl Business Mach Corp <Ibm> 垂直カーボン・ナノチューブ電界効果トランジスタ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360476B1 (ko) 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
JP2004103802A (ja) 2002-09-09 2004-04-02 Sharp Corp 電界効果型トランジスタおよびその製造方法
KR100790859B1 (ko) 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
DE10345394B4 (de) * 2003-09-30 2006-10-05 Infineon Technologies Ag Verfahren zum Herstellen von Speicherzellen
KR100652410B1 (ko) * 2005-05-07 2006-12-01 삼성전자주식회사 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체스위치소자 및 그의 제조방법과 탄소나노튜브의 전기역학적특성을 이용한 메모리소자 및 그의 구동방법
EP1804286A1 (en) 2005-12-27 2007-07-04 Interuniversitair Microelektronica Centrum Elongate nanostructure semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050787A (ko) * 1999-01-14 2000-08-05 최규술 탄소나노튜브를 이용한 수직형 스위칭소자의 제작.
JP2005197736A (ja) 2004-01-07 2005-07-21 Internatl Business Mach Corp <Ibm> 垂直カーボン・ナノチューブ電界効果トランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101445112B1 (ko) 2008-05-01 2014-10-01 삼성전자주식회사 탄소나노튜브를 포함하는 배선 형성방법

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