KR100621305B1 - 쿨롱진동 위상제어 가능한 단전자 소자 - Google Patents

Abstract

본 발명은 쿨롱진동 위상제어 가능한 단전자 소자에 관한 것으로, 이와 같은 목적을 달성하기 위한 본 발명의 제조방법은 SOI(SOI: Silicon On Insulator)기판의 위층 실리콘층에 위에 소오스, 드레인을 연결하는 수십 나노미터이하 선폭의 전도채널 및 이에 수직방향으로 수십 나노미터 간격으로 떨어져있는 측면게이트를 동시에 형성하는 단계와, 양자점을 제외한 나머지 부분을 도핑하는 단계, 이후 게이트 산화막을 형성함과 동시에, 양자점의 크기를 일차로 줄임은 물론, PADOX(Pattern Dependent OXidation)법을 이용, 양자점의 양쪽의 터널링 접합을 좀더 명확하게 형성하는 단계와, 이후 일반적인 MOSFET에 있어서의 제어게이트 형성 및 금속과 공정을 포함하여 이루어진 것이다.

SOI, 단전자 트랜지스터, 단전자 소자, 양자점, PADOX, 나노소자

Description

쿨롱진동 위상제어 가능한 단전자 소자 {Coulomb Oscillation Phase Controllable Single Electron Device}

도 1은 본 발명에 의한 쿨롱진동 위상제어 가능한 단전자 소자를 나타내 보인 대표적 사시도 이다,

도2는 본 발명에 의한 쿨롱진동 위상제어 가능한 단전자 소자의 엑티브 영역까지 공정이 완료된 상태를 나타낸 그림이고,

도3은 본 발명에 의한 쿨롱진동 위상제어 가능한 단전자 소자의 핵심부분인 양자점 영역에서의 패독스법에 의한 터널링 장벽의 자발적 생성을 나타낸 개념도 이다.

〈도면의 주요 부분에 대한 부호의 설명〉

1: 실리콘 기판

2: 실리콘 산화막7

3: 소오스

4: 드레인

5: 전도채널

6: 측면게이트

7: 엑티브영역

8: 엣지1

9: 엣지2

10: 양자점

11: 게이트산화막

12: 제어게이트

최근의 메모리 발전 속도의 추세로 볼때 2010년경에는 10개 이하의 전자로 1bit의 정보를 구현하게 되는 초소형 저 전압 메모리 소자 및 논리소자출현의 가능성이 예견된다. 특히 단전자 논리소자의 경우 현재까지의 연구결과를 보면 수 나노미터의 양자점과 전도채널을 무작위로 형성시켜 상온에서 작동하는 성과를 보였고 [Uchida, et al., IEDM(2001)] 또한 극저온이지만 양자점 포텐샬의 효과적 제어로 재현 가능한 비휘발성 MOS 메모리 형태의 단전자 소자제작 [Chou et al., Appl, Phys, Lett. 70, 850 (1997)]등의 성과를 보이고 있다. 그러나 전자의 경우 불과 수 나노미터 이하 크기의 양자점 형성으로 상온작동이라는 성과를 얻을 수 있으나, 전도채널과 양자점의 무작위적 생성이라는 근본적 특성으로 인해 재현성이 매우 어렵다는 문제를 지니고 있어, 단전자 논리소자의 상온작동 가능성을 보였다는 의미만을 가지고 있다. 반면 후자의 경우 양자점의 의도된 생성과, 독립적 제어로 작동특성의 의도된 바를 이룰 수 있지만 전자빔 직접묘화법의 해상도의 현재 까지의 기술적 한계로 인해 작동온도를 상온으로 올리는 것이 지난하다는 점이 가장 큰 단점으로 부각되었다. 이에 대해 본 출원에서는 상기한 후자의 경우에 있어, 본 소자의 제조 과정 중 게이트 산화막 형성시에, 실리콘 원자와 산소분자가 서로 결합하여 실리콘 이중 산화막이 형성되는데, 이때 실리콘 전도채널이 단순한 직선이 아니라, 본 출원된 형태(5)처럼 직각으로 구부러질 경우, 해당부분의 dpt지(edge)가 상대적으로 직선인 부분보다 산소와 접하는 면적이 증가하게 된다. 따라서 상대적으로 그 구부러진 부분에 더 많은 산화가 발생함에 따라, 이 dpt지 부분에서의 전도채널의 넓이와 깊이가 감소하게 되어 해당부분의 저항의 증가로 인한 자연 발생적인 터널접합이 형성되어진다. 이것을 PADOx(Pattern Dependent OXidation)이라하는데, 본 출원에서는 이 PADOX법을 적용, 전자빔 직접 묘화법만으로 형성된 양자점의 크기를 가한 층 축소시키면서, 양자점의 소오스와 드레인간 터널장벽을 좀 더 명확하게 할뿐만아니라, 측면게이트에 적절한 전압을 인가함으로써 단전자 논리 소자에서 어려웠던 쿨롱진동의 위상을 획기적으로 제어하여 별도의 CMOS공정을 도입하지 않고도, CMOS타입의 단전자 논리소자를 제작하는 종래와 다른 새로운 방법을 제시한다.

본 발명은 상기와 같은 기술적 요구에 대응하고 대용량, 저 전력, 초고집적 쿨롱진동 위상제어 가능한 단전자 소자를 개발하기 위해서는 다음과 같은 기술적 성취가 필수적이다. 먼저 SOI 기반의 위층 실리콘층에 전자빔 리소그래피법을 적용, 소오스와 드레인을 잇는 수십 나노미터 폭의 전도채널의 측면으로 수십 나노미터 이격되고, 수직한방향의 측면게이트를 패터닝하는 공정과, 이후 적절한 비등방성 이온식각으로 위층실리콘 층에 형성하는 공정과, 양자점을 제외한 나머지 부분을 선택적으로 도핑하는 공정과, 이후 게이트 산화막 생성시 PADOX법을 적용하는 공정과, 계산에 의한 최적의 측면게이트 이격거리 산출 및 적절한 인가전압 산출이 필수적으로 요구되어 진다.

본 발명의 쿨롱진동 위상제어 가능한 단전자 소자는 반도체 소자간의 전기적 격리를 더욱 강화시키기 위해서 실리콘과 실리콘 사이에 유전체(SiO2)층을 만들어 놓은 SOI(SOI: Silicon On Insulator)기판 위에 형성되며 본 소자의 구조는 실리콘 기판 위 실리콘 이중산화막 뒤의 위층 실리콘층에 삼각형 모양의 소스 및 드레인을 가지며 이 소오스 및 드레인이 수십 나노 넓이의 전도채널로 연결되어 있고, 이 전도채널과 수직방향으로 측면게이트가 형성되어있으며, 여기에 인가된 음의 전압이 소오스와 드레인의 표텐샬 변화없이 전도채널내 양자점(7)의 전기적 포텐샬을 조절하며, 이후 게이트 산화막(9)이 적층됨과 동시에 PADOX법을 이용 양자점의 축소 및 터널링 장벽(8)의 좀더 명확한 생성이 이루어진다. 이후 전도채널에 이차원 전자 개스층을 유발하는 제어게이트(10)의 형성 및 통상적인 MOSFET 금속화 공정이 완료되면, 본 발명의 목적인 쿨롱진동 위상제어 가능한 단전자 소자의 완성이 이루어진다.

본 발명의 쿨롱진동 위상제어 가능한 단전자 소자의 제조방법을 첨부된 도면을 참조하여 보다 자세히 설명하면 다음과 같다.

SOI 기판에서 단일전자스핀제어 단전자 트랜지스터 제작 시 사용되는 부분은 적절한 두께의 위층실리콘으로서,

먼저 전자선 직접 묘화(Electron-Beam Direct Writing)법으로 소오스(3), 드레인(4) 및 수 내지 수십 나노 넓이의 전도채널(5)에 대해 수십 나노 간격, 수직방향의 측면게이트(6)를 패터닝한 후,

반응성 이온 식각(RIE)을 이용해 나머지 위층실리콘을 모두 제거한다(도 2).

이후 양자점(7)이 형성될 전도채널 중앙부분을 제외한 나머지 위층실리콘층을 도핑하기위해 네거티브 전자빔 레지스트의 도포 및 전자빔 리소그래피법으로 전도채널 중앙부분을 패터닝 및 현상하여 도핑마스크로 사용, 적절한 매개 변수에 의 한 도핑공정을 실시한다,

이후 절적한 계산에 의해 얻어진 두께, 수 나노미터의 게이트 산화막(10) 적층공정을 실시함과 동시에 PADOX법을 적용하여 양자점(7)의 축소 및 터널접합(8)의 명확한 생성을 유발한다,(도 3)

마지막으로, 실리콘 전도채널에 이차원 전자개스층을 유발하는 제어게이트(10)형성 및 통상적인 COMS공정이 이루어지면 본 쿨롱진동 위상제어 가능한 단전자 소자의 완성이 이루어진다. (도 1)

본 쿨롱진동 위상제어 가능한 단전자 소자의 제조방법과 완성후의 동작의 특성은 크게 두 가지이다. 첫째로 상기한 구조의 제조방법에 있어서 PADOX법을 적용해, 비등방적 옥시데이션 기법을 이용한 양자점의 축소 및 터널링 장벽의 자발적 생성이며, 둘째로 단전자 소자의 핵심적인 동작에 있어서 양자점의 쿨롱진동의 위상을 조절 할 수 있는바, 상기 단전자소자의 작동 온-오프지점을 원하는바 임의대로 제어가능하게 되어, CMOS타입의 단전자 논리소자 개발을 가능하게 하며, 또한 필요한 요구에 따라 여러 구조로 변경 및 활용할 수 있다는 점에서 매우 큰 가치를 지니고 있다.

Claims (5)

1. 본 발명의 쿨롱진동 위상제어 가능한 단전자 소자는 SOI기판 위에 형성되며 본 소자의 구조는 실리콘 기판 위 실리콘 이중산화막 뒤의 위층 실리콘층에 삼각형 모양의 소스 및 드레인을 가지며 이 소오스 및 드레인이 수십 나노 넓이의 전도채널로 연결되어 있고, 이 전도채널과 수직방향으로 측면게이트가 형성되어있으며, 여기에 인가된 음의 전압이 소오스와 드레인의 전위적 변화 없이 전도채널 내 양자점의 전기적 전위차를 조절하며, 이후 게이트 산화막이 적층됨과 동시에 PADOX법을 이용 양자점의 축소 및 터널링 장벽의 좀 더 명확한 생성이 이루어진다. 이후 전도채널에 이차원 전자개스층을 유발하는 제어게이트의 형성 및 통상적인 MOSFET 금속화 공정으로 완성되는 것을 특징으로 하는 쿨롱진동 위상제어 가능한 단전자 소자.
2. 제 1항에 있어서,

   쿨롱진동 위상제어 가능한 단전자 소자 제작을 위한 수내지 수십 나노미터 폭의 전도채널로 연결된 소오스와 드레인 및 측면게이트를 위층 실리콘에 극미세 패턴을 이용하여 한정하는 단계:

   이후, 극미세 패턴을 식각하여 위층 실리콘에 액티브 영역 및 측면게이트를 형성하는 단계:

   이후, 기판 전면에 게이트 산화막을 형성하는 단계:

   이후, 기판에 수 나노미터 두께의 도핑된 폴리실리콘층의 적층 및 기타 가능한 통상적인 제어게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 쿨롱진동 위상제어 가능한 단전자 소자.
3. 제 2항에 있어서,

   전도채널의 양자점 형성 방식이 U-자 형태로 깊게 패인 전도채널 부분의 수직으로 꺽여진 모서리부분의 비등방적 실리콘 이중산화막의 생성으로 인해 소오스 드레인의 터널접합이 자동적으로 형성되어지는 것을 특징으로 하는 쿨롱진동 위상제어 가능한 단전자 소자.
4. 제 1항에 있어서,

   양자점과 직각 방향으로 수십 나노미터 이격된 측면게이트에 인가된 전압에 의해 쿨롱 진동의 위상을 원하는바, 임의로 제어 가능한 것을 특징으로 하는 쿨롱진동 위상제어 가능한 단전자 소자.
5. 제 4항에 있어서,

   측면게이트 전압에 따른 정전기적 척력으로 양자점의 모양이 두개로 나뉘어져, 쿨롱진동의 전압에 따른 쿨롱진동 주파수가 2배가 되는 것을 특징으로 하는 쿨롱진동 위상제어 가능한 단전자 소자.

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