KR100418182B1 - 실리콘 단전자 기억 소자의 제작방법 - Google Patents
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Abstract
본 발명은 실리콘 단전자 기억 소자의 제작방법에 관한 것으로, 절연층 매몰 실리콘(SOI) 기판 위에 산화막을 형성하며, 산화막 위에 반도체 층을 형성한 후, 형성된 반도체 층을 식각하여 소오스 및 드레인간의 활성 영역을 형성한다. 이후, 활성 영역 위에 전자빔 레지스트 패턴을 이용하여 활성 영역을 식각하여 채널층을 형성한 후, 전자빔 레지스트 패턴을 제거한 기판 전면에 게이트 산화막을 형성한다. 이후, 형성된 기판 전면에 포토 레지스트 패턴을 마스크로 하여 포토 레지스트 패턴 양측의 활성 영역으로 불순물 이온을 주입하여, 소오스 및 드레인을 형성한다. 다음으로, 전자빔 레지스트를 이용하여 포트 레지스트 패턴 양측에 실리콘 나노 세선 패드를 형성한 후, 형성된 실리콘 나노 세선 패드에 수직으로 교차시켜 두 번째 실리콘 나노 세선들을 형성하며, 형성된 실리콘 나노 세선들을 교차시켜 형성한 후, 열 산화 공정을 통해 게이트 산화막을 적층시켜 터널 접합을 갖는 부유 게이트들을 형성한다. 이후, 포토 레지스트를 이용하여 소오스 및 드레인의 일부가 노출되도록 게이트 산화막을 식각하여 접촉창을 형성하고, 접촉창에 매립되도록 게이트 산화막 위에 알루미늄을 증착한 후, 포토 레지스트 패턴을 제거하여 소오스 패드 및 드레인 패드를 각각 형성하며, 형성된 기판 전면의 포토 레지스트 패턴에 매립되게 금속막을 증착하고, 포토 레지스트를 제거하여 금속 게이트 및 패드를 동시에 형성한다.
Description
본 발명은 실리콘 단전자 기억 소자(single electron transistor memory device)의 제작방법에 관한 것으로, 특히 서로 수직하게 교차시켜 형성된 실리콘나노 세선(nano wire)들의 열 산화 공정을 통해 수 나노 크기의 다중 부유 게이트(floating gate)를 갖는 단전자 기억 소자 제작방법에 관한 것이다.
통상적으로, 단전자 기억 소자(single electron transistor memory device)는 쿨롱 차폐(Coulomb blockade) 현상을 이용해서 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 단전자 트랜지스터(single-electron transistor : SET)에 부유 게이트를 형성시킨 것으로 나노 입자를 부유 게이트로 사용하는 단전자 기억 소자(nano-particle single electron memory)가 대표적이다.
기존 개발된 단전자 기억 소자중의 대부분은 77K 이하의 낮은 온도에서만 동작했지만 최근 들어 300K 상온에서의 동작이 가능한 사례가 보고되고 있다. 그러나 단전자 소자가 상온에서 동작하기 위해서는 이론적으로 수 나노 미터의 크기가 되어야 하는데 이 정도로 작은 크기의 소자를 재현성 있게 제작하는 것은 상당한 어려움을 수반한다.
이러한 배경을 바탕으로 히다치(Hitachi)의 야노(Yano) 그룹이 그레뉴어(granular) 실리콘 채널을 갖는 모오스 전계 효과 트랜지스터를 제작해서 기억 효과를 보여 주었는데 이 기억 효과는 명백히 채널의 독립된 그레인(grain)들에 포획된 단전자들과 관련이 있는 것이다.
즉, 포획이 된 단전자는 채널의 전도성을 변화시키는 반면에, 단전자 구조는 문턱 값을 스위칭(switching)하는 기억 셀이 그레인 구조라서 본질적으로 재현성이 없음에 따라 히다치(Hitachi)에서 각각의 비트를 코딩하기 위해 여러 개의 전자를 사용했음에도 극복할 수 없었다. 또한 소자의 제작 과정이 극히 얇은 다결정 실리콘 박막을 활성 영역으로 사용함으로 인해 발생하는 공정상의 불균일성은 재현성의 문제외에도 소자의 동작 특성상 중요한 나노 채널과 부유 게이트를 원하는 위치에 만들 수 없다는 단점을 가지고 있다.
또한, 아이비엠(IBM)의 타이와리(Tiwari) 그룹이 연구한 보다 재현성 있는 구조는 전자 포획 채널과 모오스 전계효과 트랜지스터의 채널이 물리적으로 분리되어 있어서 채널이 그레인일 필요도 없고 관련 매개변수들은 매우 재현성이 있게 되었다.
즉, 미네소타(Minnesota) 대학의 슈우(Chou) 그룹은 7nm의 부유 게이트와 10nm의 모오스 전계 효과 트랜지스터의 보다 작은 구조를 가지고 비슷한 실험을 수행했다. 이 실험에서는 부유 게이트가 너무 작아서 전자를 하나 첨가하면 트랜지스터의 전류가 상당한 변화를 일으키지만 이러한 전하 양자화 효과를 사용하는 것은 배경 전하의 무작위성의 관점에서는 상당한 의문이 제기되었다. 다시 말해서 단일의 대전된 불순물이라 하더라도 전자의 주입에 의한 문턱전압을 상당히 이동시킬 수 있어서 기억 소자의 셀 각각에서 재현성 있는 동작을 보기 어렵다는 문제점이 있었다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 서로 수직하게 교차시켜 형성된 실리콘 나노 세선(nano wire)들의 열 산화 공정을 통해 수 나노 크기의 다중 부유 게이트(floating gate)를 균일한 분포를 갖도록 재현성 있게 형성함으로써, 자체 정렬 방식의 충전 효과와 매우 작은 부유 게이트를 제작할 수 있도록 하는 실리콘 단전자 기억 소자의 제작방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에서 실리콘 단전자 기억 소자의 제작방법은 절연층 매몰 실리콘(SOI) 기판 위에 산화막을 형성하고, 산화막 위에 반도체 층을 형성하며, 형성된 반도체 층 위에 포토 레지스트 패턴을 형성하며, 포트 레지스트 패턴을 이용하여 반도체 층을 식각하여 소오스 및 드레인간의 활성 영역을 형성하는 단계; 형성된 활성 영역 위에 전자빔 레지스트 패턴을 이용하여 활성 영역을 식각하여 서브 마이크론 이하의 크기를 갖는 채널층을 형성한 후, 전자빔 레지스트 패턴을 제거한 기판 전면에 게이트 산화막을 형성하는 단계; 게이트 산화막이 형성된 기판 전면에 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 마스크로 하여 포토 레지스트 패턴 양측의 활성 영역으로 불순물 이온을 주입하여, 소오스 및 드레인을 형성하는 단계; 전자빔 레지스트를 이용하여 포트 레지스트 패턴 양측에 실리콘 나노 세선 패드를 형성한 후, 형성된 실리콘 나노 세선 패드에 수직으로 교차시켜 두 번째 실리콘 나노 세선들을 형성하는 단계; 두 번째 실리콘 나노 세선들을 교차시켜 형성한 후, 열 산화 공정을 통해 게이트 산화막을 적층시켜 터널 접합을 갖는 부유 게이트들을 형성하는 단계; 포토 레지스트를 이용하여 소오스 및 드레인의 일부가 노출되도록 게이트 산화막을 식각하여 접촉창을 형성하고, 접촉창에 매립되도록 게이트 산화막 위에 알루미늄을 증착한 후, 포토 레지스트 패턴을 제거하여 소오스 패드 및 드레인 패드를 각각 형성하는 단계; 형성된 기판 전면의 포토 레지스트 패턴에 매립되게 금속막을 증착하고, 포토 레지스트를 제거하여 금속 게이트 및 패드를 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1은 본 발명에 따른 실리콘 단전자 기억 소자를 나타내는 사시도이고,
도 2는 본 발명에 따른 실리콘 단전자 기억 소자의 측면도이며,
도 3a 내지 도 3h는 본 발명의 실시 예에 따른 실리콘 단전자 기억 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 매몰된 실리콘 산화막
3 : 반도체 층 4 : 소오스
5 : 드레인 6 : 게이트 산화막
7 : 실리콘 나노 세선 패드 8 : 부유 게이트
9 : 제어 산화막 10 : 금속 게이트
이하, 첨부된 도면을 참조하여 본 발명에 따른 일 실시예를 상세하게 설명하기로 한다.
도 1 및 도 2는 본 발명에 따른 실리콘 단전자 기억 소자를 나타내는 사시도 및 측면도로서, 절연층 매몰 실리콘(SIO)(1)과, 산화막(2)과, 반도체 층(3)과, 소오스(4) 및 드레인(5)과, 게이트 산화막(6)과, 실리콘 나노 세선 패드(7)와, 부유 게이트(8)와, 제어 산화막(9)과, 금속 게이트(10)로 이루어져 있다.
상술한 구성을 바탕으로, 본 발명에 따른 실리콘 단전자 기억 소자의 제조 방법에 대하여 도 3a 내지 도 3h를 참조하면서 보다 상세하게 설명한다.
먼저, 도 3a를 참조하면, 절연층 매몰 실리콘(SOI)(1) 기판 위에 산화막(2)을 형성하고, 산화막(2) 위에 반도체 층(3)을 형성한다. 여기서, 산화막(2)은 실리콘 산화막(SiO2)으로 이루어져 있으며, 반도체 층(3)은 실리콘으로 이루어져 있다.
반도체 층(3)이 형성된 후, 도 3b에 도시된 바와 같이, 사진 식각 기술을 이용하여 포토 레지스트 패턴(도시되지 않음)을 반도체 층(3) 위에 형성하며, 포트 레지스트 패턴을 이용하여 반도체 층(3)을 식각하여 소오스(4) 및 드레인(5)간을 연결하는 채널이 형성될 활성 영역을 형성한다. 여기서, 반도체 층(3)의 식각은 건식으로 진행되며, 활성 영역을 형성하기 위해 포토 레지스트 패턴을 제거한다.
다음으로, 도 3c를 참조하면, 소오스(4) 및 드레인(5)간에 형성된 활성 영역 위에 전자빔을 이용하여 서브 마이크론 크기를 갖는 전자빔 레지스트 패턴(도시되지 않음)을 형성한다. 여기서, 전자빔 레지스트 패턴은 레지스트 코팅(Resist coating)(PMMA)를 이용하여 형성한다.
이후, 전자빔 레지스트 패턴을 이용하여 활성 영역을 식각하여 서브 마이크론 이하의 크기를 갖는 채널층을 형성한 후, 전자빔 레지스트 패턴을 제거한 기판 전면에 게이트 산화막(6)을 형성한다. 여기서, 활성 영역의 식각은 건식 식각으로 진행하며, 게이트 산화막(6)은 열 산화 공정을 이용하여 100nm 내지 200nm의 두께로 형성한다.
도 3d를 참조하면, 게이트 산화막(6)이 형성된 기판 전면에 포토 레지스트를 도포한 후, 노광하여 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 마스크로 하여 포토 레지스트 패턴 양측의 활성 영역으로 불순물 이온을 주입하여, 소오스(4) 및 드레인(5)을 형성한다. 여기서, 소오스(4) 및 드레인(5)을 형성하기 위해 포토 레지스트 패턴을 제거한다.
도 3e를 참조하면, 전자빔 레지스트를 이용하여 포트 레지스트 패턴 양측에 실리콘 나노 세선 패드(7)를 형성한 후, 형성된 실리콘 나노 세선 패드(7)에 수직으로 교차시켜 도 3f와 같이 두 번째 실리콘 나노 세선(7A)들을 형성한다. 여기서, 실리콘 나노 세선의 형성은 전자빔 레지스트와 건식 식각으로 진행한다.
다음으로, 도 3f를 참조하면, 두 번째 실리콘 나노 세선들(7A)을 교차시켜 형성한 후, 열 산화 공정을 통해 게이트 산화막(6)을 적층시켜 두 번째 실리콘 나노 세선들(7A)이 스트레스 누적으로 인한 산화(Stress-Dependent Oxidation) 현상으로 인하여 더욱 줄어들게 되고, 두 번째 실리콘 나노 세선들(7A)이 교차하는 지점들에서는 패턴에 의존하는 방식으로 더 많이 형성된 산화막 층들에 의해 도 3g와 같이 터널 접합을 갖는 부유 게이트들(8)을 형성한다.
도 3h를 참조하면, 게이트 산화막(6) 위에 포트 레지스트 패턴(도시되지 않음)을 형성하고, 포토 레지스트를 이용하여 소오스(4) 및 드레인(5)의 일부가 노출되도록 게이트 산화막(6)을 식각하여 접촉창을 형성한다.
이후, 형성된 접촉창에 매립되도록 게이트 산화막(6) 위에 금속막으로서 알루미늄을 증착한 후, 포토 레지스트 패턴을 제거하여 소오스(4) 및 드레인(5)과 접촉하는 소오스 패드(4A) 및 드레인 패드(5A)를 각각 형성한 다음 소오스 패드(4A) 및 드레인 패드(5A)를 각각 형성한 기판 전면에 포토 레지스트를 도포하여 포트 레지스트 패턴을 형성하며, 포토 레지스트 패턴에 매립되게 금속막을 증착하며, 포토 레지스트를 제거하여 금속 게이트 및 패드를 동시에 형성한다. 여기서, 금속 게이트는 알루미늄 금속에 의해 형성된다.
이상에서 설명한 바와 같이, 본 발명은 서로 수직하게 교차시켜 형성된 실리콘 나노 세선(nano wire)들의 열 산화 공정을 통해 수 나노 크기의 다중 부유 게이트(floating gate)를 균일한 분포를 갖도록 재현성 있게 형성함으로써, 자체 정렬 방식의 충전 효과와 매우 작은 부유 게이트를 제작함으로써, 기존의 방식과는 다르게 원하는 위치에 보다 정렬된 방식으로 기억 소자의 저장 노드(memory node)를 형성시킬 수 있으며, 정렬된 방식으로 형성된 부유 게이트들은 스트레스에 의존하는 열 산화 공정동안 자체적으로 갖게 되는 터널링 장벽들로 인해 인접한 부유 게이트들과의 상호작용이 없으므로 하나의 저장 노드에 적은 수의 전자로 한 비트의 정보를 저장할 수 있다. 또한 스트레스에 의존하는 열 산화 공정으로 인해 형성되는 부유 게이트들은 수 나노의 작은 크기를 가짐으로 전자를 충전하는데 걸리는 시간이 작고 전자를 하나씩 제어함에 있어서 높은 정확도를 가짐으로 보다 안정적인 쿨롱 차폐 효과를 기대할 수 있으며, 작은 크기의 부유 게이트들은 전체 커패시턴스 값에 대한 기여도를 가짐으로 열적인 잡음을 극복하여 상온에서 단전자 기억 소자를 동작시킬 수 있는 효과가 있다.
Claims (5)
- 실리콘 단전자 기억 소자의 제작방법에 있어서,절연층 매몰 실리콘(SOI) 기판 위에 산화막을 형성하고, 상기 산화막 위에 반도체 층을 형성하며, 상기 형성된 반도체 층 위에 포토 레지스트 패턴을 형성하며, 상기 포트 레지스트 패턴을 이용하여 상기 반도체 층을 식각하여 소오스 및 드레인간의 활성 영역을 형성하는 단계;상기 형성된 활성 영역 위에 전자빔 레지스트 패턴을 이용하여 활성 영역을 식각하여 서브 마이크론 이하의 크기를 갖는 채널층을 형성한 후, 상기 전자빔 레지스트 패턴을 제거한 기판 전면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막이 형성된 기판 전면에 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 하여 상기 포토 레지스트 패턴 양측의 활성 영역으로 불순물 이온을 주입하여, 소오스 및 드레인을 형성하는 단계;상기 전자빔 레지스트를 이용하여 상기 포트 레지스트 패턴 양측에 실리콘 나노 세선 패드를 형성한 후, 상기 형성된 실리콘 나노 세선 패드에 수직으로 교차시켜 두 번째 실리콘 나노 세선들을 형성하는 단계;상기 두 번째 실리콘 나노 세선들을 교차시켜 형성한 후, 열 산화 공정을 통해 게이트 산화막을 적층시켜 터널 접합을 갖는 부유 게이트들을 형성하는 단계;상기 포토 레지스트를 이용하여 소오스 및 드레인의 일부가 노출되도록 상기 게이트 산화막을 식각하여 접촉창을 형성하고, 상기 접촉창에 매립되도록 게이트산화막 위에 알루미늄을 증착한 후, 상기 포토 레지스트 패턴을 제거하여 소오스 패드 및 드레인 패드를 각각 형성하는 단계;상기 형성된 기판 전면의 포토 레지스트 패턴에 매립되게 금속막을 증착하고, 상기 포토 레지스트를 제거하여 금속 게이트 및 패드를 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 단전자 기억 소자의 제작방법.
- 제 1 항에 있어서, 상기 부유 게이트는,상기 실리콘 나노 세선들이 스트레스 누적으로 인한 산화(Stress-Dependent Oxidation) 현상으로 인하여 더욱 줄어들게 되고, 상기 실리콘 나노 세선들이 교차하는 지점들에서는 패턴에 의존하는 방식으로 더 많이 형성된 산화막 층들에 의해 형성되는 것을 특징으로 하는 실리콘 단전자 기억 소자의 제작방법.
- 제 1 항에 있어서,상기 금속 게이트는 알루미늄 금속에 의해 형성되는 것을 특징으로 하는 실리콘 단전자 기억 소자의 제작방법.
- 제 1 항 또는 제 3 항에 있어서,상기 게이트 산화막은 열 산화 공정을 이용하여 100nm 내지 200nm의 두께로 형성되며, 상기 금속 게이트는 열 증착 공정을 이용하여 100nm 내지 200nm의 두께로 형성되는 것을 특징으로 하는 실리콘 단전자 기억 소자의 제작방법.
- 제 1 항에 있어서,상기 전자빔 레지스트는 PMMA에 의해 형성되는 것을 특징으로 하는 실리콘 단전자 기억 소자의 제작방법.
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