KR100978728B1 - 단일 전자 반가산 논리회로 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 기판에 형성된 실리콘 막에 포토리소그래피 및 식각 공정을 이용하여 액티브 영역을 정의하는 제 1 단계; 액티브 영역 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴을 형성하는 제 2 단계; 액티브 영역 상부에 전자빔 리소그래피를 이용하여 양성 레지스트 패턴을 형성하는 제 3 단계; 음성 레지스트 패턴 및 양성 레지스트 패턴을 마스크로 이용하여 실리콘 막을 식각하는 제 4 단계; 열산화 공정을 진행하여 양자점과 특이점을 형성하는 제 5 단계; 기판 상부에 폴리 실리콘을 형성하는 제 6 단계; 폴리 실리콘을 마스크로 이용하여 이온주입 및 어닐링을 하여 배타적 논리합(XOR) 회로의 제 1 소스 및 제 1 드레인과 논리곱(AND) 회로의 제 2 소스 및 제 2 드레인을 형성하는 제 7 단계; 레지스트를 도포하는 제 8 단계; 폴리 실리콘을 식각 공정을 통해 4개의 콘트롤 게이트로 분할하는 제 9 단계;를 포함하여 이루어진 것을 특징으로 하는 반가산 논리회로의 제조방법을 구현한 바, 한 번의 공정으로 세 개의 양자점을 형성할 수 있어 집적도의 향상의 효과와 공정 소요시간을 단축시킬 수 있는 효과를 기대할 수 있다. 또한 두 개의 여분의 콘트롤 게이트가 있어 논리곱 회로의 양자점의 특성 조정하여 부정 논리합(NOR) 회로로 이용 가능하여 다기능의 논리회로 제조에 이용이 가능한 효과가 있다.
양자점, 단전자 소자, 반가산 논리회로
Description
본 발명은 단일 전자 반가산 논리회로 제조방법에 관한 것으로서, 보다 상세하게는 전자빔 리소그래피를 이용하여 하나의 액티브 영역에 3개의 양자점을 형성함으로써 단전자 소자를 이용한 반가산 논리회로 및 이의 제조방법에 관한 것이다.
본 발명의 목적을 이해하기 위해서는 반가산 논리회로에 이용되는 단전자 소자에 대해서 간단히 설명하도록 한다. 단전자 소자를 사용하게 되면 회로의 집적도를 향상시킬 수 있으며, 특히 소비전력이 매우 작아진다는 장점을 갖게 된다. 단전자 소자는 게이트 전압(Gate bias)에 따라 드레인 전류가 주기적으로 증가하고 감소하는 매우 특별한 특성을 갖고 있다. 보다 구체적으로 기술하면, 게이트 전압을 증가시켜 양자점에 유도전하가 늘어나며, 양자점의 유도전하량이 기본전하(e)에 도달하면 소스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양자점 내의 연속적인 값의 유도전하량이 소스로부터의 터널링 전자에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 되며 이러한 현상을 쿨롱진동(Coulomb oscillation)이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/오프로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여"0", "1"의 신호를 주기적으로 나타낸다.
단전자 소자는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor : CMOS)를 대체할 차세대 소자로 대두되고 있다.
그러나, 이러한 종래의 단전자 소자 제조 방법은 보통 각각의 공정을 통해 3개의 단전자 소자를 형성하기 때문에 수십 마이크로미터의 공간이 필요한 문제점이 있다.
또한, 전 공간에 빛을 쏘여주는 포토 리소그래피와 달리 전자빔 리소그래피는 극소부분에만 전자빔을 쏘여줄 수 있기 때문에 공정소요시간이 매우 길다는 문제점이 있다. 즉, 기존의 공정은 각각의 액티브 상에 단전자 소자를 형성하기 때문에 집적도 감소와 공정 소요 시간이 길다는 문제점이 있다.
그러나, 이러한 종래의 단전자 소자 제조 방법은 보통 각각의 공정을 통해 3개의 단전자 소자를 형성하기 때문에 수십 마이크로미터의 공간이 필요한 문제점이 있다.
또한, 전 공간에 빛을 쏘여주는 포토 리소그래피와 달리 전자빔 리소그래피는 극소부분에만 전자빔을 쏘여줄 수 있기 때문에 공정소요시간이 매우 길다는 문제점이 있다. 즉, 기존의 공정은 각각의 액티브 상에 단전자 소자를 형성하기 때문에 집적도 감소와 공정 소요 시간이 길다는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 창출된 것으로서, 액티브 영역 상에 전자빔 리소그래피를 이용하여 하나의 액티브 영역에 3개의 양자점을 형성함으로써 단전자 소자를 이용한 반가산 논리회로및 이의 제조방법을 제공하는데 그 목적이 있다.
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상기와 같은 본 발명의 목적은 기판에 형성된 실리콘 막에 포토리소그래피 및 식각 공정을 이용하여 액티브 영역을 정의하는 제 1 단계; 액티브 영역 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴을 형성하는 제 2 단계; 액티브 영역 상부에 전자빔 리소그래피를 이용하여 양성 레지스트 패턴을 형성하는 제 3 단계; 음성 레지스트 패턴 및 양성 레지스트 패턴을 마스크로 이용하여 실리콘 막을 식각하는 제 4 단계; 열산화 공정을 진행하여 양자점과 특이점을 형성하는 제 5 단계; 기판 상부에 폴리 실리콘을 형성하는 제 6 단계; 폴리 실리콘을 마스크로 이용하여 이온주입 및 어닐링을 하여 배타적 논리합(XOR) 회로의 제 1 소스 및 제 1 드레인과 논리곱(AND) 회로의 제 2 소스 및 제 2 드레인을 형성하는 제 7 단계; 레지스트를 도포하는 제 8 단계; 폴리 실리콘을 식각 공정을 통해 4개의 콘트롤 게이트로 분할하는 제 9 단계;를 포함하여 이루어진 것을 특징으로 하는 반가산 논리회로의 제조방법에 의해 달성될 수 있다.
상기한 본 발명에 의하면, 종래와 같이 단전자 소자를 이용한 반가산 논리 회로 동작을 위한 공정은 각각의 양자점들을 형성하기 위해서 각각의 액티브에 각각의 공정을 필요로 하는 것과 달리, 한 번의 공정으로 세 개의 양자점을 형성할 수 있어 집적도의 향상의 효과와 공정 소요시간을 단축시킬 수 있는 효과를 기대할 수 있다. 또한 두 개의 여분의 콘트롤 게이트가 있어 논리곱 회로의 양자점의 특성 조정하여 부정 논리합(NOR) 회로로 이용 가능하여 다기능의 논리회로 제조에 이용이 가능하다.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
<반가산 논리회로의 제조방법>
도 1은 본 발명에 사용되는 기판의 사시도를 도시한 것이다. 도 1에 도시된 바와 같이, 본 발명에 따른 기판(100)은 실리콘 기판(103) 상부에 절연층(102)이 구비되고, 그 상부에 실리콘 막(101)이 구비된 SOI 기판을 사용한다.
도 2는 본 발명의 제 1 단계에 따른 기판의 사시도를 도시한 것이고, 도 3은 도 2의 평면도를 도시한 것이다. 도 1 및 도 2에 도시된 바와 같이, 기판(100)에 형성된 실리콘 막(101)에 포토리소그래피 및 식각 공정 또는 CMOS 공정을 이용하여 액티브 영역(101')을 정의한다(S100). 이때, 실리콘 막(101)의 두께는 50nm인 것이 좋고, 액티브 영역(101')의 길이는 150nm 미만, 폭은 100nm 미만인 것이 좋다.
도 4는 본 발명의 제 2 단계에 따른 기판의 사시도를 도시한 것이고, 도 5는 도 4의 평면도를 도시한 것이다. 도 4 및 도 5에 도시된 바와 같이, 실리콘 막(101)에 정의된 액티브 영역(101') 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴(201)을 형성한다(S200). 이러한 음성 레지스트 패턴(201)의 일측은 특이점(302)을 형성하기 위한 특이점 형성 부분(201')이 형성되고, 특이점 형성 부분(201')의 두께는 다른 부분보다 얇게 형성한다. 이때, 음성 레지스트 패턴(201)의 전체적인 두께는 20nm 미만이고, 높이는 100nm 이상으로 형성하는 것이 좋고, 특이점 형성 부분(201')의 두께는 10nm 미만으로 형성하는 것이 좋다. 즉, 음성 레지스트 패턴(201)의 전체적인 종횡비는 두께와 높이가 1 : 5 내지 1 : 10으로 형성하는 것이 좋다.
또한, 음성 레지스트 패턴(201)의 특이점 형성 부분(201')은 불필요한 양자점(301) 형성을 방지하기 위한 것이고, 음성 레지스트 패턴(201)의 종횡비를 크게 형성한 것은 후술하는 레지스트(203) 도포 시 레지스트의 두께를 다르게 도포하기 위함이다.
도 6은 본 발명의 제 3 단계에 따른 기판의 사시도를 도시한 것이고, 도 7은 도 6의 평면도를 도시한 것이다. 도 6 및 도 7에 도시된 바와 같이, 액티브 영역(101')을 각각 배타적 논리합(XOR) 회로의 제 1 소스(401) 및 제 1 드레인(402)과 논리곱(AND) 회로의 제 2 소스(403) 및 제 2 드레인(404)으로 사용하기 위해 액티브 영역(101')을 분할할 수 있도록 전자빔 리소그래피를 이용하여 양성 레지스트 패턴(202)을 형성한다(S300). 이렇게 형성되는 양성 레지스트 패턴(202)의 두께는 50nm 미만으로 형성하는 것이 좋고, 음성 레지스트 패턴(201)과 교차하도록 형성하는 것이 좋다.
도 8은 본 발명의 제 4 단계에 따른 기판의 사시도를 도시한 것이고, 도 9는 도 8의 평면도를 도시한 것이다. 음성 레지스트 패턴(201) 및 양성 레지스트 패턴(202)을 마스크로 이용하여 액티브 영역(101')을 식각한다(S400). 이렇게, 액티브 영역(101')을 식각하게 되면 도 8 및 도 9에 도시된 바와 같이, 양성 레지스트 패턴(202)의 형상에 따라 액티브 영역(101')은 배타적 논리합(XOR) 회로의 제 1 소스 및 제 1 드레인(402)과 논리곱(AND) 회로의 제 2 소스(403) 및 제 2 드레인(404)으로 분할된다.
도 10은 본 발명의 제 5 단계에 따른 기판의 사시도를 도시한 것이고, 도 11은 도 10의 평면도를 도시한 것이고, 도 12는 도 11의 A-A 단면도를 도시한 것이고, 도 13은 도 11의 B-B 단면도를 도시한 것이다. 기판(100)에 열산화 공정(Thermal Oxidation)을 진행하면 액티브 영역(101') 외부에 산화부(101")가 형성되고, 내부 일측에 양자점(301) 및 특이점(302)이 형성된다(S500). 도 12에 도시된 바와 같이, 양자점(301)은 음성 레지스트 패턴(201)이 형성된 부분에 형성되고, 음성 레지스트 패턴(201)이 형성되지 않은 부분에는 형성되지 않는다.
또한, 도 13에 도시된 바와 같이, 음성 레지스트 패턴(201)의 특이점 형성 부분(201')은 다른 부분보다 상대적으로 얇기 때문에 열산화 공정에서 특이점 형성 부분(201')과 대응되는 액티브 영역(101')의 모든 실리콘이 산화되어 배타적 논리합 회로와 논리곱 회로를 분리하는 역할을 한다.
도 14는 본 발명의 제 6 단계에 따른 기판의 사시도를 도시한 것이고, 도 15는 도 14의 평면도를 도시한 것이고, 도 16은 도 15의 C-C 단면도를 도시한 것이다. 화학기상 증착 장치를 기판(100) 상부 전면에 폴리 실리콘(104)을 증착한다(S600).
그 후, 도 14 및 도 15에 도시된 바와 같이, 음성 레지스트 패턴(201)이 구비된 기판(100)의 상부 일측만 남기고 그외의 폴리 실리콘(104)을 포토 리소그래피와 식각 공정을 이용하여 식각한다.
폴리 실리콘(104)을 마스크로 이용하여 이온주입 및 어닐링하여, 액티브 영역(101')에 배타적 논리합(XOR) 회로의 제 1 소스(401) 및 제 1 드레인(402)과 논리곱(AND) 회로의 제 2 소스(403)과 제 2 드레인(404)을 형성한다(S700).
도 17은 본 발명의 제 8 단계에 따른 기판의 평면도를 도시한 것이고, 도 18은 도 17의 D-D 단면도를 도시한 것이다. 도 17에 도시된 바와 같이, 레지스트(203)를 기판(100)의 상부 전면에 도포한다(S800). 이렇게 도포된 레지스트(203)는 도 18에 도시된 바와 같이, 기판(100)의 다른 부분과 비교하여 상대적으로 종횡비가 큰 음성 레지스트 패턴(201)의 상부에는 레지스트(203)가 상대적으로 얇은 두께로 도포된다.
도 19는 본 발명의 제 9 단계에 따른 기판의 사시도를 도시한 것이고, 도 20은 도 19의 평면도를 도시한 것이고, 도 21은 도 20의 E-E 단면도를 도시한 것이다. 레지스트(201)가 도포된 기판(100)을 식각한다. 이러한 식각 공정을 이용하면 레지스트(203)가 상대적으로 얇은 두께로 도포되었던 음성 레지스트 패턴(201) 부분의 폴리 실리콘(104)이 더 많이 식각된다. 이에 따라, 도 19 내지 도 21에 도시된 바와 같이, 폴리 실리콘(104)은 음성 레지스트 패턴(201)을 기준으로 4개의 컨트롤 게이트(501, 502, 503, 504)로 분할된다(S900).
이렇게 분할된 4개의 컨트롤 게이트(501, 502, 503, 504) 중 제 1 컨트롤 게이트(501) 및 제 2 콘트롤 게이트(502)는 두개의 입력값으로 사용되어 반가산 논리회로의 동작을 가능하게 한다. 그리고, 제 3 콘트롤 게이트(503) 및 제 4 콘트롤 게이트(504)는 논리곱 회로의 양자점(301)의 특성을 조정할 수 있어 부정 논리합(NOR) 회로로도 이용 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 사용되는 SOI 기판의 사시도,
도 2는 본 발명의 제 1 단계에 따른 기판의 사시도,
도 3은 도 2의 평면도,
도 4는 본 발명의 제 2 단계에 따른 기판의 사시도,
도 5는 도 4의 평면도,
도 6은 본 발명의 제 3 단계에 따른 기판의 사시도,
도 7은 도 6의 평면도,
도 8은 본 발명의 제 4 단계에 따른 기판의 사시도,
도 9는 도 8의 평면도,
도 10은 본 발명의 제 5 단계에 따른 기판의 사시도,
도 11은 도 10의 평면도,
도 12는 도 11의 A-A 단면도,
도 13은 도 11의 B-B 단면도,
도 14는 본 발명의 제 6 단계에 따른 기판의 사시도,
도 15는 도 14의 평면도
도 16은 도 15의 C-C 단면도,
도 17은 본 발명의 제 8 단계에 따른 기판의 평면도,
도 18은 도 17의 D-D 단면도,
도 19는 본 발명의 제 9 단계에 따른 기판의 사시도,
도 20은 도 19의 평면도,
도 21은 도 20의 E-E 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 101 : 실리콘 막
101' : 액티브 영역 101" : 산화부
102 : 절연층 103 : 실리콘 기판
104 : 폴리 실리콘 201 : 음성 레지스트 패턴
201' : 특이점 형성 부분 202 : 양성 레지스트 패턴
203 : 레지스트 301 : 양자점
302 : 특이점 401 : 제 1 소스
402 : 제 1 드레인 403 : 제 2 소스
404 : 제 2 드레인 501 : 제 1 콘트롤 게이트
502 : 제 2 콘트롤 게이트 503 : 제 3 콘트롤 게이트
504 : 제 4 콘트롤 게이트
201' : 특이점 형성 부분 202 : 양성 레지스트 패턴
203 : 레지스트 301 : 양자점
302 : 특이점 401 : 제 1 소스
402 : 제 1 드레인 403 : 제 2 소스
404 : 제 2 드레인 501 : 제 1 콘트롤 게이트
502 : 제 2 콘트롤 게이트 503 : 제 3 콘트롤 게이트
504 : 제 4 콘트롤 게이트
Claims (14)
- 기판(100)에 형성된 실리콘 막(101)에 포토리소그래피 및 식각 공정을 이용하여 액티브 영역(101')을 정의하는 제 1 단계(S100);상기 액티브 영역(101') 상부에 전자빔 리소그래피를 이용하여 음성 레지스트 패턴(201)을 형성하는 제 2 단계(S200);상기 액티브 영역 상부(101')에 전자빔 리소그래피를 이용하여 양성 레지스트 패턴(202)을 형성하는 제 3 단계(S300);상기 음성 레지스트 패턴(201) 및 상기 양성 레지스트 패턴(202)을 마스크로 이용하여 상기 액티브 영역(101')을 식각하는 제 4 단계(S400);열산화 공정을 진행하여 양자점(301)과 특이점(302)을 형성하는 제 5 단계(S500);상기 액티브 영역(101') 상부에 폴리 실리콘(104)을 형성하는 제 6 단계(S600);상기 폴리 실리콘(104)을 마스크로 이용하여 이온주입 및 어닐링을 하여 배타적 논리합(XOR) 회로의 제 1 소스(401) 및 제 1 드레인(402)과 논리곱(AND) 회로의 제 2 소스(403) 및 제 2 드레인(404)을 형성하는 제 7 단계(S700);상기 기판(100) 상부에 레지스트(203)를 도포하는 제 8 단계(S800); 및상기 폴리 실리콘(104)을 식각 공정을 통해 4 개의 콘트롤 게이트(501, 502, 503, 504)로 분할하는 제 9 단계(S900)를 포함하여 이루어진 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 기판(100)은 SOI 기판을 사용하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 제 1 단계(S100)에서 상기 액티브 영역(101')은 CMOS 공정을 사용하여 형상하는 것을 특징으로 하는 반가산 논리회로 제조방법.
- 제 1항에 있어서,상기 제 2 단계(S200)에서 상기 음성 레지스트 패턴(201)의 종횡비를 크게 형성하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 제 2 단계(S200)에서 음성 레지스트 패턴(201)의 특이점 형성 부분(201')을 다른 음성 레지스트 패턴(201)보다 상대적으로 얇게 형성하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 제 3 단계(S300)에서 양성 레지스트 패턴(202)을 이용하여 상기 액티브 영역(101')을 분리시키는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 제 3 단계(S300)에서 상기 양성 레지스트 패턴(202)은 상기 음성 레지스트 패턴(201)과 동일한 액티브 영역(101') 상에 형성하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 제 3 단계(S300)에서 상기 양성 레지스트 패턴(202) 및 음성 레지스트 패턴(201)이 서로 교차하도록 형성하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 삭제
- 삭제
- 제 1항에 있어서,상기 제 8 단계(S800)에서 상기 음성 레지스트 패턴(201)에는 기판(100)의 다른 부분과 비교하여 레지스트(203)의 두께를 상대적으로 얇게 도포하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항에 있어서,상기 제 9 단계(S900)에서 음성 레지스트 패턴(201)을 기준으로 폴리 실리콘(104)을 분할하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 4항에 있어서,상기 음성 레지스트 패턴(201)의 종횡비는 두께와 높이가 1:5 내지 1:10으로 형성하는 것을 특징으로 하는 반가산 논리회로의 제조방법.
- 제 1항 내지 제 8항 및 제 11항 내지 제 13항 중 어느 한 항에 따른 제조방법에 의해 제조되는 것을 특징으로 하는 반가산 논리회로.
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|---|---|---|---|---|
| KR20020090068A (ko) * | 2001-05-24 | 2002-11-30 | 최중범 | 실리콘 단전자 논리 소자의 제작방법 |
| KR20030043513A (ko) * | 2001-11-28 | 2003-06-02 | 학교법인 한국정보통신학원 | 실리콘 단전자 기억 소자의 제작방법 |
| KR20050103821A (ko) * | 2004-04-27 | 2005-11-01 | 주식회사 하이닉스반도체 | 산화공정을 이용한 단전자 트랜지스터 제조 방법 |
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2007
- 2007-12-06 KR KR1020070126031A patent/KR100978728B1/ko not_active IP Right Cessation
Patent Citations (3)
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| KR20030043513A (ko) * | 2001-11-28 | 2003-06-02 | 학교법인 한국정보통신학원 | 실리콘 단전자 기억 소자의 제작방법 |
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