KR20080056910A - 단전자 터널링 인버터 회로 제조방법 - Google Patents
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Abstract
본 발명은 2개의 단전자 트랜지스터(Single Electron Transistor : SET)를 이용하여 동일한 입력전압에 따라 구동되는 단전자 터널링 인버터 회로 제조방법을 제공한다.
본 발명에서는 소오스와 드레인 사이에 전자빔 리소그래피를 이용하여 2개의 양자점, 터널링 접합부, 측면게이트 및 출력단 부분을 동시에 형성하고, 반응성 이온식각과 열산화를 통해 제작된 2개의 SET와 각각의 측면게이트에 서로 다른 값을 주어 두 개의 SET간의 쿨롱진동의 위상을 180도 변경(out-of-phase)시켜 한 개의 SET의 쿨롱블락케이트가 온(on)이 되면 다른 하나의 SET가 오프(off)가 되도록 작동시키는 단전자 터널링 인버터 회로를 제작하는 것이다.
본 발명을 통하여 하나의 입력전압으로 2개의 단전자 트랜지스터를 조절하므로 단전자 터널링 인버터 회로 제작 공정의 단순화와 소자의 집적도 향상시키는데 용이하다.
단전자소자, 실리콘, 단전자 논리회로, 인버터, 양자점, 쿨롱블락케이트
Description
도 1a내지 도 1d는 본 발명의 실시 예에 따른 단전자 터널링 인버터 회로 제조방법을 설명하기 위한 평면도.
도 2a낸지 도 2d는 본 발명의 실시 예에 따른 단전자 터널링 인버터 회로 제조방법을 설명하기 위한 단면도로서,
도 2a는 도 1a의 2A-2A' 선에 따른 단면도이고,
도 2b는 도 1b의 2B-2B' 선에 따른 단면도이고,
도 2c는 도 1c의 2C-2C' 선에 따른 단면도이고,
도 2d는 도 1d의 2D-2D' 선에 따른 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 : 중간 산화막 11 : 반도체 기판
20 : 반도체층 및 엑티브 영역
21 : 터널링 접합부 22 : 양자점
23, 24 : 측면게이트 25 : 출력단 부분
26 : 출력단자
30 : 게이트 산화막
40 : 폴리 게이트
50A, 50B : 소오스, 드레인 50A', 50B' : 소오스 단자, 드레인 단자
51 : 이온주입된 반도체영역
본 발명은 단전자 트랜지스터(Single Electron Transistor : SET)를 이용한 인버터에 관한 것으로, 특히 한 개의 입력전압에 의해 작동되는 단전자 터널링 인버터 회로 제조방법에 관한 것이다.
전자빔 리소그래피에 의해 형성된 패턴을 이용하여 양자점의 위상을 조절할 수 있는 측면게이트(Side-gate)를 가진 2개의 SET로 기본적인 인버터 논리회로 구성이 가능하다.
단전자 논리소자는 클롱블락케이트(Coulomb blockade) 효과에 의해 하나의 전자를 양자점에 더하거나 양자점으로부터 감하는 것이 가능한 단전자 트랜지스터(Single-Electron Transistor)를 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide semiconductor : CMOS) 논리회로의 전계효과 트랜지스터(Field-Effect Transistor : FET) 대신에 사용한 것으로 전압상태(Voltage-state)를 로직레벨로 사용하는 소위 상보형 금속 산화막 반도체 형태의 단전자 트랜지스터 논리소자(CMOS-type SET Logic device)가 대표적이다.
상기한 종래의 단전자 논리소자는 구체적으로 도시되지는 않았지만 다음 세 가지의 종류로 나타낼 수 있다. 채널을 형성한 후 채널의 형태에 따라서 각각의 양자점을 이격된 위치로 두어 형성하고, 2개의 입력전압으로 출력을 도출하는 방식이나, 이 방식은 기존의 CMOS 형태와 매우 유사하며 SET의 특성인 쿨롱진동(Coulomb Oscillation)을 이용할 수 있으나 직접도면에서 적합하지 않은 방식이다. 다른 소자의 형태는 기존의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 위에 절연 산화막을 적층하고 채널층에 양자점을 형성하기 위해 채널과 직교한 세선 형태의 게이트를 제작하는 이중 게이트(dual gate) 형태인데, 이러한 단전자 논리소자에서는 세선 형태의 게이트에 전압이 인가될 때 채널층에 터널링 장벽(tunneling barrier)과 양자점(Quantum dot)이 형성되어 전자의 터널링을 게이트에 인가되는 전압에 의해 제어하는 방식이다. 그러나 이 방법은 적층 공정이 매우 복잡하고 불안전하므로 제조비용이 높아지며, 많은 수의 양자점을 형성하기 위해 세선 형태의 게이트 제작시 많은 어려움이 있다는 단점이 있다. 마지막으로 양자점과 터널접합의 크기가 이미 정해져 있는 단일 양자점 형태의 SET를 이용한 논리소자이다. 그러나 이 방법은 클롱블락케이트의 불완전성, 작은 전압이득, co-tunneling에 의한 소비전압 증가등 논리소자로서의 기능 효율성 저하라는 단점이 있다.
본 발명의 목적은 전자빔 식각을 통하여 이웃한 2개의 SET, 측면게이트 및 출력단 부분을 동일한 평면상에 동시에 형성함으로서 단전자 논리회로의 기능성을 향상시키고, 저소비전력, 공정의 단순화 및 공정 시간의 단축을 이룰 수 있고, 하나의 입력전압을 이용하여 2개의 SET를 구동시켜 소자 집적도를 향상시켜 제조비용을 감소시킬 수 있는 단전자 터널링 인버터 회로 제조방법을 제공함에 그 목적이 있다.
상기한 본 발명은 목적을 달성하기 위하여, 본 발명에 따라, 먼저 하나의 입력전압이 인가되는 적어도 2개의 단전자 트랜지스터(Single Electron Transistor : SET) ; SET간에 출력전압을 관측할 수 있는 단자 ; 및 SET의 쿨롱 진동(Coulomb Oscillation)의 위상을 변화시키는 적어도 하나의 측면게이트(Side gate)를 포함한다.
본 발명의 실시예들에 따라, SET는 반도체 기판 상에 형성되는 소오스와 드레인, 소오스와 드레인 사이에 터널 정션을 형성하고, 소오스와 드레인 사이에 위치하는 양자점(Quantum dot) ; 양자점과 동일한 평면에 인접하게 위치하는 측면게이트(Side-gate) ; 및 양자점 상에 인접하게 위치하고 양자점을 통해 흐르는 전류를 제어하는 게이트를 포함한다.
본 발명의 실시예들에 따라, 전자빔 리소그라피를 이용하여 각각의 양자점, 양자점의 위상을 변화시키는 측면게이트 및 출력단을 동시에 형성한다.
따라서 본 발명의 단전자 터널링 인버터 회로 제작방법에 의하면, 먼저 SOI 기판에 반도체 층을 형성하고, 반도체 층을 식각하여 소오스 및 드레인과 이들을 연결하는 2개의 양자점, 각각의 측면 게이트 및 출력단자가 형성될 액티브 영역을 정의 한다. 그런 후 액티브 영역을 전자빔 리소그라피를 이용하여 패턴을 형성 한 후 식각을 통하여 2개의 양자점, 터널링 접합부, 출력단자 및 측면게이트를 동시에 형성한다. 이 후 게이트 산화막을 형성하고, 기판 전면에 폴리 실리콘(Poly-Silicon)을 이용하여 채널로 쓰이게 될 부분 상부에 게이트를 형성하고, 이온주입공정을 실시하는 게이트를 도핑시킴과 동시에 게이트 양 측에 체널영역으로 이온주입을 하여 소오스와 드레인을 형성하며 측면게이트와 출력단자에도 이온주입하여 전극으로 사용이 가능하게 한다. 그런 다음 소오스, 드레인, 2개의 측면게이트, 출력단자 및 게이트 의 일부가 노출되도록 산화막을 식각하여 제 1 내지 제 6 콘택홀을 형성하고, 제 1 내지 제 6 콘택홀에 매립되도록 상부에 금속막을 증착하고 패터닝하여 소오스, 드레인, 2개의 측면게이트, 출력단자 및 게이트 패드를 각각 형성한다.
또한 게이트 산화막을 열산화 공정으로 5nm 내지 10nm의 두께로 형성하고, 폴리실리콘은 50nm 내지 150nm의 두께로 형성하고, 금속게이트의 두께는 열증착 공정으로 200nm 내지 500nm의 두께로 형성한다.
본 발명에서는, 전자빔 리소그라피에 의해 형성된 2개의 단전자 트랜지스터와 출력전압을 측정하는 단자를 동일한 평면에 동시에 제작하므로 직접도를 향상시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 자세히 설명한다.
도 1a 내지 도 1d 및 도 2a 내지 도 2d는 본 발명의 실시 예에 따른 단전자 터널링 인버터 회로 제조방법을 설명하기 위한 평면도 및 단면도이다.
여기서 도 2a는 도 1a의 2A-2A'선에 따른 단면도 이고, 도 2b는 도 1b의 2B-2B'선에 따른 단면도 이고, 도 2c는 도 1c의 2C-2C'선에 따른 단면도 이고, 도 2d는 도 1d의 2D-2D'선에 따른 단면도 이다.
먼저, 도 1a 및 도 2a를 참조하면, 실리콘과 같은 반도체 기판(11)상에 산화막(10)이 적층된 구조의 SOI기판을 준비하고, SOI 기판상에 반도체층(20)을 형성한다. SOI기판은 기본적으로 서브-실리콘(Sub-Silicon) 위에 실리콘 산화막(SiO2)과 그 위에 실리콘으로 구성되어 있다. 포토리소그래피(Photo-Lithography)와 반응성이온식각(RIE)를 이용하여 도 1a와 도 2a에 도식된 바와 같이 소오스, 드레인, 출력단자 및 채널이 형성될 반도체층(20)을 형성한다.
도 1b 및 도 2b를 참조하면 액티브 영역(20)상에 전자빔 리소그래피를 이용하여 2개의 양자점(22), 터널링 접합부(21), 측면게이트(23, 24) 및 출력단자(25)를 동시에 형성한다. 바람직하게 양자점(22)의 선폭은 10nm 미만으로, 터널링 접합 부(21)의 선폭은 5nm미만으로 형성하여 향상된 쿨롱브락케이트(Coulomb Blockade)현상이 발생하게 하고, 터널링 접합부(21) 사이의 출력단자(25)의 길이는 바람직하게 100nm로 형성하고, 측면게이트(23, 24)는 각 양자점(22)의 양쪽 끝부분에 형성하며 각각의 측면게이트(23, 24) 간의 거리는 100nm 이상으로 형성한다. 상기한 기판 전면에 실리콘 산화막으로 이루어진 게이트 산화막(30)을 형성한다. 바람직하게 게이트 산화막(30)은 열 산화 공정을 이용하여 5nm 내지 10nm의 두께로 형성한다. 열 산화 공정을 통해서 양자점의 크기는 더욱 줄어들게 된다.
도 1c 내지 2c를 참조하면 기판 전면에 게이트용 폴리실리콘막(40)을 형성한다. 바람직하게 폴리실리콘(40)막은 저압화학기상증착으로 50nm 내지 150nm의 두께로 형성한다. 폴리실리콘막을 포토리소그래피를 이용하여 채널층(20) 상의 양자점(22), 터널링 접합부(21), 출력단 부분(25) 상부에 게이트(40)를 형성한다. 그리고 나서 기판 전면에 이온을 주입하여, 게이트(40), 출력단자(26) 및 측면게이트(23, 24)를 도핑시킴과 동시에 소오스(50A), 드레인(50B)을 형성한다.
도 1d 내지 2d를 참조하면 포토리소그래피를 이용하여 소오스(50A), 드레인(50B), 출력단자(26), 측면게이트(22, 23) 및 게이트(40)의 일부가 노출되도록 게이트 산화막(30)을 식각하고 제 1 내지 제 6 콘택홀을 형성한다. 바람직하게 식각은 습식식각으로 한다. 이 때 게이트 상부에는 실리콘 산화막이 존재하지 않으나 금속막을 증착시키기 위해서 임의로 콘택홀을 형성한 것이다. 그리고 나서 제 1 내 지 제 6 콘택홀에 매립되도록 금속막을 증착하여 공지된 방법으로 포토래지스트 패턴과 그 상부의 금속막을 제거하면 소오스(50A'), 드레인(50B'), 출력단자(26), 측면게이트(23, 24) 및 게이트(40)의 패드를 동시에 형성한다.
SET의 게이트는 입력단자로서 각각의 SET에 동일한 전압을 인가해 주고, 한쪽의 SET에는 측면게이트를 작동시키지 않고 다른쪽 SET에는 측면게이트를 작동시켜 각각의 SET간의 쿨롱진동(Coulomb oscillation)의 위상을 180도 변경(out-of-phase)시켜주면 상기 논리회로는 상보(Complimentary) 형태의 단전자 터널링 인버터(invertor) 논리회로가 된다. 이와 같이 상보적인 위상을 갖는 점을 이용하여 각각의 SET를 통한 쿨롱진동을 서로 교차하게 위상을 배열하고 그때 서로 교차하는 정점과 정점 사이에 입력 전압에 대한 출력 전압의 변화를 보게 되면 드레인 전류인 쿨롱 진동의 정점과 바닥이 서로 교차하여 입력 전압의 위상 또한 변하게 되므로 입력 전압의 위상과 반대가 되는 출력전압의 위상을 얻게 되어 단전자 터널링 인버터 회로의 특성을 얻게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 본 발명에 의하면, 종래와 같이 각각의 SET 게이트의 온/오프(ON/OFF)에 따른 위상변화로 인한 인버터 논리소자가 아닌 동일한 입력전압에 따른 SET의 측면게이트의 작동으로 위상차를 변화시켜 하나의 출력전압을 도출할 수 있고, 또 기존의 CMOS 형태의 인버터가 N-MOS와 P-MOS의 두 가지 종류의 트랜지스터를 이용한 것에 비하여 동일한 트랜지스터에서 위상차만을 이용하므로 제작의 단순화와 제작시간 단축을 이룰 수 있고, 각 SET와 출력단자를 전자빔 리소그래피를 이용하여 동시에 제작하여 직접도를 향상시킬 수 있다.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.
Claims (3)
- 단전자 터널링 인버터 회로를 제작하는데 있어서,상기 채널층에 다중 양자점, 터널링 장벽, 출력단 부분 및 측면게이트를 전자빔 리소그래피를 이용하여 동시에 형성하는 것을 특징으로 하는 논리소자의 제작방법.
- 제 1항에 있어서, 상기 채널층에 전자빔 리소그래피를 이용하여 동시에 양자점, 터널링 장벽, 출력단 부분 및 측면게이트를 패터닝하는 것을 특징으로 하는 모든 형태의 메모리 및 로직회로의 제작방법.
- 반도체 층을 포토레지스트를 패턴을 식각하여 소오스, 드레인 및 이들과 연결하는 채널 형성될 액티브 영역을 정의하는 단계 ;전자빔 리소그라피를 이용하여 다중 양자점, 그 측면게이트 및 출력단자를 동시에 형성하는 단계 ;상기 기판 전면에 실리콘 산화막을 형성시켜는 단계 ;상기 채널층 상의 게이트 산화막 상부에 폴리실리콘막으로 게이트를 형성하는 단계 ;상기 게이트, 측면게이트, 출력단자를 도핑시킴과 동시에 상기 게이트 양측의 엑티브 영역으로 불순물이온을 주입하여 소오스 및 드레인을 형성하는 단계 ;상기 게이트 산화막에 포토레지스트 패턴을 형성하고 상기 소오스, 드레인, 게이 트, 측면게이트 및 출력단자의 일부가 노출되도록 식각하여 제1 내지 제6 콘택홀을 형성하는 단계 ;상기 제 1 내지 제 6 콘택홀에 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 각 단자의 패드를 형성하는 단계 ;
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101017814B1 (ko) * | 2008-08-05 | 2011-02-28 | 충북대학교 산학협력단 | 상온에서 동작하는 단전자 트랜지스터의 제조방법 |
| CN103178116A (zh) * | 2013-03-15 | 2013-06-26 | 中国科学院宁波材料技术与工程研究所 | 一种改良栅结构的晶体管 |
-
2006
- 2006-12-19 KR KR1020060130067A patent/KR100996778B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017814B1 (ko) * | 2008-08-05 | 2011-02-28 | 충북대학교 산학협력단 | 상온에서 동작하는 단전자 트랜지스터의 제조방법 |
| CN103178116A (zh) * | 2013-03-15 | 2013-06-26 | 中国科学院宁波材料技术与工程研究所 | 一种改良栅结构的晶体管 |
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