KR20090028358A - 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법 - Google Patents

탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090028358A
KR20090028358A KR1020070093888A KR20070093888A KR20090028358A KR 20090028358 A KR20090028358 A KR 20090028358A KR 1020070093888 A KR1020070093888 A KR 1020070093888A KR 20070093888 A KR20070093888 A KR 20070093888A KR 20090028358 A KR20090028358 A KR 20090028358A
Authority
KR
South Korea
Prior art keywords
gate
drain
source
carbon nanotube
forming
Prior art date
Application number
KR1020070093888A
Other languages
English (en)
Other versions
KR100966007B1 (ko
Inventor
최중범
이창근
김상진
Original Assignee
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충북대학교 산학협력단 filed Critical 충북대학교 산학협력단
Priority to KR1020070093888A priority Critical patent/KR100966007B1/ko
Publication of KR20090028358A publication Critical patent/KR20090028358A/ko
Application granted granted Critical
Publication of KR100966007B1 publication Critical patent/KR100966007B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66439Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/7613Single electron transistors; Coulomb blockade devices
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221Carbon nanotubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 소오스와 드레인 사이에 탄소나노튜브(Carbon Nano Tube)를 수평성장하여 브리지를 형성하고 탄소나노튜브 브리지 상에 전자빔 직접 노광(E-beam direct writing)을 이용하여 다수개의 양자점과 양자점과 인접한 곳에 위치하는 터널링 정션을 형성하여 매우 작은 양자점의 전기용량을 갖는 탄소나노튜브를 이용한 상온동작 단전자 소자(Single Electron Transistor : SET)의 제작방법을 제공한다.
본 발명에서는 소오스와 드레인간에 길이가 100nm 미만, 선폭이 5nm 미만인 단일벽 탄소나노튜브 브리지(Carbon Nano Tube bridge)에 전자빔 직접 노광을 이용하여 다수개의 양자점들을 직렬로 형성함으로 작은 크기의 전체 전기용량을 갖는 상온동작에서 동작하는 단전자 소자의 제작방법을 제공한다.
본 발명을 통하여 탄소나노튜브 브리지 상에 다수개의 양자점을 직렬로 형성함으로 극저온에서만 관측되는 쿨롱진동(Coulomb Oscillation) 현상을 상온에서도 응용이 가능하므로 소자의 동작 기능성 향상과 저전력, 고집적 소자 응용에 적당하다.
Figure 112007066890864-PAT00001
탄소나노튜브, 단전자소자, 쿨롱블락케이드

Description

상온동작 단전자 소자의 제조방법 {Fabrication method for room temperature operating Single electron device}
본 발명은 탄소나노튜브(Carbon Nano Tube)를 이용한 상온동작을 위한 단전자 트랜지스터(Single Electron Transistor : SET)의 제작방법에 관한 것으로, 특히 탄소나노튜브 브리지에 전자빔 직접 노광을 통하여 양자점을 제작하는 것에 관한 것이다.
단전자 트랜지스터를 사용하게 되면 회로의 집적도를 향상시킬 수 있으며 특히 소비전력이 매우 작아진다는 장점을 갖게 된다. 기존의 단전자 트랜지스터가 많은 장점을 갖고 있으나 극저온에서만 동작하는 단점이 있다. 단전자 트랜지스터는 게이트 전압(Gate bias)에 따라 드레인 전류(Drain current)가 주기적으로 증가하고 감소하는 매우 특별한 특성을 갖고 있다. 보다 구체적으로 기술하면, 게이트 전압을 증가시켜 양자점에 유도전하가 늘어나며, 양자점의 유도전하량이 기본전하 e에 도달하면 소오스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양자점 내의 연속적인 값의 유도전하량이 소오스로부터의 터널링 전자에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하 게 되며 이러한 현상을 쿨롱진동(Coulomb oscillation)이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/오프(on/off)로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여 "0", "1"의 신호를 주기적으로 나타낸다.
단전자 소자는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor : CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재에는 단일기판에서 양자점의 크기를 줄여 게이트의 전기용량을 줄이는 형태로 소자의 동작온도를 높이고 있으나, 채널을 탄소나노튜브로 사용하면 균일한 극미세 채널을 형성할 수 있다. 1차원적 양자선(Quantum wire) 구조를 가지고 있으며, 우수한 기계적, 화학적인 특성과 함께 일차원에서의 양자적 전송(Quantum transport) 현상을 보이는 등 매우 흥미로운 전기적 특성을 가지고 있는 탄소나노튜브에 대한 연구가 많이 진행되고 있다.
탄소나노튜브는 아크 방전법, 레이저 용발법, 촉매를 이용한 화학 기승 증착(Chemical Vapor Deposition), 스크린 프린팅, 스핀 코팅 방법에 의해 제조되고 있으며, 현재 탄소 나노튜브의 제조법은 널리 알려져 있다.
상기한 종래의 단전자 소자는 구체적으로 도시되지는 않았지만 다음 두 가지의 형태로 나타낼 수 있다. 채널을 형성한 후 채널의 모양에 따라서 열산화공정에 의해 양자점을 형성하는 방식이나, 이 방식을 통해 상온에서 동작하는 소자를 만들기 위해서는 아주 작은 양자점이 필요하고, 접합부분의 전기용량을 조절하는데 용이하지 않으므로 제작시 용이하지 않다. 마지막으로 단일 기판에 다수의 양자점을 형성하여 양자점의 전기용량을 줄이는 형태의 상온에서 동작하는 단전자 소자를 구현하는 방식이나, 상온에서 동작하는 소자를 제작하기 위해 액티브 영역의 길이를 마이크로미터(um) 영역까지 커지게 되어 단전자소자의 기본적인 특성인 직접도 향상에 많은 어려움이 있고, 수십개의 양자점을 형성하므로 소자의 수율(yield)에 많은 어려움이 있는 단점이 있다.
상온동작 단전자 소자 제작
상기한 본 발명에 의하면, 종래와 같이 단일 기판을 이용하여 양자점의 크기를 축소시켜 상온동작 단전자소자를 제작하지 않고, 균일한 폭을 갖는 탄소나노튜브를 채널로 형성하고, 탄소나노튜브 브리지에 전자빔을 직접 노광에 의해 탄소나노튜브 브리지에 터널링 장벽과 양자점을 용이하게 형성 할 수 있으므로 상온에서 동작하는 단전자 소자를 제작할 수 있다.
이에 따라, 기존의 극저온에서만 동작하는 단전자소자의 단점을 극복하여 상온에서 동작하게 하므로 단전자소자의 장점인 저소비전력 및 소자 직접도를 갖는 상온동작 단전자 소자를 구현할 수 있다.
본 발명을 통하여 탄소나노튜브 브리지 상에 다수개의 양자점을 직렬로 형성함으로 극저온에서만 관측되는 쿨롱진동(Coulomb Oscillation) 현상을 상온에서도 응용이 가능하므로 소자의 동작 기능성 향상과 저전력, 고집적 소자 응용에 적당하다.
상기한 본 발명은 목적을 달성하기 위하여 본 발명에 따른 탄소나노튜브를 이용한 상온동작 단전자 트랜지스터(Single Electron Transistor : SET)는, 단전자 트랜지스터에 있어서, 소오스와 드레인 간에 탄소나노튜브(Carbon Nano tube)를 수평성장 시켜 탄소나노튜브 브리지(bridge)를 형성하고, 탄소나노튜브에 전자빔 직접노광(E-beam direct writing)을 통하여 탄소나노튜브에 양자점과 터널링 장벽을 형성하여 상온에서 동작하는 단전자 트랜지스터 제작방법을 제공하는 것을 특징으로 한다.
바람직하게 전자빔 직접 노광에 의한 탄소나노튜브의 노광은 상기 탄소나노튜브를 수평성장 시킨 후 패시베이션막 또는 전자빔 레지스트막이 도포되지 않은 상태에서 진행한다.
여기서, 상기 소오스와 드레인 사이에 형성된 상기 탄소나노튜브 브리지는 단일벽(Single-walled)이며 반도체적 특성을 갖는 탄소나노튜브인 점에 그 특징이 있다.
또한, 상기 소오스와 드레인 간에 형성된 상기 탄소나노튜브 브리지 상부에 혹은 하부에, 전류의 흐름을 제어할 수 있도록 상기 탄소나노튜브 브리지에 대한 수직 방향으로 콘트롤 게이트(Control Gate) 또는 바텀 게이트(Bottom Gate)를 형성한다는 점에 그 특징이 있다.
따라서 본 발명의 일 양태에 따른 탄소나노튜브를 이용한 상온동작을 위한 단전자 소자 제작방법은
먼저 SOI(Silicon on insulator) 기판의 실리콘막 상에 소오스 및 드레인을 형성하는 단계; 단일벽 탄소나노튜브를 수평성장 시켜 탄소나노튜브 브리지를 형성하는 단계; 전자빔 직접노광으로 탄소나노튜브 내에 다수개의 터널링 장벽과 터널링 장벽 사이에 양자점을 형성하는 단계; 기판 전면에 게이트 산화막을 형성하는 단계; 및 탄소나노튜브 브리지 상부에 콘트롤 게이트(Control gate)를 형성하는 단계를 포함한다.
본 발명의 다른 양태에 따른 탄소나노튜브를 이용한 상온동작을 위한 단전자 소자 제작방법은
먼저 SOI(Silicon on insulator) 기판에 실리콘막 상에 소오스 및 드레인을 형성하는 단계; 단일벽 탄소나노튜브를 수평성장 시켜 탄소나노튜브 브리지를 형성하는 단계; 전자빔 직접노광으로 탄소나노튜브내에 다수개의 터널링 장벽과 터널링 장벽 사이에 양자점을 형성하는 단계; 및 탄소나노튜브 브리지 하부에 바텀 게이트(bottom gate)를 형성하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 설명함으로써, 본 발명을 자세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 내지 도 1d 및 도 2a 내지 도 2e은 본 발명의 일실시예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자의 구조와 공정을 설명하는 평명도 및 단면도이다.
여기서 도 2a는 도 1a의 1A-1A' 선에 따른 단면도이고, 도 2b는 도 1b의 1B-1B' 선에 따른 단면도이고, 도 2c는 도 1c의 1C-1C' 선에 따른 단면도이고, 도 2d는 도 1d의 1D-1D' 선에 따른 단면도이고, 도 2e는 도 1d의 1D-1D' 선에 따른 다른 단면도이다.
먼저, 도 1a 및 2a를 참조하면, 실리콘 기판(12), 절연막(11) 및 실리콘막(10)으로 이루어지는 SOI 기판을 마련하고, 상기 실리콘막을 포토리소그래피(Photo-Lithography), 전자빔리소그래피(E-beam Lithography) 및 반응성이온식각(Reactive Ion Etching : RIE)를 이용하여 도 1a 및 2a에 도식된 바와 같이 소오스 및 드레인이 형성될 제 1 실리콘막(10)을 형성한다. 바람직하게 소오스 및 드레인 간의 길이는 100nm 미만으로 형성한다.
도 1b 및 2b를 참조하면, 소오스와 드레인간에 탄소나노튜브를 수평성장시켜 탄소나노튜브 브리지(20)를 형성시킴으로써, 전자 단위의 전류 흐름을 제어할 수 있다. 바람직하게 상기 소오스와 드레인 사이에 형성된 상기 탄소나노튜브 브리지(20)는 반도체적 특성을 갖는 탄소나노튜브로 구성한다. 이후 전자빔 직접노광을 이용하여 탄소나노튜브 브리지(20)를 노광하되, 탄소나노튜브 브리지와 직교하면서 10 nm 이하로 이격되도록 다수개의 세선으로 노광되도록 진행한다. 이 때 전자빔 직접묘화에 의해 탄소나노튜브 브리지(20)에 터널링 장벽(21)이 형성되고 터널링 장벽 사이에 양자점(22)이 형성된다.
도 1c 및 2c를 참조하면, 상기 기판 전면에 실리콘 산화막(SiO2)으로 이루어진 게이트 산화막(13)을 형성한다. 바람직하게 실리콘 산화막(13)은 저압화학기상증착(Low pressure Chemical vapor deposition : LPCVD)으로 20nm 내지 300nm의 두께로 형성한다.
도 1d 및 2d를 참조하면, 게이트 산화막(13)의 두께가 20nm 내지 50nm로 형성된 탄소나노튜브 브리지(20) 상부에 위치하는 콘트롤 게이트(30)를 형성한다. 바람직하게 콘트롤 게이트(30)는 폴리실리콘막으로 형성하고, 폴리실리콘막은 저압화학기상증착으로 50nm 내지 100nm의 두께로 형성하고 적층시 이온주입이 되어있는 것으로 하며 포토리소그래피 및 반응성이온식각을 이용하여 도 1d 및 2d에 도식된 바와 같이 콘트롤 게이트(30)를 형성한다.
바람직하게 콘트롤 게이트(30)는 소오스, 드레인 및 탄소나노튜브 브리지(20) 상부에 위치하며, 탄소나노튜브 브리지간에 포텐셜을 변화시키는 역할을 한다. 이 후 포토리소그래피를 이용하여 소오스(미도식), 드레인(미도식) 및 콘트롤 게이트(30)의 일부가 노출되도록 하고 제 1 내지 제 3 콘택홀을 형성하여 제 1내지 제 3 콘택홀에 매립되도록 금속막을 증착하여 소오스(미도식), 드레인(미도식) 및 콘트롤 게이트(30)의 패드를 동시에 형성한다. 콘트롤 게이트는 금속점 양자점 영역과 일부의 소오스, 드레인 영역에 포텐셜을 변화시켜므로 공정상의 용이함이 있으나 금속점 양자점과 소오스 및 드레인간의 간섭이 일어난다.
도 1d 및 2e를 참조하면, 게이트 산화막(13)의 두께가 100nm 내지 300nm로 형성된 탄소나노튜브 브리지(20) 상부에 전자빔 리소그래피를 이용하여 트랜치를 형성한다. 바람직하게 탄소나노튜브 브리지 상부의 게이트 산화막(13)은 20nm 내지 50nm의 두께로 형성한다. 게이트 산화막(13)의 두께에 따라 콘트롤 게이트는 T자형 게이트(32)로 형성된다. 바람직하게 T자형 게이트(42)는 폴리실리콘막으로 형성하고, 폴리실리콘막은 저압화학기상증착으로 100nm 내지 300nm의 두께로 형성하고 적층시 이온주입이 되어있는 것으로 하며 포토리소그래피 및 반응성이온식각을 이용하여 도 1d 및 23에 도식된 바와 같이 T자형 게이트(32)를 형성한다.
이 후 포토리소그래피를 이용하여 소오스(미도식), 드레인(미도식) 및 T자형 게이트(32)의 일부가 노출되도록 하고 제 1 내지 제 3 콘택홀을 형성하여 제 1내지 제 3 콘택홀에 매립되도록 금속막을 증착하여 소오스(미도식), 드레인(미도식) 및 T자 형 게이트(32)의 패드를 동시에 형성한다. T자형 게이트는 공정상 어려움이 있으나 금속점 양자점 상부에 위치하여 금속점 양자점에만 포텐셜을 변화시키므로 양자점과 소오스 및 드레인 영역과의 간섭(interference)를 최소화 할 수 있다.
도 3 및 도 4a 내지 도 4c은 본 발명의 다른 실시예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자의 구조와 공정을 설명하는 사시도 및 단면도이다.
먼저, 도 3을 참조하면, 양자점을 통하는 전류의 흐름을 제어할 수 있도록 형성된 콘트롤 게이트(30)와 동일한 역할을 하는 바텀 게이트(bottom gate)(31)를 형성하여, 추가적인 공정이 없이 양자섬을 통하는 전류의 흐름을 제어할 수 있다.
도 4a 내지 4c는 본 발명의 다른 실시예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자의 구조와 공정을 설명하는 도면이다.
도 4a를 참조하면, SOI 기판에 상기 실리콘막을 포토리소그래피, 전자빔 리소그래피 및 반응성이온식각을 이용하여 소오스 및 드레인이 형성될 제 1 실리콘막(10)을 형성한다. 바람직하게 소오스 및 드레인 간의 길이는 100nm 미만으로 형성한다.
도 4b를 참조하면, 소오스와 드레인간에 탄소나노튜브를 수평성장시켜 탄소나노튜브 브리지(20)를 형성시킨다. 바람직하게 상기 소오스와 드레인 사이에 형성된 상기 탄소나노튜브 브리지(20)는 반도체적 특성을 갖는 탄소나노튜브로 구성한다. 이 후 전자빔 직접노광을 이용하여 탄소나노튜브 브리지(20)를 노광하되, 탄소나노튜브 브리지와 직교하면서 10 nm 이하로 이격되도록 다수개의 세선으로 노광되도록 진행한다. 이 때 전자빔 직접묘화에 의해 탄소나노튜브 브리지(20)에 터널링 장벽(21)이 형성되고 터널링 장벽 사이에 양자점(22)이 형성된다. 이 후 포토리소그래피를 이용하여 소오스(미도식) 및 드레인(미도식)의 일부가 노출되도록 하고 제 1 내지 제 2 콘택홀을 형성하여 제 1내지 제 2 콘택홀에 매립되도록 금속막을 증착하여 소오스(미도식) 및 드레인(미도식)의 패드를 동시에 형성한다.
도 4c를 참조하면, 상기 SOI 기판 하부에 금속막을 증착하여 바텀 게이트(31)를 형성한다.
상기한 탄소나노튜브를 이용한 상온동작을 위한 단전자소자는 콘트롤 게이트(30), 바텀 게이트(31) 또는 T자형 게이트(42)에 인가되는 전압에 따라 양자점(22)의 전위가 변화되어 소오스에서의 전자가 양자점을 통하여 터널링에 의해 드레인으로 이동한다.
한편, 상기 실시예에서는 SOI기판 상에 소자를 형성하였지만, SOI 기판 대신 Si 기판을 이용하여 형성하는 것도 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a 내지 도 1d는 본 발명의 일실시 예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자 제조방법의 구조를 설명하는 평면도.
도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자 제조방법의 구조를 설명하는 단면도로서,
도 2a는 도 1a의 1A-1A'선에 따른 단면도이고,
도 2b는 도 1b의 1B-1B'선에 따른 단면도이고,
도 2c는 도 1c의 1C-1C'선에 따른 단면도이고,
도 2d는 도 1d의 1D-1D'선에 따른 단면도이고,
도 2e는 도 1d의 1D-1D'선에 따른 다른 단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자 제조방법을 설명하기 위한 사시도.
도 4a 내지 도 4c는 본 발명의 다른 실시 예에 따른 탄소나노튜브를 이용한 상온동작 단전자 소자 제조방법의 구조를 설명하는 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘막
11 : 절연층
12 : 실리콘 기판
13 : 게이트 산화막
20 : 탄소나노튜브 브리지
21 : 터널링 장벽
22 : 양자점
30 : 콘트롤 게이트
31 : 바텀(bottom) 게이트
32 : T자형 게이트

Claims (9)

  1. 탄소나노튜브를 이용한 상온동작 단전자 소자를 제작하는데 있어서,
    소오스와 드레인 사이에 탄소나노튜브를 수평성장시켜 탄소나노튜브 브리지를 형성시키고 상기 탄소나노튜브 브리지에 전자빔 직접묘화로 다수개의 양자점 및 터널링 정션을 형성시키는 것을 특징으로 하는 탄소나노튜브를 이용한 상온동작 단전자 소자.
  2. 제 1항에 있어서,
    상기 소오스와 드레인 사이에 형성된 상기 탄소나노튜브 브리지 위에 패시베이션 막을 형성하지 않고 전자빔 직접노광으로 양자점 및 터널링 정션을 형성하는 것을 특징으로 하는 탄소나노튜브를 이용한 상온동작 단전자 소자.
  3. 제 1항에 있어서, 상기 양자점의 포텐셜을 변화시켜주는 게이트는
    금속점 양자점이 형성된 채널영역의 상부에 위치하며, 채널영역의 포텐셜을 변화시켜 주며, 게이트 산화막의 두께에 따라 T자형 게이트 혹은 콘트롤 게이트로 형성되는 것을 특징으로 하는 상온동작 단전자 소자.
  4. 제 1항에 있어서, 상기 양자점의 포텐셜을 변화시켜주는 게이트는
    금속점 양자점, 소오스 및 드레인 영역 하부에 위치하며 채널영역의 포텐셜을 변화시켜 주는 바텀 게이트로 형성되는 것을 특징으로 하는 상온동작 단전자 소자.
  5. 제 3항에 있어서, 상기 T자형 게이트는
    금속점 양자점이 위치하는 채널 상부에 위치하며, 소오스 및 드레인 영역과 전기적 간섭이 발생하지 않고, 금속점 양자점 영역에만 포텐셜을 조정하는 것을 특징으로 하는 상온동작 단전자 소자.
  6. 반도체 기판 상에 형성되는 상기 소오스와 상기 드레인 ;
    상기 소오스와 상기 드레인 사이에 탄소나노튜브 브리지를 형성하고, 상기 탄소나노튜브 브리지에 위치하는 다수개의 양자점 및 터널링 정션; 및
    상기 탄소나노튜브 상부 혹은 하부에 위치하고 상기 양자점을 통해 흐르는 전류를 제어하는 게이트를 구비되는 것을 특징으로 하는 탄소나노튜브를 이용한 상온동작 단전자 소자.
  7. 제 1항에 있어서,
    상기 소오스와 드레인 사이에 형성된 상기 탄소나노튜브 브리지는 반도체적 특성을 갖는 탄소나노튜브인 것을 특징으로 하는 탄소나노튜브를 이용한 상온동작 단전자 소자.
  8. 반도체막에 포토레지스트 및 전자빔 레지스트를 패턴을 식각하여 소오스 및 드레인을 정의하는 단계 ;
    소오스 및 드레인 간에 탄소나노튜브 브리지를 형성시켜 채널이 형성될 액티브 영역을 정의하는 단계 ;
    탄소나노튜브 브리지에 전자빔 직접노광을 통하여 양자점 및 터널링 정션을 형성하는 단계 ;
    상기 기판 전면에 실리콘 산화막을 형성시켜는 단계 ;
    상기 탄소나노튜브 브리지 상의 게이트 산화막 상부에 폴리실리콘막으로 콘트롤 게이트를 형성하는 단계;
    상기 게이트를 도핑시킴과 동시에 상기 게이트 양측의 엑티브 영역으로 불순물이온을 주입하여 소오스 및 드레인을 형성하는 단계 ;
    상기 게이트 산화막에 포토레지스트 패턴을 형성하고 상기 소오스, 드레인 및 콘트롤 게이트의 상부게이트 일부가 노출되도록 식각하여 제1 내지 제 3 콘택홀을 형성하는 단계 ;
    상기 제 1 내지 제 3 콘택홀에 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 각 단자의 패드를 형성하는 것을 특징으로 하는 탄소나노튜브를 이용한 상온동작 단전자 소자 제조방법.
  9. 반도체막에 포토레지스트 및 전자빔 레지스트를 패턴을 식각하여 소오스 및 드레인을 정의하는 단계 ;
    소오스 및 드레인 간에 탄소나노튜브 브리지를 형성시켜 채널이 형성될 액티브 영역을 정의하는 단계 ;
    탄소나노튜브 브리지에 전자빔 직접노광을 통하여 양자점 및 터널링 정션을 형성하는 단계 ;
    상기 기판 전면에 실리콘 산화막을 형성시켜는 단계 ;
    상기 채널 영역에 이온주입 방지층을 형성하고 불순물이온을 주입하여 소오스 및 드레인을 형성하는 단계 ;
    상기 게이트 산화막에 포토레지스트 패턴을 형성하고 상기 소오스, 드레인 및 콘트롤 게이트의 상부게이트 일부가 노출되도록 식각하여 제1 내지 제 2 콘택홀을 형성하는 단계 ;
    상기 제 1 내지 제 2 콘택홀에 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 각 단자의 패드를 형성하는 단계 ;
    상기 탄소나노튜브 브리지 하부에 금속막을 증착하여 바텀 게이트를 형성하는 것을 특징으로 하는 탄소나노튜브를 이용한 상온동작 단전자 소자 제조방법
KR1020070093888A 2007-09-14 2007-09-14 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법 KR100966007B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070093888A KR100966007B1 (ko) 2007-09-14 2007-09-14 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070093888A KR100966007B1 (ko) 2007-09-14 2007-09-14 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090028358A true KR20090028358A (ko) 2009-03-18
KR100966007B1 KR100966007B1 (ko) 2010-06-24

Family

ID=40695656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070093888A KR100966007B1 (ko) 2007-09-14 2007-09-14 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100966007B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643730A (zh) * 2016-09-30 2019-04-16 英特尔公司 单电子晶体管(set)和基于set的qubit检测器设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069361B1 (ko) 2009-07-09 2011-09-30 서울대학교산학협력단 수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법
KR101297274B1 (ko) * 2013-02-28 2013-08-20 주식회사 엔디디 바이오 센서 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243936A (ja) * 1998-02-27 1999-09-14 Rheon Autom Mach Co Ltd 食品材料の計量排出方法および装置
KR100418182B1 (ko) * 2001-11-28 2004-02-11 학교법인 한국정보통신학원 실리콘 단전자 기억 소자의 제작방법
KR100592740B1 (ko) * 2004-12-03 2006-06-26 한국전자통신연구원 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643730A (zh) * 2016-09-30 2019-04-16 英特尔公司 单电子晶体管(set)和基于set的qubit检测器设备
EP3520143A4 (en) * 2016-09-30 2020-06-17 INTEL Corporation ARRANGEMENTS OF SINGLE ELECTRON TRANSISTORS (ASSEMBLIES) AND QUANTUM BIT DETECTORS BASED ON AN ASSEMBLY
US11164966B2 (en) 2016-09-30 2021-11-02 Intel Corporation Single electron transistors (SETs) and set-based qubit-detector arrangements
CN109643730B (zh) * 2016-09-30 2022-09-13 英特尔公司 单电子晶体管(set)和基于set的qubit检测器设备
US11664446B2 (en) 2016-09-30 2023-05-30 Intel Corporation Single electron transistors (SETs) and SET-based qubit-detector arrangements

Also Published As

Publication number Publication date
KR100966007B1 (ko) 2010-06-24

Similar Documents

Publication Publication Date Title
KR100923193B1 (ko) 나노스케일 다중접합 양자점 소자 및 그 제조방법
US7981799B2 (en) Room temperature-operating single-electron device and the fabrication method thereof
US20060128088A1 (en) Vertical integrated component, component arrangement and method for production of a vertical integrated component
JP2000307097A (ja) 単電子トランジスタの製造方法
KR100521433B1 (ko) 실리콘 양자점의 형성 방법 및 이를 이용한 반도체 메모리소자의 제조 방법
KR20090028358A (ko) 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법
KR20090028360A (ko) 상온동작 단전자 소자 및 그 제조방법
KR100602084B1 (ko) 실리콘 양자점의 형성 방법 및 이를 이용한 반도체 메모리소자의 제조 방법
US5844279A (en) Single-electron semiconductor device
US5612233A (en) Method for manufacturing a single electron component
KR101036692B1 (ko) 다중 양자점 나노소자의 제작방법 및 그에 따른 다중 양자점 나노소자
KR100830203B1 (ko) 단전자 소자의 제조방법
KR101012265B1 (ko) 상온동작 단전자 소자의 제작방법
KR100800507B1 (ko) 자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법
KR100347673B1 (ko) 단전자 소자의 제작방법
KR100949038B1 (ko) 상온에서 동작하는 단전자 논리 소자 제조방법
KR100905869B1 (ko) 상온에서 동작하는 듀얼 게이트 단전자 논리 소자의 제조방법
KR100996812B1 (ko) 다중게이트 단전자 소자 및 그 제조방법
JPH09246536A (ja) 半導体素子
KR100468834B1 (ko) 산화공정을 이용한 단일전자 트랜지스터 및그 제조방법
KR20080056910A (ko) 단전자 터널링 인버터 회로 제조방법
KR100978728B1 (ko) 단일 전자 반가산 논리회로 및 이의 제조방법
KR100966009B1 (ko) 상온에서 동작하는 단전자 트랜지스터 및 그 제조방법
KR101050875B1 (ko) 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자
JPH04290474A (ja) Soi構造電界効果半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130611

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140612

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150615

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160613

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee