KR20090028360A - 상온동작 단전자 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소오스와 드레인 사이에 금속막을 증착하고 열처리를 통하여 액티브 상에 직렬로 배열되는 다수개의 금속점 실리사이드(Silicide)를 이용하여 매우 작은 전기용량을 갖는 다수개의 양자점으로 구성되는 상온동작 단전자 소자(Single electron Transistor : SET)의 제작방법을 제공한다.
본 발명에서는 길이가 100nm 미만, 폭이 10nm 이하인 액티브를 형성하고, 크기가 5nm 미만인 금속점 실리사이드를 직렬로 배열함으로 매우 작은 전기용량을 갖는 상온에서 동작하는 단전자 소자의 제작방법을 제공한다.
본 발명을 통하여 반도체 층에 다수개의 금속점 실리사이드를 직렬로 형성함으로 극저온에서만 관측되는 쿨롱진동(Coulomb Oscillation) 현상을 상온에서도 응용이 가능하므로 소자의 동작 기능성 향상과 저전력, 고집적도 응용에 적당하다.
단전자소자, 실리사이드, 쿨롱블락케이드
Description
본 발명은 상온동작을 위한 단전자 트랜지스터(Single Electron Transistor : SET)의 제작방법에 관한 것으로, 특히 다수개의 실리사이드(Silicide) 금속점을 직렬로 형성시키고 금속점을 다중 양자점(Quantum dot)으로 이용하여 상온에서 동작하는 단전자 트랜지스터를 제작하는 것에 관한 것이다.
단전자 트랜지스터를 사용하게 되면 회로의 집적도를 향상시킬 수 있으며, 특히 소비전력이 매우 작아진다는 장점을 갖게 된다. 기존의 단전자 트랜지스터가 많은 장점을 갖고 있으나 극저온에서만 동작하는 단점이 있다. 단전자 트랜지스터는 게이트 전압(Gate bias)에 따라 드레인 전류(Drain current)가 주기적으로 증가하고 감소하는 매우 특별한 특성을 갖고 있다. 보다 구체적으로 기술하면, 게이트 전압을 증가시켜 양자점에 유도전하가 늘어나며, 양자점의 유도전하량이 기본전하 e에 도달하면 소오스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양자점 내의 연속적인 값의 유도전하량이 소오스로부터의 터널링 전자에 의해 상쇄되어 에너 지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 되며 이러한 현상을 쿨롱진동(Coulomb oscillation)이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/오프(on/off)로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여 "0", "1"의 신호를 주기적으로 나타낸다.
단전자 트랜지스터는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor : CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재에는 단일 양자점의 크기만을 줄여 전기용량을 줄이는 형태로 트랜지스터의 동작온도를 높이고 있으나, 금속점을 이용한 다중 양자점을 형성하면 단전자 트랜지스터 자체의 전기용량이 감소되므로 이것으로 단전자 트랜지스터의 동작온도를 상온으로 높일 수 있다. 양자점이 직렬로 배열되면 양자점 전체 전기용량은 다음과 같이 정의되므로, , 동일한 전기용량의 양자점의 개수가 증가하면 전체 전기용량은 감소하게 된다.
일반적으로 실리사이드의 주요 용도는 다음과 같다. 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요원인이 된다. 따라서 저저항의 게이트 전극의 제조가 소자동작 속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트 전극으로 사용되었다.
기존의 실리사이드의 주요 용도와 상이하게 금속막의 두께를 얇게 증착한 후 열처리 과정을 거치면 금속점과 같은 형태로 실리사이드가 형성되는 연구가 진행중이며 (H. W. Chang et. al, J. Appl. Phys. 101, 09D124(2007)) 특히 코발트(Co)와 어븀(Er)등 실리사이드로 이용 가능한 금속점에 관한 보고서가 발표되고 있다. 또 열처리시 금속층이 실리콘 절연층(SiO2)과는 반응하지 않으므로 원하는 위치에 금속점을 형성할 수 있다.
상기한 종래의 단전자 소자는 구체적으로 도시되지는 않았지만 다음 두 가지의 형태로 나타낼 수 있다. 채널을 형성한 후 채널의 모양에 따라서 열산화공정에 의해 양자점을 형성하는 방식이나, 이 방식을 통해 상온에서 동작하는 소자를 만들기 위해서는 아주 작은 양자점이 필요하고, 접합부분의 전기용량을 조절하는데 용이하지 않으므로 제작시 용이하지 않다. 마지막으로
단일 기판에 전자빔 리소그래피와 반응성이온 식각을 통하여 다수개의 양자점을 직렬로 형성하여 양자점의 전체전기용량을 줄이는 형태로 상온에서 동작하는 단전자 소자를 구현하는 방식이나, 상온에서 동작하는 소자를 제작하기 위해 단일 양자점의 크기가 크게 형성되기 때문에 액티브 영역의 길이가 마이크로미터(um) 영역까지 커지게 되어 단전자소자의 기본적인 특성인 직접도에 향상에 많은 어려움이 있는 단점이 있다.
상온동작 단전자 소자 제작.
본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 금속점 실리사이드를 이용하여 다중 양자점으로 구성된 단전자 소자의 전체 전기용량(Total Capacitance)을 줄여 상온에서 동작하는데 필요한 전기에너지를 형성함으로써 저소비전력 및 고집적인 특성을 갖는 상온 동작 단전자 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
상기한 본 발명에 의하면, 종래와 같이 양자점의 크기만을 축소시켜 양자점의 전기용량을 줄이는 방식과 달리 다수개의 금속점 실리사이드 양자점을 직렬로 배열하여 축소된 전체 전기용량을 갖는 단전자 소자를 제공하고, T자형 게이트를 형성하여 양자점과 이웃한 소오스 및 드레인간의 간섭을 최소화함으로 기존의 극저온에서만 작동하는 단전자 소자를 상온에서 동작시킬 수 있고, 양자점이 금속점 실리사이드로 구성되므로 양자점을 통하는 전류의 크기도 증가하므로 소자의 기능성을 향상시킬 수 있다.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.
상기한 본 발명은 목적을 달성하기 위하여, 단전자 트랜지스터(Single Electron Transistor : SET)는 반도체 기판 상에 형성되는 소오스와 드레인, 소오스와 드레인 사이에 금속점 실리사이드(metal grain silicide)로 구성된 양자점을 형성하고, 소오스와 드레인 사이에 위치하는 양자점(Quantum dot) 및 양자점에 인접하게 위치하여 양자점을 통해 흐르는 전류를 제어하는 콘트롤 게이트(Control-gate) 혹은 바템 게이트(bottom-gate)를 포함한다.
본 발명의 일실시예들에 따라, 전자빔 리소그라피(E-beam Lithography)를 이용하여 금속점 실리사이드 양자점이 형성될 액티브 영역을 형성하고, 액티브 영역상에 금속막을 얇게 증착시킨 후, 열처리를 거쳐 다수개의 금속점 실리사이드 양자점을 형성하여 상온에서 동작하는 단전자 트랜지스터 제작방법을 제공하는 것을 특징으로 한다.
따라서 본 발명의 상온동작을 위한 단전자 소자 제작방법에 의하면, 먼저 SOI(Silicon on insulator) 기판에 실리콘막을 형성하고, 실리콘막을 전자빔 리소그래피와 반응성 이온 식각을 이용하여 소오스, 드레인 및 이들과 연결되는 양자점이 형성될 액티브 영역을 정의하고, 액티브 영역상에 도핑 마스킹용 포토레지스트 패턴을 형성 한 후 이온주입공정을 실시하여 채널영역의 양 측에 위치하는 소오스와 드레인을 형성하여 전극으로 사용이 가능하게 한다. 이 후 실리콘 산화막을 형성하고 다수개의 금속점 실리사이드 양자점이 위치할 영역에 실리사이드 트랜치를 형성한 후, 상기 기판 전면에 금속막을 증착시킨 후 열처리를 통해서 금속점 실리사이드를 형성한다.
기판 전면에 게이트 산화막을 형성하고 채널에 수직한 부분의 트랜치를 정의하고, 소오스 및 드레인의 일부를 노출하여 제 1 내지 제 2 콘택홀을 형성하고, 제 1 내지 제 2 콘택홀에 매립되도록 상부에 금속막을 증착하고 패터닝하여 소오스 및 드레인 패드를 각각 형성한다. 이 후 금속막을 이용하여 금속막 실리사이드에 대한 수직 방향으로 콘트롤 게이트(Control Gate) 또는 바템 게이트(Bottom Gate)를 형성하는 단계를 포함한다.
또한 바람직하게 양자점이 형성될 실리콘막은 10nm 내지 20nm 두께로 형성하고, 실리콘 산화막은 공정으로 10nm 내지 20nm의 두께로 형성하고, 실리사이드용 금속막은 공정으로 0.1nm 내지 1nm의 두께로 형성하고, 게이트 산화막은 공정으로 50nm 내지 300nm의 두께로 형성하고, 콘트롤 게이트용 금속막은 100nm 내지 500nm의 두께로 형성한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 설명함으로써, 본 발명을 자세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타 낸다.
도 1a 내지 도 1f, 도 2a 내지 도 2f 및 도 3a 내지 도 3c은 본 발명의 일실시예에 따른 상온동작 단전자 소자의 구조와 공정을 설명하는 평명도, 단면도 및 사시도이다.
여기서 도 2a는 도 1a의 1A-1A' 선에 따른 단면도이고, 도 2b는 도 1c의 1B-1B' 선에 따른 단면도이고, 도 2c는 도 1d의 1C-1C' 선에 따른 단면도이고, 도 2d는 도 1e의 1D-1D' 선에 따른 단면도이고, 도 2e는 도 1f의 1E-1E' 선에 따른 단면도이고, 도 2f는 도 1f의 1E-1E' 선에 따른 다른 단면도이다.
먼저, 도 1a 및 2a를 참조하면, 실리콘 기판(12), 절연층(11) 및 실리콘막(10)으로 이루어지는 SOI 기판을 마련하고, 상기 실리콘막을 포토리소그래피(Photo-Lithography), 전자빔리소그래피(E-beam Lithography) 및 반응성이온식각(Reactive Ion Etching : RIE)를 이용하여 도 1a 및 2a에 도식된 바와 같이 소오스, 드레인 및 액티브 영역(20)이 형성될 제 1 실리콘막(10)을 형성한다. 바람직하게 실리콘막(10)의 두께는 50nm로 정의하고, 양자점이 형성될 액티브 영역의 길이는 100nm 미만으로 하고 폭은 15nm 미만으로 형성하여 상온에서 동작하는 단전자 소자의 액티브 영역을 정의한다.
도 1b를 참조하면 액티브 영역(20) 상부에 도핑 마스킹용 포토레지스트 패턴(15) 을 형성하고 상기 포토레지스트 패턴을 마스크로 하여 상기 포토레지스트 패턴 양측의 액티브 영역(20)으로 불순물 이온을 주입하여, 소오스 및 드레인(미도식)을 형성한 후, 공지된 방법으로 포토레지스트 패턴을 제거한다.
도 1c 및 2b를 참조하면 기판 전면에 실리콘 산화막(13)을 형성하여 제 1실리콘막에서 축소된 제 2 실리콘막(10)을 형성한다. 바람직하게 실리콘 산화막은 10nm 내지 20nm의 두께로 형성한다. 실리콘 산화막이 형성되기 위해서 실리콘층의 두께가 축소되므로, 바람직하게 제 2 실리콘막(10)은 열산화 공정을 이용하여 두께는 40nm 내지 45nm로, 폭은 10nm미만으로 형성한다.
액티브 영역 상부의 실리콘 산화막(13)을 제거하고 채널이외의 부분의 실리콘 산화막(13)을 마스크로 이용하여 채널부분의 제 3 실리콘막(10)의 두께를 10nm 미만이 되도록 반응성 이온식각을 통하여 식각하고, 실리사이드 트랜치(14)를 정의하여 다수개의 금속점 실리사이드 양자점이 형성될 영역을 정의한다. 금속막은 열처리 이후 실리콘과 결합하여 실리사이드가 형성되지만, 실리콘 산화막과는 결합하지 않으므로 다수개의 금속점 실리사이드 양자점이 형성될 영역의 실리콘 산화막을 제거하여 실리사이드 트랜치(14)를 정의하여 양자점이 형성될 영역을 정의한다. 바람직하게 실리콘 산화막은 건식식각과 습식식각으로 각각 제거한다.
도 1d 및 2c를 참조하면 기판 전면에 코발트(Co), 타이타늄(Ti) 및 어븀(Er)과 같은 실리사이드화가 가능한 금속막(30)을 증착하여 열처리 공정을 한다. 바람직하게 금속막의 두께는 0.1nm 내지 1nm로 전자빔 증착기(E-beam evaporator) 혹은 분자빔 에피탁시(molecular beam epitaxy : MBE)를 이용하여 증착한다.
도 1e, 2d 및 3a를 참조하면 기판에 실리사이드화 되지 않은 잉여 금속막을 제거하기 위해 산(acid)을 이용하여 세정하고, 실리콘막(10) 상부에 위치하는 실리콘 산화막(13)을 제거한다. 바람직하게 금속막 식각를 위한 산으로는 황산(H2SO4), 과산화수소(H2O2) 혼합용액을 사용하고, 실리콘 산화막(13)의 제거를 위해 BOE(Buffered Oxide Etchant)를 사용한다.
금속막(30)과 실리콘 산화막(13)을 제거하면 도 1e, 2d 및 3a에 도식한 것과 같이 금속점 실리사이드(31) 양자점이 직렬로 형성된다. 각각의 금속점의 크기는 2nm 내지 10nm의 크기로 정의하여 금속점 실리사이드(31)가 액티브 영역에 10개 내지 50개가 형성한다.
금속점 실리사이드(31) 양자점이 형성된 이후에는 고온 열처리 공정을 진행하지 않는다.
도 1f, 2e 및 3b를 참조하면 화학기상 증착 장치를 이용하여 기판 전면에 저온 공정으로 진행되는 게이트 산화막(21)을 형성하고, 포토 리소그래피를 이용하여 게이트 산화막을 식각하여 실리콘막(10)의 소오스 및 드레인(미도식)이 드러나게 제 1 내지 제 2 콘택홀을 형성한다. 그리고 나서 제 1 내지 제 2 콘택홀에 매립되게 금속막을 증착하여 공지된 방법으로 포토레지스트를 제거하여 소오스 및 드레인(미도 식)과 접촉하는 소오스 및 드레인 패드(미도식)를 각각 형성한다. 이후, 전자빔 리소그래피 및 포토 리소그래피를 이용하여 금속점 실리사이드 양자점 상부에 패터닝 한 후 전자빔 및 포토레지스트 패턴에 매립되게 금속막을 증착하여 공지된 방법으로 레지스트 패턴을 제거함으로써 콘트롤 게이트(40)를 형성한다. 콘트롤 게이트는 금속점 양자점 영역과 일부의 소오스, 드레인 영역에 포텐셜을 변화시켜므로 공정상의 용이함이 있으나 금속점 양자점과 소오스 및 드레인간의 간섭이 일어난다. 바람직하게 게이트 산화막의 두께는 30nm 내지 50nm의 두께로 형성한다.
도 1f, 2f 및 3c를 참조하면 화학기상 증착 장치를 이용하여 기판 전면에 저온 공정으로 진행되는 게이트 산화막(21)을 형성하고, 전자빔 리소그래피를 이용하여 금속점 양자점 상부 영역에 트랜치를 형성한다. 바람직하게 게이트 산화막의 두께는 100nm 내지 300nm의 두께로 형성하고, 금속점 양자점 상부 영역인 트랜치 영역의 게이트 산화막의 두께는 30nm 내지 50nm로 형성한다. 게이트 산화막(21)의 두께에 따라 콘트롤 게이트는 T자형 게이트(42)로 형성된다. 이후 포토 리소그래피를 이용하여 게이트 산화막을 식각하여 실리콘막(10)의 소오스 및 드레인(미도식)이 드러나게 제 1 내지 제 2 콘택홀을 형성한다. 그리고 나서 제 1 내지 제 2 콘택홀에 매립되게 금속막을 증착하여 공지된 방법으로 포토레지스트를 제거하여 소오스 및 드레인(미도식)과 접촉하는 소오스 및 드레인 패드(미도식)를 각각 형성한다. 이후, 전자빔 리소그래피 및 포토 리소그래피를 이용하여 금속점 실리사이드 양자점 상부에 패터닝 한 후 전자빔 및 포토레지스트 패턴에 매립되게 금속막을 증착하여 공지 된 방법으로 레지스트 패턴을 제거함으로써 T자형 게이트(42)를 형성한다. T자형 게이트는 공정상 어려움이 있으나 금속점 양자점 상부에 위치하여 금속점 양자점에만 포텐셜을 변화시키므로 양자점과 소오스 및 드레인 영역과의 간섭(interference)를 최소화 할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 상온동작 단전자 소자의 구조와 공정을 설명하는 사시도이다.
도 4를 참조하면, 금속점 실리사이드(31) 양자점을 통하는 전류의 흐름을 제어할 수 있도록 형성된 콘트롤 게이트(40)와 동일한 역할을 하는 바텀 게이트(bottom gate)(41)를 형성하여, 추가적인 공정이 없이 양자점을 통하는 전류의 흐름을 제어할 수 있다.
도 1a 내지 1e 및 도 2a 내지 2d에서 설명한 일실시예에 따른 상온동작 단전자 소자의 제조방법에 있어 동일한 공정순서와 공정조건으로 형성된다.
일실시예와 다른 실시예의 공정상 상이한 것은 게이트의 형성과정에 있으며, 일실시예와 상이한 점은 다음과 같다.
도 1e 및 2d에서 설명한 일실시예에 따라 다수개의 금속점 실리사이드(31) 양자점을 형성한 후, 포토리소그래피를 이용하여 소오스 및 드레인(미도식)의 일부가 노출되도록 제 1 내지 제 2 콘택홀을 형성하여 제 1 내지 제 2 콘택홀에 매립되도록 금속막을 증착하여 소오스 및 드레인의 패드(미도식)를 형성한다. 이 후 소자 보호를 위해 기판 전면에 패시베이션막(22)을 형성하고, 기판 뒷면에 금속막을 증착하 여 바템 게이트(41)을 형성한다. 금속점 실리사이드(31) 양자점이 형성된 후, 실리사이드에 열처리가 진행되면 변형이 생기므로 최대한 변형을 없애기 위한 방법이다.
상기한 단전자 소자는 콘트롤 게이트(40), 바텀 게이트(41) 또는 T자형 게이트(42)에 인가되는 전압에 따라 양자점의 전위가 변화되어 소오스에서 전자가 양자점을 통하여 터널링에 의해 드레인으로 이동한다.
다수개의 금속점 실리사이드(31) 양자점이 직렬로 배열되면 양자점 한 개로 정의되는 단전자 소자에 비하여 낮은 전기용량으로 정의되므로 상온에서 동작하는 단전자 소자를 제공한다. 또 금속점 실리사이드(31)가 양자점으로 정의되므로 양자점을 통하는 전류의 크기도 증가된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a 내지 도 1f는 본 발명의 일실시 예에 따른 상온동작 단전자 소자 제조방법을 설명하는 평면도.
도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 상온동작 단전자 소자 제조방법을 설명하는 단면도로서,
도 2a는 도 1a의 1A-1A'선에 따른 단면도이고,
도 2b는 도 1c의 1B-1B'선에 따른 단면도이고,
도 2c는 도 1d의 1C-1C'선에 따른 단면도이고,
도 2d는 도 1e의 1D-1D'선에 따른 단면도이고,
도 2e는 도 1f의 1E-1E'선에 따른 단면도이고,
도 2f는 도 1f의 1E-1E'선에 따른 다른 단면도이다.
도 3a 내지 도 3c는 본 발명의 일실시 예에 따른 상온동작 단전자 소자 제조방법을 설명하기 위한 사시도.
도 4는 본 발명의 다른 실시 예에 따른 상온동작 단전자 소자 제조방법을 설명하기 위한 사시도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘막
11 : 절연층
12 : 실리콘 기판
13 : 실리콘 산화막
14 : 실리사이드 트랜치
15 : 도핑 마스킹용 포토레지스트 패턴
20 : 액티브 영역
21 : 게이트 산화막
22 : 패시베이션막
30 : 금속막
31 : 금속점 실리사이드
40 : 콘트롤 게이트
41 : 바템 게이트
42 : T자형 게이트
Claims (9)
- 상온동작 단전자소자를 제작하는데 있어서,소오스와 드레인 사이에 금속점 실리사이드를 직렬로 형성시키고 상기 금속점 실리사이드를 다수개의 양자점으로 이용하는 것을 특징으로 하는 상온동작 단전자 소자.
- 제 1항에 있어서, 상기 양자점은소오스와 드레인 사이에 위치하며 금속막을 증착한 후 열처리를 통하여 금속점 실리사이드 형성하고, 액티브 상에 직렬로 다수개의 금속점 실리사이드를 배열하여 다수개의 양자점이 형성되는 것을 특징으로 하는 상온동작 단전자 소자.
- 제 1항에 있어서, 상기 양자점의 포텐셜을 변화시켜주는 게이트는금속점 양자점이 형성된 채널영역의 상부에 위치하며, 채널영역의 포텐셜을 변화시켜 주며, 게이트 산화막의 두께에 따라 T자형 게이트 혹은 콘트롤 게이트로 형성되는 것을 특징으로 하는 상온동작 단전자 소자.
- 제 1항에 있어서, 상기 양자점의 포텐셜을 변화시켜주는 게이트는금속점 양자점, 소오스 및 드레인 영역 하부에 위치하며 채널영역의 포텐셜을 변화시켜 주는 바텀 게이트로 형성되는 것을 특징으로 하는 상온동작 단전자 소자.
- 제 3항에 있어서, 상기 T자형 게이트는금속점 양자점이 위치하는 채널 상부에 위치하며, 소오스 및 드레인 영역과 전기적 간섭이 발생하지 않고, 금속점 양자점 영역에만 포텐셜을 조정하는 것을 특징으로 하는 상온동작 단전자 소자.
- 제 1항에 있어서, 상기 금속점 실리사이드는액티브의 폭이 10nm, 두께가 10nm 미만이고, 금속막의 두께가 10Å 미만의 두께로 형성되는 것을 특징으로 하는 상온동작 단전자 소자.
- 제 1항에 있어서 상기 금속점 실리사이드를 위한 금속막은Co, Er, Ti 및 Ni로 구성된 금속들 중에 선택된 어느 하나인 것을 특징으로 하는 상온동작 단전자 소자.
- 실리콘막을 포토레지스트 및 전자빔 레지스트를 패턴을 식각하여 소오스, 드레인 및 이들과 연결하는 채널이 형성될 액티브 영역을 정의하는 단계 ;상기 체널 영역 양쪽에 액티브 영역으로 불순물이온을 주입하여 소오스 및 드레인을 형성하는 단계 ;상기 기판 전면에 실리콘 산화막을 형성시키는 단계 ;상기 기판 채널 영역에 실리사이드 트랜치를 형성시키는 단계 ;상기 기판 전면에 금속점 실리사이드를 위한 금속막을 형성하는 단계 ;상기 기판 전면에 열처리를 통해서 액티브영역에 실리사이드를 형성하는 단계 ;상기 기판 전면에 잉여 금속과 실리콘 산화막을 제거하는 단계 ;상기 기판 전면에 저온공정을 통해 게이트 산화막을 형성하는 단계 ;상기 게이트 산화막에 포토레지스트 패턴을 형성하고 상기 소오스 및 드레인 일부가 노출되도록 식각하여 제1 내지 제 2 콘택홀을 형성하는 단계 ;상기 제 1 내지 제 2 콘택홀에 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 각 단자의 패드를 형성하는 단계 ;상기 게이트 산화막에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴이 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 게이트를 형성하는 단계 ;
- 실리콘막을 포토레지스트 및 전자빔 레지스트를 패턴을 식각하여 소오스, 드레인 및 이들과 연결하는 채널이 형성될 액티브 영역을 정의하는 단계 ;상기 체널 영역 양쪽에 액티브 영역으로 불순물이온을 주입하여 소오스 및 드레인을 형성하는 단계 ;상기 기판 전면에 실리콘 산화막을 형성시키는 단계 ;상기 기판 채널 영역에 실리사이드 트랜치를 형성시키는 단계 ;상기 기판 전면에 금속점 실리사이드를 위한 금속막을 형성하는 단계 ;상기 기판 전면에 열처리를 통해서 액티브영역에 실리사이드를 형성하는 단계 ;상기 기판 전면에 잉여 금속과 실리콘 산화막을 제거하는 단계 ;상기 기판 전면에 저온공정을 통해 패시베이션막을 형성하는 단계 ;상기 패시베이션막에 포토레지스트 패턴을 형성하고 상기 소오스 및 드레인 일부가 노출되도록 식각하여 제1 내지 제 2 콘택홀을 형성하는 단계 ;상기 제 1 내지 제 2 콘택홀에 매립되도록 금속막을 증착하고 상기 포토레지스트를 제거하여 각 단자의 패드를 형성하는 단계 ;상기 기판 후면에 금속막을 증착하여 바템 게이트를 형성하는 단계 ;
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