JP2009545187A - 常温動作単電子素子及びその製作方法 - Google Patents
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Abstract
【課題】本発明は、常温動作単電子素子及びその製作方法に関し、特に、多数個のシリサイド金属点を直列に形成し、金属点を多重量子ドットとして用いて、常温で動作する単電子素子及びその製作方法に関する。
【解決手段】
ソース１３とドレイン１４との間に金属膜４２を蒸着し、熱処理で多数個の金属点シリサイドを形成して、量子ドット４１として用いることにより、非常に小さい電気容量を有する多数個の量子ドット４１の構成が可能であり、これにより、常温でも素子の動作機能性が向上され、低電力、高集積度を有する常温動作単電子素子及びその製作方法を提供する。
【選択図】図１８
【解決手段】
ソース１３とドレイン１４との間に金属膜４２を蒸着し、熱処理で多数個の金属点シリサイドを形成して、量子ドット４１として用いることにより、非常に小さい電気容量を有する多数個の量子ドット４１の構成が可能であり、これにより、常温でも素子の動作機能性が向上され、低電力、高集積度を有する常温動作単電子素子及びその製作方法を提供する。
【選択図】図１８
Description
本発明は、常温動作単電子素子及びその製作方法に関し、特に、多数個のシリサイド金属点を直列に形成し、金属点を多重量子ドットとして用いて、常温で動作する単電子素子及びその製作方法に関する。
単電子素子は、消費電力が非常に小さいため、既存の素子に比べて回路の集積度を向上させることができる。特に、単電子素子はゲート電圧によって、ドレイン電流が周期的に増減するという非常に特別な特性を有している。
これを更に詳細に説明すると、ゲート電圧の増加で量子ドットに誘導電荷が増えて、量子ドットの誘導電荷量が基本電荷に到逹すると、ソースから一つの電子がトンネリング（ｔｕｎｎｅｌｉｎｇ）して、誘導電荷量を相殺させて、量子ドットのポテンシャルエネルギーを最小化させる。このように、ゲート電圧によって増加される量子ドット内の連続的な値の誘導電荷量が、ソースからのトンネリング電子によって相殺されて、エネルギーを最小化しようとする現象は、ゲート電圧をスウィーピング（ｓｗｅｅｐｉｎｇ）しながら、周期的に繰り返すようになり、このような現象をクーロン振動と呼ぶ。すなわち、クーロン振動は、ゲート電圧の変化によるドレイン電流の周期的なオン／オフで観測される。クーロン振動において、クーロン・ブロッケード（Ｃｏｕｌｏｍｂ ｂｌｏｃｋａｄｅ）領域とトンネリング領域とが規則的に振動することで、各々の領域に対して、”０”、”１”の信号を周期的に現わす。
単電子素子は、クーロン・ブロッケード效果により、一つの電子を電極から加えるか、電極から減ずることができる素子であって、電力消耗が少なく、集積度において既存の相補形金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）に代わる次世代素子として台頭してきている。
現在は、単一量子ドットの大きさのみを小さくして、電気容量を減らす形態で素子の動作温度を高めているが、金属点を用いた多重量子ドットを形成すると、単電子素子自体の電気容量が減少されるので、これで単電子素子の動作温度を常温に上げることができる。量子ドットが直列に配列されると、同じ電気容量の量子ドットの個数が増加することによって、全体電気容量は減少するようになる。
一般的に、シリサイドの主な用途は、次の通りである。半導体素子のデザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）が、更に厳しくなることにより、ゲートでの高いシート抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）は、素子の動作速度を低下させる主な原因となる。したがって、低抵抗のゲート電極の製造が素子動作の速度改善に必須的である。このような抵抗改善のために、比抵抗値が低い耐熱金属で形成されたシリサイド（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）を有するゲート電極として使用された。
上記の従来の単電子素子は、具体的に図示されていなかったが、次の二つの形態で示すことができる。一つは、チャンネルを形成した後、チャンネルの形態により熱酸化工程によって、量子ドットを形成する方式であるが、この方式を通じて、常温で動作する素子を製作するためには、非常に小さい量子ドットが必要であり、接合部分の電気容量を調節することが容易ではないので、製作が容易ではない。
また、もう一つは、単一基板に電子線リソグラフィと反応性イオンエッチングとを通じて、多数個の量子ドットを直列に形成して、量子ドットの全体電気容量を減らす形態であって、常温で動作する単電子素子を具現する方式であるが、常温で動作する素子を形成するために、単一量子ドットの大きさが大きく形成されるから、アクティブ領域の長さがμｍ領域まで大きくなり、単電子素子の基本的な特性である集積度の向上に多くの困難があった。
本発明は、従来の問題点を解決するためのものであって、特に、ソースとドレインとの間に金属膜を蒸着し、熱処理で多数個のシリサイド金属点を形成して、量子ドットとして用いることにより、非常に小さい電気容量を有する多数個の量子ドットの構成が可能であり、これにより、常温でも素子の動作機能性が向上され、低電力、高集積度を有する常温動作単電子素子及びその製作方法を提供することに、その目的がある。
上記のような目的を達成するための手段として、本発明による常温動作単電子素子の製作方法は、シリコン基板１２上に、絶縁層１１とシリコン層１０とが順次に積層されてなされたＳＯＩ基板の前記シリコン層１０をエッチングして、アクティブ領域１０ａを形成する第１の段階と、前記アクティブ領域１０ａの中央チャンネル部にマスク２０を形成し、前記アクティブ領域１０ａの一部に不純物イオンを注入して、ソース領域とドレイン領域とを形成する第２の段階と、前記ＳＯＩ基板の上部全面に、シリコン酸化膜３０を形成する第３の段階と、前記アクティブ領域１０ａのチャンネル部分をエッチングして、シリサイド・トレンチ３１を形成する第４の段階と、前記ＳＯＩ基板の上面全体に、酸化膜４０を成膜する第５の段階と、前記酸化膜４０の上面全体に、金属膜４２を成膜する第６の段階と、前記金属膜４２の一部を熱処理して、シリサイドを形成し、前記シリコン酸化膜３０とシリサイド化されていない前記金属膜４２とを除いて、直列のシリサイド量子ドット４１を形成する第７の段階と、前記ＳＯＩ基板の上部全面に、ゲート酸化膜５０ａ、５０ｂを成膜する第８の段階と、前記アクティブ領域１０ａの両端に形成されたソース１３とドレイン１４との上部に位置した前記ゲート酸化膜５０ａ、５０ｂの一部をエッチングして、各々コンタクトホールを形成し、前記コンタクトホールが埋め立てられるように金属膜４２を成膜して、ソース・パッド６０とドレイン・パッド６１とを形成する第９の段階と、前記シリサイド・トレンチ３１の上部に、レジストパターンを形成して、ゲートを形成する第１０の段階と、を含むことを特徴とする。
そして、前記アクティブ領域１０ａの長さは１〜１００ｎｍであり、幅は１０〜１５ｎｍで構成することができる。
また、前記アクティブ領域１０ａは、フォトリソグラフィ、電子線リソグラフィ、または、反応性イオンエッチング方法によって形成することができる。
尚、前記シリコン酸化膜３０は、厚さが２〜１０ｎｍになるように成膜することができる。
また、前記第３の段階における前記シリコン層１０の厚さは、４０〜４５ｎｍであり、幅は６〜１０ｎｍになるように処理することが望ましい。
そして、前記第４の段階は、前記アクティブ領域１０ａのチャンネル部分の厚さが２〜１０ｎｍになるように、反応性イオンエッチングによることができる。
そして、前記第５の段階の前記酸化膜４０は、過酸化水素水、または空気中に放置する方式で形成することができる。
また、前記第６の段階の前記金属膜４２は、コバルトを用いることが望ましい。
尚、前記第６の段階の前記金属膜４２は、厚さが０．１〜１ｎｍになるように、電子線蒸着機、または、分子線エピタキシーで成膜することができる。
そして、前記第７の段階は、電子線リソグラフィ方式を用いて熱処理することにより、前記シリサイド量子ドット４１を形成することができる。
また、前記第７の段階の前記シリコン酸化膜３０は、ＢＯＥによって除かれ、前記シリサイド化されていない前記金属膜４２は、硫酸と過酸化水素との混合溶液によって除くことができる。
そして、前記第７の段階の前記シリサイド量子ドット４１は、直径が２〜１０ｎｍで、１〜５０個形成されることが望ましい。
また、前記第８の段階の前記ゲート酸化膜５０ａ、５０ｂの厚さは、３０〜５０ｎｍで、化学気相蒸着法によって形成することができる。
そして、前記第８の段階で、前記ゲート酸化膜５０ａ、５０ｂの厚さは、１００〜３００ｍｍであり、前記シリサイド・トレンチ３１上の前記ゲート酸化膜の厚さは、３０〜５０ｍｍになるように、化学気相蒸着法によって形成することができる。
そして、前記ゲートは、コントロールゲート６２、または、Ｔ型ゲート６３で構成可能である。
尚、前記ゲートの厚さは、１００〜５００ｎｍになるようにする。
上記のような本発明の目的は、シリコン基板１２上に、絶縁層１１とシリコン層１０とが順次に積層されてなされたＳＯＩ基板の前記シリコン層１０をエッチングして、アクティブ領域１０ａを形成する第１の段階と、前記アクティブ領域１０ａの中央チャンネル部にマスク２０を形成し、前記アクティブ領域１０ａに不純物イオンを注入する第２の段階と、前記ＳＯＩ基板の上部全面に、シリコン酸化膜３０を形成する第３の段階と、前記アクティブ領域１０ａのチャンネル部分のシリコン酸化膜３０をマスクとして用いて、チャンネル部分をエッチングして、シリサイド・トレンチ３１を形成する第４の段階と、前記ＳＯＩ基板の上面全体に、金属膜４２を蒸着して、シリサイド化する第５の段階と、前記シリコン酸化膜３０、及びシリサイド化されていない前記金属膜４２を除いて、直列のシリサイド量子ドット４１を形成する第６の段階と、前記ＳＯＩ基板の上部全面にかけて、保護膜７０を形成する第７の段階と、前記アクティブ領域１０ａの両端に形成されたソース、及びドレインの上部に位置した保護膜７０をエッチングして、各々コンタクトホールを形成し、前記各コンタクトホールが埋め立てられるように金属膜を蒸着して、ソース・パッド６０、及びドレイン・パッド６１を形成する第８の段階と、前記ＳＯＩ基板の底面に金属膜を蒸着して、ボトムゲート６４を形成する第９の段階と、を含むことを特徴とする常温動作単電子素子の製作方法によって、達成可能である。
また、上記のような本発明の目的は、上記のような製作方法によって製作された常温動作単電子素子によっても達成可能である。
本発明による常温動作単電子素子は、ソースとドレインとの間に多数個の金属点シリサイド量子ドットを直列に形成して、単電子素子の全体電気容量を減らすことができるため、単電子素子の作動効率を向上させることができる。
特に、チャンネル上部にＴ型ゲートを形成し、量子ドット領域でのみポテンシャルを調節することができるようになり、ソース、及びドレイン領域との電気的干渉が生じないので、常温でも単電子素子を作動させることができるようになる。
そして、コバルトを用いて金属点シリサイドを形成することにおいて、酸化膜が形成された金属膜を用いて、シリサイド量子ドットを均一な大きさと一定の密度分布で形成し、より安定的な量子ドットを形成することができる。
以下、添付の図面を参照して、本発明による常温動作単電子素子の製作方法に対する望ましい実施例を説明する。
（第１の実施例）
図１乃至図１８は、本発明による常温動作単電子素子の製作方法による状態を示した図面である。
図１乃至図１８は、本発明による常温動作単電子素子の製作方法による状態を示した図面である。
第１の段階は、ＳＯＩ基板にアクティブ領域１０ａを形成する段階である。ここで、アクティブ領域１０ａは、後述するソース１３とドレイン１４と、これらを連結するチャンネルとを含んで構成される。ＳＯＩ基板は、シリコン基板１２上に絶縁層１１とシリコン層１０とが、順次に積層された構造からなる基板である。アクティブ領域１０ａは、ＳＯＩ基板のシリコン層１０をエッチングして形成する。
シリコン層１０の厚さは約５０ｎｍになるようにし、アクティブ領域１０ａを形成するためのエッチングは、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）、電子線リソグラフィ、または、反応性イオンエッチング方式を用いる。シリコン層１０のエッチングで形成されたアクティブ領域１０ａは、図１に示したように、長さが約１〜１００ｎｍになり、幅が約１０〜１５ｎｍになるようにエッチングすることが望ましい。
第２の段階は、アクティブ領域１０ａの一部に不純物を注入して、ソース領域とドレイン領域とを形成する段階である。不純物注入のために、アクティブ領域１０ａの上部、望ましくは、図２に示したように、チャンネル部分の上部にマスク２０を形成し、その両側に不純物イオンを注入して、ソース１３とドレイン１４とを形成する。このとき用いるマスク２０としては、ドーピング・マスキング用のフォトレジストパターンを用いることが望ましく、不純物の注入が終了した後、マスク２０を除く。マスク２０を除く方法は、当業者の範囲で自明であるため、以下で詳細な説明は省略する。
第３の段階は、シリコン酸化膜３０を形成する段階である。図３及び図４に示したように、シリコン酸化膜３０は、ＳＯＩ基板のシリコン層１０の上に、約２〜１０ｎｍの厚さで形成される。シリコン酸化膜３０は、熱酸化工程を用いることができる。シリコン酸化膜３０を形成することにより、シリコン層１０の厚さが薄くなることを考慮し、シリコン層１０の厚さが４０〜４５ｎｍ、幅が６〜１０ｎｍになるように、シリコン酸化膜３０を形成する。シリコン酸化膜３０を形成する方法で、熱酸化工程は、チャンネル部分に注入された不純物イオンを熱処理するという意味も有する。
第４の段階は、シリサイド・トレンチ３１を形成する段階である。まず、シリサイド・トレンチ３１を形成する前に、アクティブ領域１０ａのチャンネル部分に形成されたシリコン酸化膜３０をエッチングする。次いで、残っているシリコン酸化膜３０をマスクとして用いて、チャンネル部分のシリコン層１０をエッチングすると、図５及び図６に示したように、シリサイド・トレンチ３１が形成される。エッチングは、チャンネル部分のシリコン層１０の厚さが２〜１０ｎｍになるように、反応性イオンエッチング方式でエッチングすることができる。シリサイド・トレンチ３１は、後述する金属点シリサイド量子ドットが形成される領域である。
第５の段階は、ＳＯＩ基板の上面全体に、酸化膜４０を成膜する段階である。酸化膜４０を形成することにより、均一な大きさと高い密度を有するシリサイド量子ドット４１を形成することができる。酸化膜４０は、過酸化水素水（Ｈ２Ｏ２）に約１０分間放置するか、空気中に放置する方法などで形成する。
第６の段階は、酸化膜４０が形成されたＳＯＩ基板全体に金属膜４２を成膜する段階である。酸化膜４０が形成されたシリサイド・トレンチ３１をシリサイド化するために、金属膜４２を成膜する。このとき用いられる金属膜４２の材質は、シリコン層１０とシリサイド化ができる金属であれば、どのようなものを用いても構わないが、望ましくは、コバルト（Ｃｏ）が良い。金属膜４２の成膜は、熱処理工程を通じて成されるが、このとき、電子線蒸着機、または、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を用いて、厚さが０．１〜１ｎｍになるようにする。
第７の段階は、シリサイド量子ドット４１の形成段階である。金属膜４２は、電子線リソグラフィ工程を通じた熱処理によって、金属点シリサイド化される。このときの金属膜４２の下部には、酸化膜４０が形成された状態である。金属点シリサイド化は、図８を参考して見るに、金属膜４２とシリコン層１０であるアクティブ領域１０ａとが当接する部分、すなわち、シリサイド・トレンチ３１の部分でのみ成される。シリコン酸化膜３０は、金属膜４２と結合しないから、この部分の金属膜４２はシリサイド化されていない。シリサイド量子ドット４１を形成するために、シリサイド化されていない金属膜４２とシリコン酸化膜３０とを除く。シリサイド化されていない金属膜４２は、硫酸と過酸化水素との混合溶液を用いて除き、シリコン酸化膜３０は、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｃｈａｎｔ）を用いて除く。図１１は、このような段階を経って、ソース１３とドレイン１４との間にシリサイド量子ドット４１が形成された状態を示す。
このようなシリサイド量子ドット４１は、大きさが約２〜１０ｎｍである各金属点の約１〜５０個が直列に形成されることが望ましい。単電子素子の全体の電気容量を減らすためである。
第８の段階は、ゲート酸化膜５０ａ、５０ｂの形成段階である。図１２に示したように、ＳＯＩ基板の上面全体にゲート酸化膜５０ａ、５０ｂを蒸着する。ゲート酸化膜５０ａ、５０ｂは、低温で化学気相蒸着装置を用いて蒸着することができるが、ソース１３とドレイン１４と、シリサイド量子ドット４１との間の干渉を考慮して、厚さを異なるようにして形成することができる。
その一例として、図１３に示したように、ゲート酸化膜５０ａの厚さは約３０〜５０ｎｍで、均一に形成することができる。このようなゲート酸化膜５０ａの厚さは、その上に形成されるコントロールゲート６２によって、ソース１３とドレイン１４と、シリサイド量子ドット４１との間の干渉を避けることができるようにするためである。
また、他の例として、図１４に示したように、ゲート酸化膜５０ｂの厚さは１００〜３００ｎｍの範囲で形成され、特に、シリサイド・トレンチ３１の領域上のゲート酸化膜５０ｂは、電子線リソグラフィ方式を用いて、厚さが約３０〜５０ｎｍになるように形成することができる。これは、シリサイド化する過程で、熱処理によって発生することができる変形を最小化するためである。
第９の段階は、ソース・パッド６０とドレイン・パッド６１とを形成する段階である。まず、フォトリソグラフィ方式でゲート酸化膜５０ａ、５０ｂをエッチングする。このとき、ソース１３、及びドレイン１４が現われるように、第１と第２のコンタクトホール（Ｃｏｎｔａｃｔ Ｈｏｌｅ）（図示せず）を形成する。その後、第１と第２のコンタクトホールが埋め立てられるように金属膜４２を蒸着し、フォトレジストを除いて、ソース・パッド６０とドレイン・パッド６１とを形成する。フォトレジストを除く方法は、当業者の範囲で自明であるため、詳細な説明は以下では省略する。
第１０の段階は、ゲートを形成する段階である。ゲートは、約１００〜５００ｎｍの厚さを有するように形成することが望ましく、ゲート酸化膜５０ａ、５０ｂによって、コントロールゲート６２（図１６、図１７に示す）、または、Ｔ型ゲート６３（図１８に示す）で形成される。
コントロールゲート６２の場合を説明すると、次の通りである。電子線リソグラフィ、または、フォトリソグラフィを用いて、金属点シリサイド量子ドット４１の上部のゲート酸化膜５０ａ、５０ｂの上にレジストパターンを形成する。この後、図１７に示したように、シリサイド量子ドット４１の上部が埋め立てられるように金属膜４２を蒸着した後に、レジストパターンを除いて、コントロールゲート６２を形成する。このようなコントロールゲート６２は、金属点シリサイド量子ドット４１の領域と一部のソース１３、及びドレイン１４領域とのポテンシャルを変化させるので、容易に製造することができる。
Ｔ型ゲート６３は、コントロールゲート６２と同じ方法で成る。ただ、ゲート酸化膜５０ａ、５０ｂの厚さの違いにより、図１８に示したように、Ｔ字状となる。このようなＴ型ゲート６３は、金属点シリサイド量子ドット４１の上部に位置して、金属点シリサイド量子ドット４１のポテンシャルのみ変化させるので、シリサイド量子ドット４１とソース１３、及びドレイン１４領域との干渉を最小化させる長所がある。
本発明の望ましい実施例では、ソース・パッド６０とドレイン・パッド６１とを先に形成し、ゲートを後工程で製造する場合を説明しているが、ゲートを先に形成し、ソース・パッド６０とドレイン・パッド６１とを製造することも可能である。
（第２の実施例）
図２１は、本発明による常温動作単電子素子の製作方法に対する第２の実施例によって製作された単電子素子の斜視図である。本発明による第２の実施例の第１の段階乃至第４の段階は、第１の実施例の第１の段階乃至第４の段階と同様であるため前述した内容を参照する。
図２１は、本発明による常温動作単電子素子の製作方法に対する第２の実施例によって製作された単電子素子の斜視図である。本発明による第２の実施例の第１の段階乃至第４の段階は、第１の実施例の第１の段階乃至第４の段階と同様であるため前述した内容を参照する。
本第２実施例の第５の段階は、シリサイド・トレンチ３１が形成されたＳＯＩ基板の上面全体に金属膜４２を成膜して、シリサイド化する。このとき、金属膜４２の材質は、シリコン層とシリサイド化ができる金属であれば、どのようなものでも可能である。本発明の望ましい実施例では、例えば、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、チタン（Ｔｉ）などがあり、ニッケル（Ｎｉ）を用いることができる。
このような金属膜４２は、熱処理工程を通じて形成するが、形成時は、電子線蒸着機、または、分子線エピタキシーを用いて、０．１ｎｍ〜１ｎｍの厚さくらいに成膜する。
このように形成された金属膜４２は、熱処理過程を通じて、金属点シリサイド化される。金属点シリサイド化は、図２０と同様に、金属膜４２とシリコン層１０であるアクティブ領域１０ａとが当接する部分、すなわち、シリサイド・トレンチ３１の部分でのみ成る。シリコン酸化膜３０は、金属膜４２と結合しないから、残りの部分ではシリサイド化されていない。
第６の段階は、シリサイド量子ドット４１を形成する段階である。シリサイド量子ドット４１を形成するために、シリコン酸化膜３０とシリサイド化されていない金属膜４２を除く。シリコン酸化膜３０とシリサイド化されていない金属膜４２とを除く方法は、前述した第１の実施例で使用した方法と同様である。
第７の段階は、保護膜７０を形成する段階である。保護膜７０は、シリサイド量子ドット４１を含むアクティブ領域１０ａを保護するためのものであり、シリコン基板１２の上部に一定の厚さで形成するようになる。この保護膜７０は、第１の実施例のゲート酸化膜５０ａ、５０ｂに該当する。
第８の段階は、ソース・パッド６０、及びドレイン・パッド６１を形成する段階である。この段階は、ゲート酸化膜に該当する保護膜７０に第１と第２のコンタクトホールを形成し、ここに金属膜を蒸着して、ソース・パッド６０、及びドレイン・パッド６１を形成する。
最後に、第９の段階は、ゲートを形成する段階である。このときのゲートは、シリコン基板１２の下部、望ましくは、量子ドットの下に位置するように形成されたボトムゲート（Ｂｏｔｔｏｍ ｇａｔｅ）６４である。このボトムゲート６４は、シリサイド量子ドット４１を制御するゲートで、追加工程無しに製作することができる。特に、金属点シリサイド量子ドットが形成された後、シリサイドに熱処理がされると変形が生じるので、変形を最小限にすることができる。このとき、ゲートの厚さは１００ｎｍ〜５００ｎｍで製作する。
多数個の金属点シリサイド量子ドット４１が直列に配列されると、一つの量子ドットに定義される単電子素子に比べて、低い電気容量となるので、本発明による単電子素子は、常温で動作することができる。
一方、本発明は、前述した製作方法によって製造された常温動作単電子素子を含む。
本発明の望ましい実施例を説明したが、発明の要旨と範囲から外れることなく、多様な修正や変形をすることができる。したがって、添付した特許請求の範囲は、本発明の要旨の範囲内において、修正や変形が可能である。
１０ シリコン層
１０ａ アクティブ領域
１１ 絶縁層
１２ シリコン基板
１３ ソース
１４ ドレイン
２０ マスク
３０ シリコン酸化膜
３１ シリサイド・トレンチ
４０ 酸化膜
４１ シリサイド量子ドット
４２ 金属膜
５０ａ、５０ｂ ゲート酸化膜
６０ ソース・パッド
６１ ドレイン・パッド
６２ コントロールゲート
６３ Ｔ型ゲート
６４ ボトムゲート
７０ 保護膜
１０ａ アクティブ領域
１１ 絶縁層
１２ シリコン基板
１３ ソース
１４ ドレイン
２０ マスク
３０ シリコン酸化膜
３１ シリサイド・トレンチ
４０ 酸化膜
４１ シリサイド量子ドット
４２ 金属膜
５０ａ、５０ｂ ゲート酸化膜
６０ ソース・パッド
６１ ドレイン・パッド
６２ コントロールゲート
６３ Ｔ型ゲート
６４ ボトムゲート
７０ 保護膜
Claims (19)
- シリコン基板上に、絶縁層とシリコン層とが順次に積層されてなされたＳＯＩ基板の前記シリコン層をエッチングして、アクティブ領域を形成する第１の段階と、
前記アクティブ領域の中央チャンネル部にマスクを形成し、前記アクティブ領域の一部に不純物イオンを注入して、ソース領域とドレイン領域とを形成する第２の段階と、
前記ＳＯＩ基板の上部全面に、シリコン酸化膜を形成する第３の段階と、
前記アクティブ領域のチャンネル部分をエッチングして、シリサイド・トレンチを形成する第４の段階と、
前記ＳＯＩ基板の上面全体に、酸化膜を成膜する第５の段階と、
前記酸化膜の上面全体に、金属膜を成膜する第６の段階と、
前記金属膜の一部を熱処理して、シリサイドを形成し、前記シリコン酸化膜とシリサイド化されていない前記金属膜とを除いて、直列のシリサイド量子ドットを形成する第７の段階と、
前記ＳＯＩ基板の上部全面に、ゲート酸化膜を成膜する第８の段階と、
前記アクティブ領域の両端に形成されたソースとドレインとの上部に位置した前記ゲート酸化膜の一部をエッチングして、各々コンタクトホールを形成し、前記コンタクトホールが埋め立てられるように金属膜を成膜して、ソース・パッドとドレイン・パッドとを形成する第９の段階と、
前記シリサイド・トレンチの上部に、レジストパターンを形成して、ゲートを形成する第１０の段階と、を含むことを特徴とする常温動作単電子素子の製作方法。 - 前記アクティブ領域の長さは１〜１００ｎｍであり、幅は１０〜１５ｎｍであることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記アクティブ領域は、フォトリソグラフィ、電子線リソグラフィ、または、反応性イオンエッチング方法によって形成されることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記シリコン酸化膜は、厚さが２〜１０ｎｍであることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第３の段階における前記シリコン層の厚さは、４０〜４５ｎｍであり、幅は６〜１０ｎｍであることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第４の段階は、前記アクティブ領域のチャンネル部分の厚さが２〜１０ｎｍになるように、反応性イオンエッチングによることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第５の段階の前記酸化膜は、過酸化水素水、または空気中に放置する方式で形成されることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第６の段階の前記金属膜は、コバルトであることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第６の段階の前記金属膜は、厚さが０．１〜１ｎｍになるように、電子線蒸着機、または、分子線エピタキシーで成膜することを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第７の段階は、電子線リソグラフィ方式を用いて熱処理することにより、前記シリサイド量子ドットを形成することを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第７の段階の前記シリコン酸化膜は、ＢＯＥによって除かれ、前記シリサイド化されていない前記金属膜は、硫酸と過酸化水素との混合溶液によって除かれることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第７の段階の前記シリサイド量子ドットは、直径が２〜１０ｎｍで、１〜５０個形成されたことを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第８の段階の前記ゲート酸化膜の厚さは、３０〜５０ｎｍで、化学気相蒸着法によって形成されたことを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記第８の段階で、前記ゲート酸化膜の厚さは１００〜３００ｎｍであり、前記シリサイド・トレンチ上の前記ゲート酸化膜の厚さは３０〜５０ｎｍで、化学気相蒸着法によって形成されることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記ゲートは、コントロールゲート、または、Ｔ型ゲートであることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- 前記ゲートの厚さは、１００〜５００ｎｍであることを特徴とする請求項１に記載の常温動作単電子素子の製作方法。
- シリコン基板上に、絶縁層とシリコン層とが順次に積層されてなされたＳＯＩ基板の前記シリコン層をエッチングして、アクティブ領域を形成する第１の段階と、
前記アクティブ領域の中央チャンネル部にマスクを形成し、前記アクティブ領域に不純物イオンを注入する第２の段階と、
前記ＳＯＩ基板の上部全面に、シリコン酸化膜を形成する第３の段階と、
前記アクティブ領域のチャンネル部分のシリコン酸化膜をマスクとして用いて、チャンネル部分をエッチングしてシリサイド・トレンチを形成する第４の段階と、
前記ＳＯＩ基板の上面全体に、金属膜を蒸着して、シリサイド化する第５の段階と、
前記シリコン酸化膜、及びシリサイド化されていない前記金属膜を除いて、直列のシリサイド量子ドットを形成する第６の段階と、
前記ＳＯＩ基板の上部全面にかけて、保護膜を形成する第７の段階と、
前記アクティブ領域の両端に形成されたソース、及びドレインの上部に位置した保護膜をエッチングして、各々コンタクトホールを形成し、前記各コンタクトホールが埋め立てられるように金属膜を蒸着して、ソース・パッド、及びドレイン・パッドを形成する第８の段階と、
前記ＳＯＩ基板の底面に金属膜を蒸着して、ボトムゲートを形成する第９の段階と、を含むことを特徴とする常温動作単電子素子の製作方法。 - 請求項１による製作方法で製作されたことを特徴とする常温動作単電子素子。
- 請求項１７による製作方法で製作されたことを特徴とする常温動作単電子素子。
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