JP2002289841A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 オフセットスペーサを付設したゲート電極の
上面に、シリサイド膜の形成に必要な面積を確保しつ
つ、微細ゲートを有する半導体装置を実現する。 【解決手段】 シリコン基板１１上にシリコン酸化膜１
２を堆積し、その上にポリシリコン膜１３を堆積する。
ポリシリコン膜１３に上部で濃度が高くなるように窒素
を導入した後、ポリシリコン膜１３をパターニングして
ゲート電極１３ａを形成する。ゲート電極１３ａの表面
を覆うシリコン酸化膜１４を形成した後、ゲート電極の
側面上に下部で厚く、上部で薄いオフセットスペーサ１
４ａを残す。次に、エクステンション領域１８をシリコ
ン基板内に形成後ゲート上部にシリサイド膜２０ａを形
成する。ゲート電極の上部にシリサイド膜を形成する寸
法を確保でき、ゲート長の短いゲート電極をデザインル
ールを変えずに形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、ゲート電極の側方
に下部の膜厚が厚く上部の膜厚が薄いオフセットスペー
サを設けた半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年デバイスの微細化に伴い、ＭＯＳト
ランジスタの速度向上を図るために、ゲート電極とソー
ス・ドレイン間のオーバラップ容量を低減することが必
要となってきている。このために、従来より、ゲート電
極の側面上にシリコン酸化膜からなるオフセットスペー
サを形成し、ゲート電極及びオフセットスペーサをマス
クとしてソース・ドレインエクステンション領域（以
下、エクステンション領域と称す）を形成するための、
高濃度のイオン注入を行う方法が採られている。これに
より、オフセットスペーサを形成しない場合に比べて、
シリコン基板内のゲート電極の直下方に位置する領域へ
のエクステンション領域の入り込みを浅くすることがで
き、ゲート電極とエクステンション領域との間のオーバ
ラップ容量を低減することができる。上記のオフセット
スペーサを形成する手段として従来行われている技術の
説明を、図６（ａ）〜（ｅ）及び図７（ａ）〜（ｅ）を
参照しながら以下に行う。

【０００３】図６（ａ）〜（ｅ）は、第１の従来例にお
ける半導体装置の製造方法を示す断面図である。

【０００４】まず、図６（ａ）に示す工程で、シリコン
基板１０１上にシリコン酸化膜１０２を形成する。次
に、基板上にポリシリコン膜を堆積した後、リソグラフ
ィ技術及びドライエッチングにより、ポリシリコン膜を
パターニングしてゲート電極１０３を形成する。

【０００５】次に、図６（ｂ）に示す工程で、ＣＶＤ法
により基板上にシリコン酸化膜１０４を堆積する。

【０００６】続いて、図６（ｃ）に示す工程で、シリコ
ン酸化膜１０４をエッチバックしてゲート電極１０３の
側面上にオフセットスペーサ１０４ａを形成するととも
に、ゲート電極１０３の下にゲート絶縁膜１０２ａを形
成する。これに続いて、ゲート電極１０３及びオフセッ
トスペーサ１０４ａをマスクとしてイオン注入を行い、
シリコン基板１０１内のゲート電極１０３の両側方にエ
クステンション領域１０８を形成する。

【０００７】次に、図６（ｄ）に示す工程で、基板上に
シリコン酸化膜等の絶縁膜を堆積した後、これをエッチ
バックし、オフセットスペーサ１０４ａの外側にサイド
ウォール１０９を形成する。その後、ゲート電極１０
３、オフセットスペーサ１０４ａ及びサイドウォール１
０９をマスクとしてイオン注入を行い、シリコン基板１
０１内のエクステンション領域１０８の外側に高濃度ソ
ース・ドレイン領域１０７を形成する。

【０００８】次に、図６（ｅ）に示す工程で、基板上に
コバルト、ニッケル等の金属膜を堆積してから、ゲート
電極１０３の上部及び高濃度ソース・ドレイン領域１０
７の露出しているシリコン表面部とコバルト、ニッケル
等とを反応させることにより、低抵抗化のためのシリサ
イド膜１１０を、ゲート電極１０３の上部及び高濃度ソ
ース・ドレイン領域１０７の露出している表面部に自己
整合的に形成する。

【０００９】次に、図７（ａ）〜（ｅ）は、第２の従来
例における半導体装置の製造方法を示す。

【００１０】図７（ａ）に示す工程で、シリコン基板１
０１上にシリコン酸化膜１０２を形成する。次に、基板
上にポリシリコン膜を堆積した後、リソグラフィ技術及
びドライエッチングにより、ポリシリコン膜をパターニ
ングしてゲート用電極１１３を形成する。

【００１１】次に、図７（ｂ）に示す工程で、酸素雰囲
気中でゲート用電極１１３の熱酸化を行ない、ゲート電
極１１３ａの表面上にシリコン酸化膜１１４を形成す
る。

【００１２】続いて、図７（ｃ）に示す工程で、シリコ
ン酸化膜１１４及び１０２をエッチバックすることによ
り、オフセットスペーサ１１４ａをゲート電極１１３ａ
の側面上に、ゲート酸化膜１０２ａをゲート電極１１３
ａの下にそれぞれ形成する。その後、ゲート電極１１３
ａ及びオフセットスペーサ１１４ａをマスクとしてイオ
ン注入を行ない、エクステンション領域１０８をシリコ
ン基板内のゲート電極１１３ａの両側方に形成する。

【００１３】次に、図７（ｄ）に示す工程で、基板上に
シリコン酸化膜等の絶縁膜を堆積した後、これをエッチ
バックし、サイドウォール１０９を形成する。その後、
ゲート電極１１３ａ、オフセットスペーサ１１４ａ及び
サイドウォール１０９をマスクとしてイオン注入を行
い、シリコン基板内のエクステンション領域１０８の外
側に高濃度ソース・ドレイン領域１０７を形成する。

【００１４】次に、図７（ｅ）に示す工程で、基板上に
コバルト、ニッケル等の金属膜を堆積してから、ゲート
電極１１３ａの上部及び高濃度ソース・ドレイン領域１
０７の露出しているシリコン表面部とコバルト、ニッケ
ル等とを反応させることにより、低抵抗化のためのシリ
サイド膜１１０を、ゲート電極１１３ａの上部及び高濃
度ソース・ドレイン領域１０７の露出している表面部に
自己整合的に形成する。

【００１５】上記第１、第２のどちらの技術を用いて
も、オフセットスペーサを形成することができ、オフセ
ットスペーサを形成しない場合に比べて、シリコン基板
内のゲート電極の直下方に位置する領域へのエクステン
ション領域の入り込みを浅くすることができる。これに
より、ＭＯＳトランジスタにおいて、ゲート電極とエク
ステンション領域との間のオーバーラップ容量を低減す
る効果が得られる。

【００１６】

【発明が解決しようとする課題】しかしながら、図６
（ａ）〜（ｅ）及び図７（ａ）〜（ｅ）に示した第１、
第２の従来例では、いくつかの問題点がある。これにつ
いて、以下で順を追って説明する。

【００１７】ここで、実効的なゲート長とゲート電極自
体のゲート長の関係について以下に補足する。

【００１８】図８（ａ）、（ｂ）は、第１の従来例にお
いて、ポリシリコン膜をパターニングした直後のゲート
電極の横方向寸法（ゲートパターニング寸法；Ｌ₁ ）と
オフセットスペーサを含めた実効的なゲート長Ｌｎ₁
（＝（Ｌｇ＋２Ｌｏ））とを示す図である。ここで、Ｌ
ｇはゲート電極自体の電極ゲート長、Ｌｏはオフセット
スペーサの厚みを表わす。

【００１９】また、図８（ｃ）、（ｄ）は、第２の従来
例において、ゲートパターニング寸法Ｌ₂と実効的なゲ
ート長Ｌｎ₂（＝（Ｌｇ＋２Ｌｗ））とを示す図であ
る。ここで、Ｌｗはオフセットスペーサの厚みを表わ
す。比較のため、第１及び第２の従来例それぞれにおけ
るゲート自体のゲート長を同一としている。

【００２０】第１の従来例におけるゲートパターニング
寸法Ｌ₁ は、オフセットスペーサ形成の前後で変化しな
いので、オフセットスペーサ１０４ａ形成後のゲート電
極１０３自体の電極ゲート長Ｌｇと同一寸法となる。と
ころが、実効的なゲート長Ｌｎ₁ は、イオン注入のマス
クとなるオフセットスペーサ１０４ａの厚みＬｏを含む
部分の横方向寸法で決まるため、Ｌｇ＋２Ｌｏとなる
（図８ｂ参照）。すなわち、実効的なゲート長Ｌｎ₁ に
対してゲートパターニング寸法Ｌ₁はＬｎ₁−２Ｌｏとな
る。従って、実効的なゲート長Ｌｎ₁ を０．１０μｍに
する場合、オフセットスペーサ１０４ａの厚みＬｏを一
般的に必要とされる１０ｎｍにすると、ゲートパターニ
ング寸法Ｌ₁は０．０８μｍとなる。

【００２１】一方、第２の従来例では、オフセットスペ
ーサとなる酸化膜は、ゲート用電極１１３を構成するポ
リシリコンを浸食することにより形成されるので、酸化
膜の形成により、ゲート電極１１３ａの体積は小さくな
る。一方、酸化により形成される酸化膜の体積は、浸食
したポリシリコンの体積よりも大きくなる。従って、オ
フセットスペーサ１１４ａ形成後のゲート電極１１３ａ
自体のゲート長Ｌｇは、ゲート電極１１３のゲートパタ
ーニング寸法をＬ₂ 、オフセットスペーサ１１４ａの厚
さをＬｗ、ゲート電極１１３ａの酸化に伴う片側の横方
向寸法の増加分をＬｏｘとするとＬ₂−（２Ｌｗ−２Ｌ
ｏｘ）となる。ところが、実効的なゲート長Ｌｎ₂に対
してゲートパターニング寸法Ｌ₂は、Ｌｎ₂−２Ｌｏｘと
なる。従って、実効的なゲート長Ｌｎ₂を０．１０μｍ
にする場合、オフセットスペーサ１１４ａの厚さＬｗを
第１の従来例と同様に１０ｎｍとし、このときの酸化に
よる増加分Ｌｏｘが約４ｎｍのとき、ゲート電極１１３
のゲートパターニング寸法Ｌ₂ は、約０．０９２μｍと
なる。

【００２２】このことは、同一の実効的なゲート長を持
つゲート電極を作製する場合、ＣＶＤ法を用いる第１の
従来例では熱酸化法を用いる第２の従来例に比べてゲー
トパターニング寸法を小さくする必要があることを意味
する。従って、第１の従来例においては、ゲート電極１
０３の微細化に伴って、ゲート電極の加工が難しくなる
というおそれがある。また、オフセットスペーサ１０４
ａとして要求される膜厚が薄くなるにつれ、ＣＶＤ法に
よって酸化膜を成膜する場合の成膜膜厚と、異方性ドラ
イエッチングにより形成されるオフセットスペーサの膜
厚の制御が難しくなり、膜厚のばらつきも大きくなると
いう不具合がある。さらに、ゲート電極１０３自体の電
極ゲート長Ｌｇは実効的なゲート長Ｌｎ₁ より短いた
め、ゲート電極１０３上に低抵抗化のためのシリサイド
膜を形成するのが物理的に難しいという不具合もある。

【００２３】第２の従来例では、第１の従来例と比較し
てゲートパターニング寸法を大きくでき、膜厚の制御性
も良好である。しかしながら、ゲート電極１１３ａ自体
の電極ゲート長Ｌｇは実効的なゲート長より短い点は第
１の従来例と同じであり、ゲート電極上にシリサイド膜
を形成するのが物理的に難しいという不具合は依然とし
て残されている。

【００２４】本発明の目的は、オフセットスペーサを付
設したゲート電極の上面において、良好なシリサイド膜
を形成するのに必要な寸法を確保するための手段を講ず
ることにより、微細化に適し、駆動力の大きい半導体装
置及びその製造方法を提供することにある。

【００２５】

【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板と、上記半導体基板上に形成されたゲ
ート絶縁膜と、上記ゲート絶縁膜の上に設けられ、パタ
ーン幅が下部に比べて上部の方が広い導体膜からなるゲ
ート電極と、上記ゲート電極の側部に酸化によって設け
られ、下部で厚く、上部で薄い酸化膜からなるオフセッ
トスペーサと、上記半導体基板内における上記ゲート電
極の両側方に設けられた不純物拡散領域と、上記ゲート
電極の上部に設けられたゲートシリサイド膜とを備えて
いる。

【００２６】これにより、オフセットスペーサによりゲ
ート長寸法を微細化したゲート電極において、ゲート電
極の上面の面積を十分確保できるので、ゲート電極上に
良好なシリサイド膜を形成することができる。すなわ
ち、ゲート抵抗を小さく維持しつつ、デザインルールよ
りも微細化されたゲート長を有する半導体装置が得られ
る。

【００２７】上記第１の半導体装置において、上記ゲー
ト電極が、酸化抑制機能を持つ第１の不純物を含み、上
記第１の不純物の濃度が、上記ゲート電極のうち、上記
絶縁膜に近い下部に比べて、上記ゲートシリサイド膜に
近い上部の方が高濃度になっていることにより、オフセ
ットスペーサによりゲート長寸法が微細化されたゲート
電極において、ゲート電極の上面の面積を十分確保でき
るので、ゲート電極上に良好なシリサイド膜を形成する
ことができる。すなわち、ゲート抵抗を小さく維持しつ
つ、デザインルールよりも微細化されたゲート長を有す
る半導体装置が得られる。

【００２８】上記第１の半導体装置において、上記ゲー
ト電極は、上記ゲート絶縁膜上に設けられた下部ゲート
電極と、上記下部ゲート電極上に設けられた上部ゲート
電極とから構成されており、上記下部ゲート電極が、酸
化促進機能を持つ第２の不純物を上記上部ゲート電極よ
りも高濃度に含んでいることにより、オフセットスペー
サによりゲート長寸法を微細化したゲート電極におい
て、ゲート電極の上面の面積を十分確保できるので、ゲ
ート電極上に良好なシリサイド膜を形成することができ
る。すなわち、ゲート抵抗を小さく維持しつつ、デザイ
ンルールよりも微細化されたゲート長を有する半導体装
置が得られる。

【００２９】上記第１の半導体装置において、上記上部
ゲート電極が、酸化抑制機能を持つ第１の不純物を上記
下部ゲート電極よりも高濃度に含んでいることにより、
オフセットスペーサによりゲート長寸法を微細化したゲ
ート電極において、ゲート電極の上面の面積を十分確保
できるので、ゲート電極上に良好なシリサイド膜を形成
することができる。すなわち、ゲート抵抗を小さく維持
しつつ、デザインルールよりも微細化されたゲート長を
有する半導体装置が得られる。

【００３０】本発明の第１の半導体装置の製造方法は、
半導体基板上に絶縁膜を堆積する工程（ａ）と、上記絶
縁膜上に導体膜を堆積する工程（ｂ）と、酸化抑制機能
を持つ抑制用不純物を、上記導体膜の上部では下部より
も高濃度となるように導入する工程（ｃ）と、上記導体
膜をパターニングしてゲート電極を形成する工程（ｄ）
と、上記ゲート電極の表面部を酸化して表面を覆う酸化
膜を形成する工程（ｅ）と、異方性エッチングにより、
上記ゲート電極の上面上の上記酸化膜を除去し、上記ゲ
ート電極の側面上に下部で厚く、上部で薄い酸化膜から
なるオフセットスペーサを形成する工程（ｆ）と、上記
ゲート電極と上記オフセットスペーサとをマスクとして
所望の導電型を有する導電用不純物のイオン注入を行な
って、上記半導体基板内における上記ゲート電極の両側
方に不純物拡散領域を形成する工程（ｇ）と、上記ゲー
ト電極の上部にゲートシリサイド膜を形成する工程
（ｈ）とを含んでいる。

【００３１】上記工程（ｃ）では導体膜の上部では下部
よりも高濃度となるように上記抑制用不純物が導入され
るので、上記工程（ｅ）及び工程（ｆ）において下部で
厚く、上部で薄い酸化膜が形成される。よって、ゲート
長をデザインルールよりも短くしつつ、工程（ｈ）では
ゲート電極の上部に良好なシリサイド膜を形成すること
ができる。すなわち、ゲート抵抗を小さく維持しつつ、
デザインルールよりも微細化されたゲート長を有する半
導体装置を製造することができる。

【００３２】また、上記第１の半導体装置の製造方法に
おいて、上記工程（ｃ）ではイオン注入により上記抑制
用不純物を導入することにより、酸化抑制機能を持つ不
純物の濃度を所望の濃度分布を有するように導入しう
る。

【００３３】あるいは、上記第１の半導体装置の製造方
法において、上記導体膜を形成するときに、上記抑制用
不純物をin-situ ドープすることにより、上記工程
（ｂ）と上記工程（ｃ）とを同時に行なうこともでき
る。

【００３４】これにより、イオン注入よりも確実に、酸
化抑制機能を持つ抑制用不純物の濃度を所望の濃度分布
を有するように導入しうる。

【００３５】上記第１の半導体装置の製造方法におい
て、上記工程（ｅ）より前には、キャリアとなる上記導
電用不純物を上記ゲート電極に導入しないことが好まし
い。

【００３６】これにより、キャリアとなる導電用不純物
を含むゲート電極を酸化処理した場合に起こる、ゲート
電極のパターニング形状の悪化を防ぐことができる。

【００３７】本発明の第２の半導体装置の製造方法は、
半導体基板上に絶縁膜を堆積する工程（ａ）と、上記絶
縁膜の上に第１の導体膜を堆積する工程（ｂ）と、上記
第１の導体膜に酸化促進機能を持つ促進用不純物を導入
する工程（ｃ）と、上記第１の導体膜の上に第２の導体
膜を堆積する工程（ｄ）と、上記第１、第２の導体膜を
パターニングして、下部ゲート電極と上部ゲート電極か
ら構成されるゲート電極を形成する工程（ｅ）と、上記
下部及び上部ゲート電極の表面部を酸化して表面を覆う
酸化膜を形成する工程（ｆ）と、異方性エッチングによ
り、上記ゲート電極の上面上の酸化膜を除去し、上記ゲ
ート電極の側面上に下部で厚く、上部で薄い酸化膜から
なるオフセットスペーサを残す工程（ｇ）と、少なくと
も上記ゲート電極と上記オフセットスペーサとをマスク
として所望の導電型を有する導電用不純物を注入し、上
記半導体基板内における上記ゲート電極の両側方に不純
物拡散領域を形成する工程（ｈ）と、上記ゲート電極の
上部にゲートシリサイド膜を形成する工程（ｉ）とを含
んでいる。

【００３８】上記工程（ｃ）では、上記第１の導体膜に
酸化促進機能を持つ促進用不純物が導入されるので、上
記工程（ｆ）及び工程（ｇ）において下部で厚く、上部
で薄い酸化膜が形成される。よって、ゲート長をデザイ
ンルールよりも短くしつつ、上記工程（ｉ）ではゲート
電極の上部にシリサイドを形成することができる。すな
わち、ゲート抵抗を小さく維持しつつ、デザインルール
よりも微細化されたゲート長を有する半導体装置を製造
することができる。加えて、上記第１の半導体装置の製
造方法に比べてゲート電極の酸化速度が促進されるた
め、上記工程（ｆ）に要する時間を短縮することが可能
になる。

【００３９】また、上記第２の半導体装置の製造方法に
おいて、上記工程（ｄ）の後、工程（ｅ）の前に、上記
第２の導体膜に酸化抑制機能を持つ抑制用不純物を導入
する工程をさらに含むことにより、工程（ｆ）において
上記上部ゲート電極の表面の酸化が抑制されてゲート電
極の上面の面積がより広くなり、微細なゲート電極上で
もゲートシリサイド膜を安定して形成することができ
る。

【００４０】また、上記第２の半導体装置の製造方法に
おいて、上記第２の導体膜への上記抑制用不純物の導入
は、抑制用不純物をin-situ ドープすることにより、上
記工程（ｄ）と同時に行なってもよい。

【００４１】これにより、酸化抑制機能を持つ抑制用不
純物を所望の濃度で導入しうる。

【００４２】尚、上記第２の半導体装置の製造方法にお
いて、上記工程（ｆ）より前には、キャリアとなる上記
導電用不純物を上記ゲート電極に注入しないことが好ま
しい。

【００４３】これにより、キャリアとなる導電用不純物
を含むゲート電極を酸化処理した場合に起こる、パター
ニング形状の悪化を防ぐことができる。

【００４４】また、上記第２の半導体装置の製造方法に
おいて、上記促進用不純物をin-situ ドープすることに
より、上記工程（ｂ）と上記工程（ｃ）とを同時に行な
うこともできる。

【００４５】これにより、酸化促進機能を持つ促進用不
純物を所望の濃度で導入しうる。

【００４６】上記第２の半導体装置の製造方法におい
て、少なくとも上記工程（ｂ）と工程（ｄ）は、酸素を
遮断した環境で行われることが好ましい。

【００４７】これにより、上記第１の導体膜と上記第２
の導体膜の界面において、酸化による絶縁膜の形成を防
ぐことができる。

【００４８】また、上記第２の半導体装置の製造方法に
おいて、上記促進用不純物として、フッ素、キセノン、
ヨウ素のうちから選ばれた１つを使用することが好まし
い。

【００４９】

【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｅ）は、本発明における第１の実施形態に係る半導体
装置の製造工程を示す断面図である。尚、本実施形態で
は、ｎ型ＭＩＳトランジスタの製造方法について説明す
るが、同様な方法によってｐ型ＭＩＳトランジスタも形
成することができる。

【００５０】まず、図１（ａ）に示す工程で、シリコン
基板１１に活性領域を囲むための素子分離（図示せず）
を形成した後、熱酸化法により、シリコン基板１１の活
性領域上に膜厚３ｎｍのシリコン酸化膜１２を形成す
る。次に、ＣＶＤ法により、シリコン酸化膜１２上に膜
厚２００ｎｍのポリシリコン膜１３を堆積した後、シリ
コンの酸化を抑制するための不純物イオン、例えば窒素
イオンを、加速電圧５〜２０ｋｅＶ、１×１０¹⁴〜１×
１０¹⁶／ｃｍ^-2の条件でポリシリコン膜１３へ注入す
る。このとき、窒素の濃度が、ポリシリコン膜１３のう
ちシリコン酸化膜１２に近い下部で最も低く、上部に向
かうにつれ連続的に高くなるように注入を行う。また、
本実施形態では、窒素の導入をイオン注入により行った
が、ポリシリコン膜１３の堆積時にin-situ ドープによ
りポリシリコン膜１３に窒素を導入してもよい。

【００５１】その後、リソグラフィ技術及びドライエッ
チング技術により、ポリシリコン膜１３をパターニング
して、ゲートパターニング寸法が０．０９２μｍ（９２
ｎｍ）のゲート用電極（図示せず）を形成する。

【００５２】次に、図１（ｂ）に示す工程で、基板を酸
素雰囲気中、８５０〜１１００℃で熱処理（ＲＴＡ）
し、ゲート電極１３ａの表面上にシリコン酸化膜１４を
形成する。ここで、熱処理の時間は、例えば８５０℃で
は３０秒、１１００℃では３秒というように、処理温度
により適宜調整する。尚、この熱酸化処理により形成さ
れるシリコン酸化膜１４の膜厚は、ゲート電極１３ａの
下部では約１０ｎｍ（ポリシリコン浸食分６ｎｍ、酸化
による寸法増加分４ｎｍ）と最も厚く、ゲート電極１３
ａの上部に向かうにつれ、窒素導入の効果により、２．
５ｎｍ程度（ポリシリコン浸食分１．５ｎｍ、酸化によ
る寸法増加分１．０ｎｍ）まで連続的に薄くなってい
る。このとき形成されるシリコン酸化膜１４の膜厚の６
割がポリシリコン侵食分、４割が酸化による寸法増加分
である。

【００５３】次に、図１（ｃ）に示す工程で、ゲート電
極１３ａのポリシリコン表面が露出するまで、ドライエ
ッチングを行ない、シリコン酸化膜１４のうちゲート電
極１３ａの上面上の部分、及び、シリコン基板１１上の
シリコン酸化膜１２を除去する。これにより、オフセッ
トスペーサ１４ａがゲート電極１３ａの側面上に形成さ
れ、ゲート絶縁膜１２ａがゲート電極１３ａの下に形成
される。このオフセットスペーサ１４ａを形成すること
により、シリコン基板１１内の、ゲート電極１３ａの直
下方へのエクステンション領域１８の入り込みを浅くす
ることができ、ゲート電極１３ａとエクステンション領
域１８との間のオーバーラップ容量を低減する効果が得
られる。この後、ゲート電極１３ａ及びオフセットスペ
ーサ１４ａをマスクとしてＮ型の不純物イオンである、
例えばＡｓイオンを加速電圧１０ｋｅＶ、５×１０¹⁴ｃ
ｍ^-2で注入し、シリコン基板１１内のゲート電極１３ａ
の両側方にエクステンション領域１８を形成する。尚、
本実施形態では、不純物の領域の例としてエクステンシ
ョン領域１８を挙げたが、これに代えて、より不純物濃
度が低いＬＤＤ領域を形成してもよい。

【００５４】次に、図１（ｄ）に示す工程では、基板上
にＣＶＤ法により、厚さ６０ｎｍのシリコン酸化膜等の
絶縁膜を形成し、これをエッチバックしてサイドウォー
ル１９をオフセットスペーサ１４ａの側面上に形成す
る。ここで、一般的ではないが、サイドウォールの形成
工程を省略することもできる。その後、ゲート電極１３
ａ、オフセットスペーサ１４ａ及びサイドウォール１９
をマスクとして加速電圧３０ｋｅＶ、３×１０¹⁵ｃｍ^-2
でｎ型の不純物イオンである、例えばＡｓイオンのイオ
ン注入を行ない、エクステンション領域１８の外側に高
濃度ソース・ドレイン領域１７を形成する。

【００５５】但し、メモリセル等に使用する半導体装置
の場合、高濃度ソース・ドレイン領域を形成せず、エク
ステンション領域またはＬＤＤ領域のみを不純物拡散領
域として半導体基板内のゲート電極の両側方に形成する
ことがある。

【００５６】次に、図１（ｅ）に示す工程で、ＣＶＤ法
によりコバルト膜を基板上に１０ｎｍ程度堆積し、４０
０〜５００℃に加熱してコバルト膜とシリコンまたはポ
リシリコンとを反応させた後、エッチングにより未反応
の金属コバルト膜を除去する。その後、７００〜８００
℃でシリサイドの相転換を行なうことにより、ゲート電
極１３ａの上部にはコバルトシリサイド膜２０ａ（ゲー
トシリサイド膜）が形成され、高濃度ソース・ドレイン
領域１７の表面部にはコバルトシリサイド膜２０ｂが形
成される。ここで、ゲート電極１３ａの上部のコバルト
シリサイド膜２０ａは本実施形態に必須であるが、高濃
度ソース・ドレイン領域１７の表面部のコバルトシリサ
イド膜２０ｂは形成されていなくともよい。

【００５７】本実施形態によれば、実効的なゲート長が
従来例と同一のゲート電極において、従来の方法よりも
ゲート電極の上面の面積を広くすることができ、ゲート
電極上のシリサイドを物理的に形成しやすくできる。

【００５８】尚、シリサイドを形成するための金属材料
としてはコバルトの他に、タングステン、チタン、ニッ
ケル等を使用してもよい。

【００５９】本実施形態は、ゲート電極を構成するポリ
シリコンに、シリコンの酸化を抑制する機能を持つ窒素
を導入することを特徴としている。その理由について、
以下に説明する。

【００６０】図２は、窒素をポリシリコンに導入した場
合の窒素濃度と熱酸化法による酸化速度との関係を示す
図である。同図に示されているように、ポリシリコン中
の窒素濃度の上昇に伴い、酸化速度が減少していること
が分かる。

【００６１】本実施形態では、窒素の持つシリコンの酸
化を抑制する機能を利用し、ゲート電極を構成するポリ
シリコンにゲート絶縁膜に近い下部で最も窒素濃度が低
く、上部に向かうにつれ連続的に窒素濃度が高くなるよ
うに、窒素を導入している。これにより、ゲート電極の
下方では厚く、ゲート電極の上方に向かうにつれ、連続
的に薄くなるようにオフセットスペーサとなる酸化膜を
形成することができる。例えば、ゲート電極における窒
素の濃度分布の調整により、オフセットスペーサの上部
の膜厚を、下部の最も膜厚が厚い部分の１／２〜１／４
の厚さに形成することが可能である。

【００６２】図３は、本実施形態により作製した半導体
装置の模式図である。図３において、ゲート電極１３ａ
の電極ゲート長をＬｇ、オフセットスペーサの最も厚い
下部での膜厚をＬｗ₁（うちポリシリコン侵食分は３／
５Ｌｗ₁）、オフセットスペーサの上面での膜厚をＬｗ₂
（うちポリシリコン侵食分は３／５Ｌｗ₂）とすると、
実効的なゲート長ＬｎはＬｇ＋２Ｌｗ₁ であり、ゲート
電極１３ａの上面の寸法は、Ｌｇ＋２（３／５Ｌｗ₁−
３／５Ｌｗ₂）となる。実効的なゲート長Ｌｎを０．１
０μｍとした場合、ゲートオーバーラップ容量を小さく
維持するためには、オフセットスペーサの最も厚い部分
での膜厚Ｌｗ₁ は、１０ｎｍが要求される。このとき、
Ｌｗ₂ は最小で約２．５ｎｍとなり、ゲート電極１３ａ
の上面の寸法は約０．０８９μｍ、ゲート絶縁膜１２ａ
側の下面の寸法は約０．０８μｍとなる。一方、上記第
２の従来例では、実効的なゲート長を０．１０μｍとし
た場合、ゲート電極の上面及び下面の寸法は０．０８０
μｍとなる（図８（ｄ）参照）。つまり、本実施形態に
おいては、実効的なゲート長を従来例と同じとした場
合、従来の方法よりも大きなゲート電極の上面の面積を
確保できることになる。これにより、従来技術と異な
り、微細なゲート電極上でもシリサイド膜を安定して形
成することができ、ゲート電極における寄生抵抗を効果
的に低減することができるようになる。

【００６３】また、本実施形態においては、従来例で述
べたオフセットスペーサの膜厚の制御の問題を解決する
ために、オフセットスペーサの形成を熱酸化法によって
行っている。これにより、第２の従来例と同様に、ゲー
トパターニング寸法を大きくでき、膜厚が良好に制御で
きる。すなわち、ゲート抵抗を小さく維持しつつ、デザ
インルールよりも微細化されたゲート長を有する半導体
装置の製造が可能になる。

【００６４】次に、本実施形態に係る半導体装置は、図
１（ｅ）に示すように、シリコン基板１１上に形成され
たシリコン酸化膜からなるゲート絶縁膜１２ａと、上記
ゲート絶縁膜１２ａの上に形成された、窒素を含むポリ
シリコンからなり、ゲート絶縁膜１２ａ側の下面よりも
上面の方が寸法が広くなっているゲート電極１３ａと、
ゲート電極１３ａの側部を酸化して設けられ、膜厚が下
部で厚く、上部に向かうにつれ連続的に薄くなるように
形成されたシリコン酸化物からなるオフセットスペーサ
１４ａと、オフセットスペーサ１４ａの側面上に設けら
れたサイドウォール１９とを備えている。また、シリコ
ン基板１１内における、ゲート電極１３ａの両端直下と
その側方にはエクステンション領域１８が設けられ、エ
クステンション領域１８の外側には高濃度ソース・ドレ
イン領域１７が設けられている。さらに、ゲート電極１
３ａの上部にはコバルトシリサイド膜２０ａが形成さ
れ、高濃度ソース・ドレイン領域１７の表面部にはコバ
ルトシリサイド膜２０ｂが形成されている。

【００６５】本実施形態に係る半導体装置の特徴は、ゲ
ート電極１３ａの側部を酸化して設けられたオフセット
スペーサ１４ａが、ゲート電極の下部で厚く、上部へ向
かうに従って連続的に薄く形成されている点にある。こ
れにより、ゲート電極の上面の面積を広く確保しつつ、
実効的なゲート長をより短くすることができる。よっ
て、ゲート電極における寄生抵抗が小さく、且つ駆動力
の大きい半導体装置が得られる。

【００６６】（第２の実施形態）図４（ａ）〜（ｅ）
は、本発明における第２の実施形態に係る半導体装置の
製造工程を示す断面図である。尚、第１の実施形態と同
様にｎ型ＭＩＳトランジスタの製造方法について説明す
るが、同様な方法によりｐ型ＭＩＳトランジスタも形成
できる。

【００６７】まず、図４（ａ）に示す工程で、シリコン
基板１１に活性領域を囲むための素子分離（図示せず）
を形成した後、熱酸化法により、シリコン基板１１の活
性領域上に膜厚３ｎｍのシリコン酸化膜１２を形成す
る。次に、ＣＶＤ法により、シリコン酸化膜１２上に膜
厚１００ｎｍの第１のポリシリコン膜２１を堆積した
後、シリコンの酸化を促進するための不純物イオン、例
えばフッ素イオンを、加速電圧６０ｋｅＶ、１×１０¹⁴
〜１×１０¹⁵／ｃｍ^-2の条件で第１のポリシリコン膜２
１へ注入する。本実施形態では、フッ素の導入をイオン
注入により行ったが、第１のポリシリコン膜２１の堆積
時にin-situ ドープによりフッ素の導入を行ってもよ
い。また、シリコンの酸化を促進する不純物として、本
実施形態ではフッ素を用いたが、他にヨウ素、キセノン
等を使用することもできる。次に、ＣＶＤ法により、膜
厚１００ｎｍの第２のポリシリコン膜２２を第１のポリ
シリコン膜２１の上に形成する。ここで、上記第１のポ
リシリコン膜２１と第２のポリシリコン膜２２の界面に
酸化による絶縁膜が形成されるのを防ぐために、第１、
第２のポリシリコン膜２１、２２を形成する工程は、例
えばクラスタリング装置中のロードロックチャンバ等の
装置を用いて、酸素を除いた条件で行なう必要がある。

【００６８】その後、リソグラフィ技術及びドライエッ
チング技術により、第１及び第２のポリシリコン膜２
１、２２をパターニングして、パターニング寸法が０．
０９２μｍ（９２ｎｍ）の下部ゲート用電極及び上部ゲ
ート用電極（図示せず）を形成する。

【００６９】次に、図４（ｂ）に示す工程で、基板を酸
素雰囲気中、８５０〜１１００℃で熱処理（ＲＴＡ）
し、下部ゲート電極２１ａ及び上部ゲート電極２２ａか
らなるゲート電極２４の露出したシリコン表面上にシリ
コン酸化膜２３を形成する。ここで、熱処理の時間は、
第１の実施形態の場合よりも短く、例えば８５０℃では
１５秒、１１００℃では２秒というように、処理温度に
より適宜調整する。尚、この熱酸化処理により形成され
るシリコン酸化膜２３の膜厚は、下部ゲート電極２１ａ
の側面上ではシリコンの酸化を促進するフッ素の機能に
より約１０ｎｍ、上部ゲート電極２２ａの側面上では、
２．５ｎｍ程度になっている。

【００７０】次に、図４（ｃ）に示す工程で、ゲート電
極２４のポリシリコン表面が露出するまでドライエッチ
ングを行ない、シリコン酸化膜２３のうちゲート電極２
４の上面上の部分、及び、シリコン基板１１上のシリコ
ン酸化膜１２を除去する。これにより、オフセットスペ
ーサ２３ａがゲート電極２４の側面上に形成され、ゲー
ト絶縁膜１２ａがゲート電極２４の下に形成される。こ
のオフセットスペーサ２３ａを形成することにより、シ
リコン基板１１内の、ゲート電極２４の直下方へのエク
ステンション領域１８の入り込みを浅くすることがで
き、ゲート電極２４とエクステンション領域１８との間
のオーバーラップ容量を低減する効果が得られる。この
後、ゲート電極２４及びオフセットスペーサ２３ａをマ
スクとしてＮ型の不純物イオンである、例えばＡｓイオ
ンを加速電圧１０ｋｅＶ、５×１０ ¹⁴ｃｍ^-2で注入し、
シリコン基板１１内のゲート電極２４の両側方にエクス
テンション領域１８を形成する。尚、本実施形態では、
不純物領域の例としてエクステンション領域１８を挙げ
たが、これに代えて、より不純物濃度が低いＬＤＤ領域
を形成してもよい。

【００７１】次に、図４（ｄ）に示す工程では、基板上
にＣＶＤ法により、厚さ６０ｎｍのシリコン酸化膜等の
絶縁膜を形成し、これをエッチバックしてサイドウォー
ル１９をオフセットスペーサ２３ａの側面上に形成す
る。ここで、一般的ではないが、サイドウォールの形成
工程を省略することもできる。その後、ゲート電極２
４、オフセットスペーサ２３ａ及びサイドウォール１９
をマスクとして加速電圧３０ｋｅＶ、３×１０¹⁵ｃｍ^-2
でＮ型の不純物イオンである、例えばＡｓイオンのイオ
ン注入を行ない、エクステンション領域１８の外側に高
濃度ソース・ドレイン領域１７を形成する。

【００７２】但し、メモリセル等に使用する半導体装置
の場合、高濃度ソース・ドレイン領域を形成せず、エク
ステンション領域またはＬＤＤ領域のみを半導体基板内
のゲート電極の両側方に形成することがある。

【００７３】次に、図４（ｅ）に示す工程で、ＣＶＤ法
によりコバルト膜を基板上に１０ｎｍ程度の厚さで堆積
し、４００〜５００℃に加熱してコバルト膜とシリコン
及びポリシリコンとを反応させた後、エッチングにより
未反応のコバルト膜を除去する。その後、７００〜８０
０℃でシリサイドの相転換を行なうことにより、ゲート
電極２４上にコバルトシリサイド膜３０ａ（ゲートシリ
サイド膜）が形成され、高濃度ソース・ドレイン領域１
７の露出しているシリコン表面上にコバルトシリサイド
膜３０ｂが形成される。ここで、ゲート電極２４の上部
のコバルトシリサイド膜３０ａは本実施形態に必須であ
るが、高濃度ソース・ドレイン領域１７の表面部のコバ
ルトシリサイド膜３０ｂは形成されていなくともよい。

【００７４】本実施形態によれば、実効的なゲート長が
従来例と同一のゲート電極において、従来の方法よりも
ゲート電極の上面の面積を大きくすることができ、ゲー
ト電極上のシリサイドを物理的に形成しやすくできる。

【００７５】本実施形態は、下部ゲート電極２１ａを構
成するポリシリコンに、シリコンの酸化を促進する機能
を持つフッ素を導入することを特徴としている。その理
由について、以下に説明する。

【００７６】フッ素、ヨウ素、キセノン等の不純物は、
シリコンまたはポリシリコンに加えることにより、これ
らの酸化を促進する機能を持っている。

【００７７】本実施形態では、フッ素の持つシリコンの
酸化を促進する機能を利用し、下部ゲート電極２１ａを
構成するポリシリコンにフッ素を導入し、上部ゲート電
極２２ａを構成するポリシリコンには酸化促進機能を持
つ添加物を加えない。これにより、ゲート電極２４うち
下部ゲート電極２１ａの側面には厚く、上部ゲート電極
２２ａの側面には薄いオフセットスペーサ２３ａを形成
することができる。また、オフセットスペーサ２３ａの
上部と下部の膜厚の比は、下部ゲート電極２１ａに導入
するフッ素の濃度により調節することが可能である。

【００７８】図４（ｅ）において、下部ゲート電極２１
ａの電極ゲート長をＬｇ、オフセットスペーサ２３ａの
最も厚い下部での膜厚をＬｗ₁ （うちポリシリコン侵食
分は３／５Ｌｗ₁）、オフセットスペーサ２３ａの最も
薄い上面での膜厚をＬｗ₂（うちポリシリコン侵食分は
３／５Ｌｗ₂ ）とすると、実効的なゲート長ＬｎはＬｇ
＋２Ｌｗ₁であり、上部ゲート電極２２ａの上面の寸法
は、Ｌｇ＋２（３／５Ｌｗ₁−３／５Ｌｗ₂）となる。実
効的なゲート長Ｌｎを０．１０μｍとした場合、ゲート
オーバーラップ容量を小さく維持するためには、オフセ
ットスペーサ２３ａの最も厚い部分での膜厚Ｌｗ₁は、
１０ｎｍが要求される。このとき、Ｌｗ₂は２．５ｎ
ｍ、上部ゲート電極２２ａの寸法は約０．０８９μｍと
なり、下部ゲート電極２１ａの寸法は約０．０８μｍと
なる。このように、Ｌｗ₂はオフセットスペーサ２３ａ
の最も厚い部分での膜厚Ｌｗ₁より小さくなるので、上
部ゲート電極２２ａの上面の寸法は必ず０．０８０μｍ
より大きくなる。つまり、本実施形態においては、第１
の実施形態と同様に、実効的なゲート長を従来例と同じ
とした場合、従来の方法よりもゲート電極の上面の寸法
を大きく確保できることになる。これにより、従来技術
とは異なり、微細なゲート電極上でもシリサイド膜を安
定して形成することができ、ゲート電極における寄生抵
抗を効果的に低減することができるようになる。

【００７９】また、本実施形態においては、従来例で述
べたオフセットスペーサの膜厚の制御に関する問題を解
決するために、オフセットスペーサの形成を熱酸化法に
よって行っている。これにより、第２の従来例と同様
に、ゲートパターニング寸法を大きくでき、膜厚が良好
に制御できる。加えて、本実施形態では、ゲート電極表
面部へのシリコン酸化膜の形成工程において、第１の実
施形態に比べて低温条件でも熱処理の時間を短縮するこ
とが可能である。これは、決まった厚さのシリコン酸化
膜をポリシリコンの表面部に形成する場合、酸化を促進
するフッ素を含むポリシリコンの方がフッ素を含まない
ポリシリコンよりも早く酸化されるため、シリコン酸化
膜の形成が短時間で済むためである。

【００８０】次に、本実施形態に係る半導体装置は、図
４（ｅ）に示すように、シリコン基板１１上に形成され
たシリコン酸化膜からなるゲート絶縁膜１２ａと、上記
ゲート絶縁膜１２ａの上に形成された、フッ素を含むポ
リシリコンからなる下部ゲート電極２１ａと、下部ゲー
ト電極２１ａよりも寸法の大きい上部ゲート電極２２ａ
から構成されるゲート電極２４と、下部ゲート電極２１
ａの側面上では膜厚が厚く、上部ゲート電極２２ａの側
面上では膜厚が薄くなるように形成されたシリコン酸化
物からなるオフセットスペーサ２３ａと、上記オフセッ
トスペーサ２３ａの側面上に設けられたサイドウォール
１９とを備えている。また、シリコン基板１１内におけ
る、ゲート電極２４の両端直下とその側方にはエクステ
ンション領域１８が設けられ、エクステンション領域１
８の外側には高濃度ソース・ドレイン領域１７が設けら
れている。さらに、ゲート電極２４の上部にはコバルト
シリサイド膜３０ａが形成され、高濃度ソース・ドレイ
ン領域１７の表面部にはコバルトシリサイド膜３０ｂが
形成されている。

【００８１】尚、オフセットスペーサ２３ａの膜厚は、
下部ゲート電極２１ａの側面上あるいは上部ゲート電極
２２ａの側面上で均一でなくともよいが、オフセットス
ペーサ２３ａ下部は上部より必ず厚く形成される。

【００８２】本実施形態に係る半導体装置の特徴は、下
部ゲート電極２１ａ及び上部ゲート電極２２ａの側部を
酸化して設けられたオフセットスペーサ２３ａが、下部
ゲート電極２１ａの側面上に比べて、上部ゲート電極２
２ａの側面上で膜厚が薄く形成されている点にある。こ
れにより、ゲート電極の上面の面積を広く確保しつつ、
実効的なゲート長をより短くすることができる。よっ
て、ゲート電極における寄生抵抗が小さく、且つ駆動力
の大きい半導体装置が得られる。

【００８３】（第３の実施形態）図５（ａ）〜（ｅ）
は、本発明における第３の実施形態に係る半導体装置の
製造方法を示す断面図である。第１及び第２の実施形態
と同様に、ｎ型ＭＩＳトランジスタの製造方法について
説明するが、同様な方法によってｐ型ＭＩＳトランジス
タも形成することができる。

【００８４】まず、図５（ａ）に示す工程で、シリコン
基板１１に活性領域を囲むための素子分離（図示せず）
を形成した後、熱酸化法により、シリコン基板１１の活
性領域上に膜厚３ｎｍのシリコン酸化膜１２を形成す
る。次に、ＣＶＤ法により、シリコン酸化膜１２上に膜
厚１００ｎｍの第１のポリシリコン膜３１を堆積した
後、シリコンの酸化を促進するための不純物のイオン、
例えばフッ素イオンを、加速電圧３０ｋｅＶ、１×１０
¹⁴〜１×１０¹⁵／ｃｍ^-2の条件で第１のポリシリコン膜
３１へ注入する。シリコンの酸化を促進する不純物とし
て、本実施形態ではフッ素を用いたが、他にヨウ素、キ
セノン等を使用することもできる。次に、ＣＶＤ法によ
り、膜厚１００ｎｍの第２のポリシリコン膜３２を第１
のポリシリコン膜３１の上に形成した後、シリコンの酸
化を抑制するための不純物イオン、例えば窒素イオン
を、加速電圧１０ｋｅＶ、１×１０¹⁵／ｃｍ^-2で第２の
ポリシリコン膜３２へ注入する。ここで、上記第１のポ
リシリコン膜３１と第２のポリシリコン膜３２の界面に
酸化による絶縁膜が形成されるのを防ぐために、第１、
第２のポリシリコン膜３１、３２を形成する工程は、例
えばクラスタリング装置中のロードロックチャンバ等の
装置を用いて、酸素を除いた条件で行なう必要がある。
また、本実施形態においては、第１のポリシリコン膜３
１へのフッ素の導入と、第２のポリシリコン膜３２への
窒素の導入をイオン注入により行ったが、第１及び第２
のポリシリコン膜の堆積時にin-situ ドーピングによっ
て行ってもよい。

【００８５】その後、リソグラフィ技術及びドライエッ
チング技術により、第１及び第２のポリシリコン膜３
１、３２をパターニングして、パターニング寸法が０．
０９２μｍ（９２ｎｍ）の下部ゲート用電極及び上部ゲ
ート用電極（図示せず）を形成する。

【００８６】次に、図５（ｂ）に示す工程で、基板を酸
素雰囲気中、８５０〜１１００℃で熱処理（ＲＴＡ）
し、下部ゲート電極２１ａ及び上部ゲート電極２２ａか
らなるゲート電極２４の露出したシリコン表面上にシリ
コン酸化膜３３を形成する。ここで、熱処理の時間は、
例えば８５０℃では１５秒、１１００℃では２秒という
ように、処理温度により適宜調整する。尚、この熱酸化
処理により形成されるシリコン酸化膜３３の膜厚は、下
部ゲート電極３１ａの側面上ではシリコンの酸化を促進
するフッ素の機能により約１０ｎｍ、上部ゲート電極３
２ａの側面上ではシリコンの酸化を抑制する窒素の機能
により１．５ｎｍ程度になっている。

【００８７】次に、図５（ｃ）に示す工程で、ゲート電
極３４のポリシリコン表面が露出するまでドライエッチ
ングを行ない、シリコン酸化膜３３のうちゲート電極３
４の上面上の部分、及び、シリコン基板１１上のシリコ
ン酸化膜１２を除去する。これにより、オフセットスペ
ーサ３３ａがゲート電極３４の側面上に形成され、ゲー
ト絶縁膜１２ａがゲート電極３４の下に形成される。こ
のオフセットスペーサ３３ａを形成することにより、シ
リコン基板１１内の、ゲート電極３４の直下方へのエク
ステンション領域１８の入り込みを浅くすることがで
き、ゲート電極３４とエクステンション領域１８との間
のオーバーラップ容量を低減する効果が得られる。この
後、ゲート電極３４及びオフセットスペーサ３３ａをマ
スクとしてＮ型の不純物イオンである、例えばＡｓイオ
ンを加速電圧１０ｋｅＶ、５×１０ ¹⁴ｃｍ^-2で注入し、
シリコン基板１１内のゲート電極３４の両側方にエクス
テンション領域１８を形成する。尚、本実施形態では、
不純物領域の例としてエクステンション領域１８を挙げ
たが、これに代えて、より不純物濃度が低いＬＤＤ領域
を形成してもよい。

【００８８】次に、図５（ｄ）に示す工程では、基板上
にＣＶＤ法により、厚さ６０ｎｍのシリコン酸化膜等の
絶縁膜を形成し、これをエッチバックしてサイドウォー
ル１９をオフセットスペーサ３３ａの側面上に形成す
る。ここで、一般的ではないが、サイドウォールの形成
工程を省略することもできる。その後、ゲート電極３
４、オフセットスペーサ３３ａ及びサイドウォール１９
をマスクとして加速電圧３０ｋｅＶ、３×１０¹⁵ｃｍ^-2
でＡｓイオンのイオン注入を行ない、エクステンション
領域１８の外側に高濃度ソース・ドレイン領域１７を形
成する。

【００８９】但し、メモリセル等に使用する半導体装置
の場合、高濃度ソース・ドレイン領域を形成せず、エク
ステンション領域またはＬＤＤ領域のみを半導体基板内
のゲート電極の両側方に形成することがある。

【００９０】次に、図５（ｅ）に示す工程で、ＣＶＤ法
によりコバルト等の金属膜を基板上に１０ｎｍ程度堆積
し、４００〜５００℃に加熱してコバルト膜とシリコン
またはポリシリコンとを反応させた後、エッチングによ
り未反応のコバルト膜を除去する。その後、７００〜８
００℃でシリサイドの相転換を行なうことにより、ゲー
ト電極３４上にコバルトシリサイド膜４０ａ（ゲートシ
リサイド膜）が形成され、高濃度ソース・ドレイン領域
１７の露出しているシリコン表面上にコバルトシリサイ
ド膜４０ｂが形成される。ここで、ゲート電極３４の上
部のコバルトシリサイド膜４０ａは本実施形態に必須で
あるが、高濃度ソース・ドレイン領域１７の表面部のコ
バルトシリサイド膜４０ｂは形成されていなくともよ
い。

【００９１】本実施形態によれば、実効的なゲート長が
従来例及び第１、第２の実施形態と同一のゲート電極に
おいて、従来の方法や上記第１及び第２の実施形態より
もゲート電極の上面の面積を広くすることができ、ゲー
ト電極上のシリサイドを物理的に形成しやすくできる。
尚、シリサイドを形成するための金属材料としてはコバ
ルトの他に、タングステン、チタン、ニッケル等を使用
してもよい。

【００９２】本実施形態は、下部ゲート電極３１ａを構
成するポリシリコンには、シリコンの酸化を促進する機
能を持つフッ素を、上部ゲート電極３２ａを構成するポ
リシリコンには、シリコンの酸化を抑制する窒素をそれ
ぞれ導入することを特徴としている。その理由につい
て、以下に説明する。

【００９３】フッ素、ヨウ素、キセノン等の不純物は、
シリコンまたはポリシリコンに加えることにより、これ
らの酸化を促進する機能を持っている。また、第１の実
施形態で述べたように、窒素は、シリコンの酸化を抑制
する機能を持っている。

【００９４】本実施形態では、フッ素の持つシリコンの
酸化を促進する機能と窒素の持つシリコンの酸化を抑制
する機能の両方を利用し、ゲート電極の下部を構成する
ポリシリコンにフッ素を導入し、上部を構成するポリシ
リコンには窒素を導入する。これにより、ゲート電極３
４のうち下部ゲート電極３１ａの側面には厚く、上部ゲ
ート電極３２ａの側面には薄いオフセットスペーサ３３
ａを形成することができる。また、オフセットスペーサ
３３ａの上部と下部の膜厚の比は、下部ゲート電極３１
ａに導入するフッ素の濃度と上部ゲート電極３２ａに導
入する窒素の濃度により調節することが可能である。

【００９５】図５（ｅ）において、下部ゲート電極３１
ａの電極ゲート長をＬｇ、オフセットスペーサ３３ａの
最も厚い下部での膜厚をＬｗ₁ （うちポリシリコン侵食
分は３／５Ｌｗ₁）、オフセットスペーサ３３ａの最も
薄い上面での膜厚をＬｗ₂（うちポリシリコン侵食分は
３／５Ｌｗ₂ ）とすると、実効的なゲート長ＬｎはＬｇ
＋２Ｌｗ₁ であり、上部ゲート電極３２ａの上面の寸法
は、Ｌｇ＋２（３／５Ｌｗ₁−３／５Ｌｗ₂）となる。実
効的なゲート長Ｌｎを０．１０μｍとした場合、ゲート
オーバーラップ容量を小さく維持するためには、オフセ
ットスペーサ３３ａの最も厚い部分での膜厚Ｌｗ₁ は、
１０ｎｍが要求される。このとき、Ｌｗ₂は１．５ｎ
ｍ、上部ゲート電極３２ａの寸法は約０．０９μｍとな
り、下部ゲート電極３１ａの寸法は約０．０８μｍとな
る。このように、Ｌｗ₂ は第１の実施形態におけるオフ
セットスペーサの上面での膜厚をよりも小さくすること
が可能なので、ゲート電極の上面の寸法は０．０８９μ
ｍより大きくできる。つまり、本実施形態においては、
実効的なゲート長を従来例と同じとした場合、従来の方
法及び第１、第２の実施形態よりもゲート電極の上面の
面積を広く確保できることになる。さらに、本実施形態
においては、上記実施形態１及び２と比較してもより大
きいゲート電極の上面の面積を確保できる。これは、ゲ
ート電極下部にはシリコンの酸化を促進するフッ素を、
ゲート電極上部にはシリコンの酸化を抑制する窒素をそ
れぞれ導入しているため、実効ゲート長を同じとしたと
き、オフセットスペーサの上部の膜厚をより薄くできる
からである。

【００９６】次に、本実施形態に係る半導体装置は、図
５（ｅ）に示すように、シリコン基板１１上に形成され
たシリコン酸化膜からなるゲート絶縁膜１２ａと、上記
ゲート絶縁膜１２ａの上に形成された、フッ素を含むポ
リシリコンからなる下部ゲート電極３１ａと、下部ゲー
ト電極３１ａよりも寸法の大きい、窒素を含むポリシリ
コンからなる上部ゲート電極３２ａ（下部ゲート電極３
１ａと上部ゲート電極３２ａを合わせてゲート電極３４
とする）と、下部ゲート電極３１ａの側面上では膜厚が
厚く、上部ゲート電極３２ａの側面上では膜厚が薄いシ
リコン酸化物からなるオフセットスペーサ３３ａと、オ
フセットスペーサ３３ａの側面上に設けられたサイドウ
ォール１９とを備えている。また、シリコン基板１１内
における、ゲート電極３４の両端直下とその側方にはエ
クステンション領域１８が設けられ、エクステンション
領域１８の外側には高濃度ソース・ドレイン領域１７が
設けられている。さらに、ゲート電極３４の上部にはコ
バルトシリサイド膜４０ａが形成され、高濃度ソース・
ドレイン領域１７の表面部にはコバルトシリサイド膜４
０ｂが形成されている。

【００９７】尚、オフセットスペーサ３３ａの膜厚は、
下部ゲート電極３１ａの側面上あるいは上部ゲート電極
３２ａの側面上で均一でなくともよいが、オフセットス
ペーサ３３ａの下部は上部より必ず厚く形成される。

【００９８】本実施形態に係る半導体装置の特徴は、下
部ゲート電極３１ａ及び上部ゲート電極３２ａの側部を
酸化して設けられたオフセットスペーサ３３ａが、下部
ゲート電極３１ａの側面上ではフッ素により酸化が促進
されて膜厚が厚く、上部ゲート電極３２ａの側面上で
は、窒素により酸化が抑制されて膜厚が薄く形成されて
いる点にある。これにより、ゲート電極の上面の面積を
広く確保しつつ、実効的なゲート長をより短くすること
ができる。よって、ゲート電極における寄生抵抗が小さ
く、且つ駆動力の大きい半導体装置が得られる。

【００９９】

【発明の効果】本発明の半導体装置またはその製造方法
によれば、ゲート電極に酸化を促進あるいは抑制する機
能を持つ不純物を導入する等の手段により、オフセット
スペーサによりゲート長寸法を微細化したゲート電極に
おいて、ゲート電極の上面の面積を十分確保できるの
で、ゲート電極上に良好なシリサイド膜を形成すること
ができる。すなわち、ゲート抵抗を小さく維持しつつ、
デザインルールよりも微細化されたゲート長を有する半
導体装置が得られる。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に
おける半導体装置の製造工程を示す断面図である。

【図２】窒素をポリシリコンに導入した場合の窒素濃度
と熱酸化法による酸化速度との関係を示す図である。

【図３】本発明の第１の実施形態において、図１（ｄ）
で示された工程での半導体装置の断面図である。

【図４】（ａ）〜（ｅ）は、本発明の第２の実施形態に
おける半導体装置の製造工程を示す断面図である。

【図５】（ａ）〜（ｅ）は、本発明の第３の実施形態に
おける半導体装置の製造工程を示す断面図である。

【図６】（ａ）〜（ｅ）は、オフセットスペーサを形成
する際にＣＶＤ法によるシリコン酸化膜の堆積を用いた
従来の半導体装置の製造工程を示す断面図である。

【図７】（ａ）〜（ｅ）は、オフセットスペーサを形成
する際に熱酸化法を用いた従来の半導体装置の製造工程
を示す断面図である。

【図８】従来の実施形態の半導体装置における、ゲート
電極のパターニング寸法と、ゲート電極の断面形状をそ
れぞれ示す図である。

【符号の説明】

１１ シリコン基板 １２ シリコン酸化膜 １２ａ ゲート絶縁膜 １３ ポリシリコン膜 １３ａ ゲート電極 １４ シリコン酸化膜 １４ａ オフセットスペーサ １７ 高濃度ソース・ドレイ
ン領域 １８ エクステンション領域 １９ サイドウォール ２０ａ シリサイド膜 ２０ｂ シリサイド膜 ２１ 第１のポリシリコン膜 ２１ａ 下部ゲート電極 ２２ 第２のポリシリコン膜 ２２ａ 上部ゲート電極 ２３ シリコン酸化膜 ２３ａ オフセットスペーサ ２４ ゲート電極 ３０ａ シリサイド膜 ３０ｂ シリサイド膜 ３１ 第１のポリシリコン膜 ３１ａ 下部ゲート電極 ３２ 第２のポリシリコン膜 ３２ａ 上部ゲート電極 ３３ シリコン酸化膜 ３３ａ オフセットスペーサ ３４ ゲート電極 ４０ａ シリサイド膜 ４０ｂ シリサイド膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮永 績 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中岡 弘明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 BB28 BB39 CC05 DD04 DD26 DD43 DD65 DD80 DD84 DD88 FF07 FF08 FF14 GG09 HH14 HH16 5F140 AA01 AA39 AC32 BA01 BE07 BF04 BF11 BF18 BF37 BF38 BF42 BG09 BG12 BG28 BG32 BG38 BG44 BG49 BG52 BG53 BG56 BG57 BH14 BH15 BJ01 BJ08 BK02 BK13 BK34 BK38 CF04

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられ、パターン幅が下部に
   比べて上部の方が広い導体膜からなるゲート電極と、 上記ゲート電極の側部に酸化によって設けられ、下部で
   厚く、上部で薄い酸化膜からなるオフセットスペーサ
   と、 上記半導体基板内における上記ゲート電極の両側方に設
   けられた不純物拡散領域と、 上記ゲート電極の上部に設けられたゲートシリサイド膜
   とを備えている半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 上記ゲート電極が、酸化抑制機能を持つ第１の不純物を
   含み、 上記第１の不純物の濃度が、上記ゲート電極のうち、上
   記ゲート絶縁膜に近い下部に比べて、上記ゲートシリサ
   イド膜に近い上部の方が高濃度になっていることを特徴
   とする半導体装置。
3. 【請求項３】 請求項１に記載の半導体装置において、 上記ゲート電極は、上記ゲート絶縁膜上に設けられた下
   部ゲート電極と、上記下部ゲート電極上に設けられた上
   部ゲート電極とから構成されており、 上記下部ゲート電極が、酸化促進機能を持つ第２の不純
   物を上記上部ゲート電極よりも高濃度に含んでいること
   を特徴とする半導体装置。
4. 【請求項４】 請求項３に記載の半導体装置において、 上記上部ゲート電極が、酸化抑制機能を持つ第１の不純
   物を上記下部ゲート電極よりも高濃度に含んでいること
   を特徴とする半導体装置。
5. 【請求項５】 半導体基板上に絶縁膜を堆積する工程
   （ａ）と、 上記絶縁膜上に導体膜を堆積する工程（ｂ）と、 酸化抑制機能を持つ抑制用不純物を、上記導体膜の上部
   では下部よりも高濃度となるように導入する工程（ｃ）
   と、 上記導体膜をパターニングしてゲート電極を形成する工
   程（ｄ）と、 上記ゲート電極の表面部を酸化して表面を覆う酸化膜を
   形成する工程（ｅ）と、 異方性エッチングにより、上記ゲート電極の上面上の上
   記酸化膜を除去し、上記ゲート電極の側面上に下部で厚
   く、上部で薄い酸化膜からなるオフセットスペーサを形
   成する工程（ｆ）と、 上記ゲート電極と上記オフセットスペーサとをマスクと
   して所望の導電型を有する導電用不純物のイオン注入を
   行なって、上記半導体基板内における上記ゲート電極の
   両側方に不純物拡散領域を形成する工程（ｇ）と、 上記ゲート電極の上部にゲートシリサイド膜を形成する
   工程（ｈ）とを含んでいる半導体装置の製造方法。
6. 【請求項６】 請求項５に記載の半導体装置の製造方法
   において、 上記工程（ｃ）ではイオン注入により上記抑制用不純物
   を導入することを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項５に記載の半導体装置の製造方法
   において、 上記導体膜を形成するときに、上記抑制用不純物をin-s
   itu ドープすることにより、上記工程（ｂ）と上記工程
   （ｃ）とを同時に行なうことを特徴とする半導体装置の
   製造方法。
8. 【請求項８】 請求項５〜７のうちいずれか１つに記載
   の半導体装置の製造方法において、 上記工程（ｅ）より前には、キャリアとなる上記導電用
   不純物を上記ゲート電極に導入しないことを特徴とする
   半導体装置の製造方法。
9. 【請求項９】 半導体基板上に絶縁膜を堆積する工程
   （ａ）と、 上記絶縁膜の上に第１の導体膜を堆積する工程（ｂ）
   と、 上記第１の導体膜に酸化促進機能を持つ促進用不純物を
   導入する工程（ｃ）と、 上記第１の導体膜の上に第２の導体膜を堆積する工程
   （ｄ）と、 上記第１、第２の導体膜をパターニングして、下部ゲー
   ト電極と上部ゲート電極から構成されるゲート電極を形
   成する工程（ｅ）と、 上記下部及び上部ゲート電極の表面部を酸化して表面を
   覆う酸化膜を形成する工程（ｆ）と、 異方性エッチングにより、上記ゲート電極の上面上の上
   記酸化膜を除去し、上記ゲート電極の側面上に下部で厚
   く、上部で薄い酸化膜からなるオフセットスペーサを残
   す工程（ｇ）と、 少なくとも上記ゲート電極と上記オフセットスペーサと
   をマスクとして所望の導電型を有する導電用不純物を注
   入し、上記半導体基板内における上記ゲート電極の両側
   方に不純物拡散領域を形成する工程（ｈ）と、 上記ゲート電極の上部にゲートシリサイド膜を形成する
   工程（ｉ）とを含んでいる半導体装置の製造方法。
10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 上記工程（ｄ）の後、工程（ｅ）の前に、上記第２の導
    体膜に酸化抑制機能を持つ抑制用不純物を導入する工程
    をさらに含むことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 上記第２の導体膜への上記抑制用不純物の導入は、抑制
    用不純物をin-situ ドープすることにより、上記工程
    （ｄ）と同時に行なうことを特徴とする半導体装置の製
    造方法。
12. 【請求項１２】 請求項９〜１１のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記工程（ｆ）より前には、キャリアとなる上記導電用
    不純物を上記ゲート電極に注入しないことを特徴とする
    半導体装置の製造方法。
13. 【請求項１３】 請求項９〜１２のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記促進用不純物をin-situ ドープすることにより、上
    記工程（ｂ）と上記工程（ｃ）とを同時に行なうことを
    特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項９〜１３のうちいずれか１つに
    記載の半導体装置の製造方法において、 少なくとも上記工程（ｂ）と工程（ｄ）は、酸素を遮断
    した環境で行われることを特徴とする半導体装置の製造
    方法。
15. 【請求項１５】 請求項９〜１４のうちいずれか１つに
    記載の半導体装置の製造方法において、 上記促進用不純物として、フッ素、キセノン、ヨウ素の
    うちから選ばれた１つを使用することを特徴とする半導
    体装置の製造方法。