KR101012265B1 - 상온동작 단전자 소자의 제작방법 - Google Patents
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Abstract
본 발명은 상온동작 단전자 소자 및 그 제작방법에 관한 것으로, 특히 다수개의 실리사이드 금속점을 직렬로 형성하고 금속점을 다중 양자점으로 이용하여 상온에서 동작하는 단전자 소자 및 그 제작방법에 관한 것이다. 본 발명은 실리콘 기판(12) 상에 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브 영역(10a)을 형성하는 제1단계; 액티브 영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브 영역(10a)의 일부에 불순물 이온을 주입하여 소오스 영역과 드레인 영역을 형성하는 제2단계; SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계; 액티브 영역(10a)의 채널 부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계; SOI기판의 상면 전체에 산화막(40)을 성막하는 제5단계; 산화막(40)의 상면 전체에 금속막(42)을 성막하는 제6단계; 금속막(42)의 일부를 열처리하여 실리사이드를 형성하고, 실리콘산화막(30)과 실리사이드화되지 않은 금속막(42)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제7단계; SOI기판의 상부 전면에 게이트 산화막(50a, 50b)을 성막하는 제8단계; 액티브 영역(10a)의 양단에 형성된 소오스(13)와 드레인(14)의 상부에 위치한 게이트 산화막(50a, 50b)의 일부를 식각하여 각각 콘택홀을 형성하고, 콘택홀이 매립되도록 금속막을 성막하여 소오스패드(60)와 드레인패드(61)를 형성하는 제9단계; 및 실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제10단계;를 포함하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법에 관한 것이다. 또한, 이러한 방식에 의하여 제작된 상온동작 단전자 나노소자도 함께 제공한다.
단전자소자, 실리사이드, 클롱블락게이트, 산화막
Description
본 발명은 상온동작 단전자 소자 및 그 제작방법에 관한 것으로, 특히 다수개의 실리사이드 금속점을 직렬로 형성하고 금속점을 다중 양자점으로 이용하여 상온에서 동작하는 단전자 소자의 제작방법에 관한 것이다.
단전자 소자는 소비전력이 매우 작기 때문에 기존의 소자에 비하여 회로의 집적도를 향상시킬 수 있다. 특히, 단전자 소자는 게이트 전압에 따라 드레인 전류가 주기적으로 증가하고 감소하는 매우 특별한 특성을 가지고 있다.
이를 좀더 상세하게 설명하면, 게이트 전압의 증가로 양자점에 유도전하가 늘어나서 양자점의 유도전하량이 기본전하에 도달하면, 소오스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양자점 내의 연속적인 값의 유도전하량이 소오스로부터의 터널링 전자에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 되며 이러한 현상을 쿨롱진동이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/ 오프로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여 "0", "1"의 신호를 주기적으로 나타낸다.
단전자 소자는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor: CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재에는 단일 양자점의 크기만을 줄여 전기용량을 줄이는 형태로 소자의 동작온도를 높이고 있으나, 금속점을 이용한 다중 양자점을 형성하면 단전자 소자 자체의 전기용량이 감소되므로 이것으로 단전자 소자의 동작온도를 상온으로 높일 수 있다. 양자점이 직렬로 배열되면 동일한 전기용량의 양자점의 개수가 증가함에 따라 전체 전기용량은 감소하게 된다.
일반적으로 실리사이드의 주요 용도는 다음과 같다. 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요원인이 된다. 따라서 저저항의 게이트 전극의 제조가 소자동작 속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트 전극으로 사용되었다.
상기한 종래의 단전자 소자는 구체적으로 도시되지는 않았지만 다음 두 가지의 형태로 나타낼 수 있다. 하나는 채널을 형성한 후 채널의 모양에 따라서 열산화 공정에 의해 양자점을 형성하는 방식으로, 이 방식을 통해 상온에서 동작하는 소자를 만들기 위해서는 아주 작은 양자점이 필요하고, 접합부분의 전기용량을 조절하는데 용이하지 않으므로 제작시 용이하지 않다.
또 다른 하나는 단일 기판에 전자빔 리소그래피와 반응성이온 식각을 통하여 다수개의 양자점을 직렬로 형성하여 양자점의 전체전기용량을 줄이는 형태로서 상온에서 동작하는 단전자 소자를 구현하는 방식으로, 상온에서 동작하는 소자를 제작하기 위해 단일 양자점의 크기가 크게 형성되기 때문에 액티브 영역의 길이가 ㎛ 영역까지 커지게 되어 단전자소자의 기본적인 특성인 집적도의 향상에 많은 어려움이 있다.
본 발명은 종래의 문제점을 해결하기 위한 것으로, 특히 소오스와 드레인 사이에 금속막을 증착하고 열처리로 다수개의 금속점 실리사이드를 형성하여 양자점으로 이용함으로써, 매우 작은 전기용량을 갖는 다수개의 양자점의 구성이 가능하고, 이에 따라 상온에서도 소자의 동작 기능성이 향상되고, 저전력, 고집적도를 갖는 상온동작 단전자 소자 및 그 제작방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 수단으로써, 본 발명에 따르는 상온동작 단전자 소자의 제작방법은, 실리콘 기판(12) 상에 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브 영역(10a)을 형성하는 제1단계;
액티브 영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브 영역(10a)의 일부에 불순물 이온을 주입하여 소오스 영역과 드레인 영역을 형성하는 제2단계;
SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;
액티브 영역(10a)의 채널 부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;
SOI기판의 상면 전체에 금속막(42)을 성막하는 제5단계;
금속막(42)의 상면 전체에 산화막(40)을 형성하는 제6단계;
금속막(42)의 일부를 열처리하여 실리사이드를 형성하고, 실리콘산화막(30)과 실리사이드화되지 않은 금속막(42)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제7단계;
SOI기판의 상부 전면에 게이트 산화막(50a, 50b)을 성막하는 제8단계;
액티브 영역(10a)의 양단에 형성된 소오스(13)와 드레인(14)의 상부에 위치한 게이트 산화막(50a, 50b)의 일부를 식각하여 각각 콘택홀을 형성하고, 콘택홀이 매립되도록 전극을 위한 금속막을 성막하여 소오스패드(60)와 드레인패드(61)를 형성하는 제9단계; 및
실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제10단계;를 포함하는 것을 특징으로 한다.
그리고, 액티브 영역(10a)의 길이는 1~100nm이고, 폭은 10~15nm으로 구성할 수 있다.
또한, 액티브 영역(10a)은 포토리소그래피, 전자빔리소그래피 또는 반응성 이온식각 방법에 의하여 형성할 수 있다.
아울러, 실리콘산화막(30)은 두께가 2~10nm가 되도록 성막할 수 있다.
또한, 제3단계에서의 실리콘층(10)의 두께는 40~45nm이고, 폭은 6~10nm가 되도록 처리함이 바람직하다.
그리고, 제4단계는 액티브 영역(10a)의 채널부분의 두께가 2~10nm가 되도록 반응성 이온 식각에 의할 수 있다.
그리고, 제5단계의 산화막(40)은 과산화수소수 또는 공기중에 방치하는 방식 으로 형성할 수 있다.
또한, 제6단계의 금속막(42)은 코발트를 사용함이 바람직하다.
아울러, 제6단계의 금속막(42)은 두께가 0.1~1nm가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 성막할 수 있다.
그리고, 제7단계는 전자빔 리소그래피 방식을 이용하여 열처리함으로써 실리사이드 양자점(41)을 형성할 수 있다.
또한, 제7단계의 실리콘산화막(30)은 BOE에 의하여 제거되고, 실리사이드화되지 않은 금속막(42)은 황산과 과산화수소의 혼합용액에 의하여 제거할 수 있다.
그리고, 제7단계의 실리사이드 양자점(41)은 직경이 2~10nm로 1~50개 형성됨이 바람직하다.
또한, 제8단계의 게이트 산화막(50a, 50b)의 두께는 30~50nm로 화학기상 증착법에 의하여 형성할 수 있다.
그리고, 제8단계에서 게이트산화막(50a, 50b)의 두께는 100~300mm이고, 실리사이드 트랜치(31) 상의게이트 산화막의 두께는 30~50mm가 되도록, 화학기상증착법에 의하여 형성할 수 있다.
그리고, 게이트는 컨트롤 게이트(62) 또는 'T'형 게이트(63)로 구성가능하다.
아울러, 게이트의 두께는 100~500nm가 되도록 한다.
상기와 같은 본 발명의 목적은, 상기와 같은 제작방법에 의하여 제작된 상온동작 단전자 소자에 의하여도 달성가능하다.
본 발명에 따른 상온동작 단전자 소자는 소오스와 드레인 사이에 다수개의 금속점 실리사이드 양자점을 직렬로 형성하여 단전자 소자의 전체 전기용량을 줄일 수 있기 때문에 단전자 소자의 작동효율을 향상시킬 수 있다.
특히, 채널 상부에 'T'형 게이트를 형성하여 양자점 영역에서만 포텐셜을 조절할 수 있게 되어, 소오스 및 드레인 영역과의 전기적 간섭이 발생하지 않아 상온에서도 단전자 소자를 작동시킬 수 있게 된다.
그리고, 코발트를 이용하여 금속점 실리사이드를 형성함에 있어서, 산화막이 형성된 금속막을 사용하여, 실리사이드 양자점을 균일한 크기와 일정한 밀도 분포로 형성하여 보다 안정적인 양자점을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 상온동작 단전자 소자의 제작방법에 대한 바람직한 실시예를 설명한다. 도 1 내지 도 18은 본 발명에 따른 상온동작 단전자 소자의 제작방법에 따른 상태를 도시한 도면이다.
제1단계는 SOI기판에 액티브 영역(10a)을 형성하는 단계이다. 여기서 액티브 영역(10a)은 후술할 소오스(13)와 드레인(14) 그리고 이들을 연결하는 채널을 포함하여 구성된다. SOI기판은 실리콘 기판(12) 상에 절연층(11)과 실리콘층(10)이 순차적으로 적층된 구조로 이루어진 기판이다. 액티브 영역(10a)은 SOI기판의 실리콘층(10)을 식각하여 형성하게 된다.
실리콘층(10)의 두께는 약 50nm가 되도록 하여, 액티브 영역(10a)을 형성하기 위한 식각은 포토리소그래피, 전자빔리소그래피 또는 반응성 이온식각 방식을 이용한다. 실리콘층(10)의 식각으로 형성된 액티브 영역(10a)은 도 1에 도시된 바와 같이, 길이가 약 1~100nm가 되고, 폭이 약 10~15nm가 되도록 식각함이 바람직하다.
제2단계는 액티브 영역(10a)의 일부에 불순물을 주입하여 소오스 영역과 드레인 영역을 형성하는 단계이다. 불순물 주입을 위하여 액티브 영역(10a)의 상부, 바람직하게는 도 2에 도시된 바와 같이, 채널부분의 상부에 마스크(20)를 형성하고 그 양측에 불순물 이온을 주입하여 소오스(13)와 드레인(14)을 형성한다. 이때 사용하는 마스크(20)로는 도핑 마스킹용 포토레지스트 패턴을 이용함이 바람직하고, 불순물의 주입이 끝나면 마스크(20)를 제거한다. 마스크(20)를 제거하는 방법은 당업자의 범위에서 자명한바, 이하에서 자세한 설명은 생략한다.
제3단계는 실리콘산화막(30)을 형성하는 단계이다. 도 3 및 도 4에 도시된 바와 같이, 실리콘산화막(30)은 SOI기판의 실리콘층(10) 위에 약 2~10nm의 두께로 형성된다. 실리콘산화막(30)은 열산화 공정을 이용할 수 있다. 실리콘산화막(30)을 형성함에 따라 실리콘층(10)의 두께가 얇아지는 것을 고려하여, 실리콘층(10)의 두께와 폭이 각각 40~45nm, 6~10nm가 되도록 실리콘산화막(30)을 형성한다. 실리콘산화막(30)을 형성하는 방법으로 열산화 공정은 채널부분에 주입된 불순물 이온을 열 처리하는 의미도 갖는다.
제4단계는 실리사이드 트랜치(31)를 형성하는 단계이다. 먼저, 실리사이드 트랜치(31)를 형성하기에 앞서, 액티브 영역(10a)의 채널부분에 형성된 액티브 영역(10a)의 채널부분에 형성된 실리콘산화막(30)을 식각한다. 이어서 남아있는 실리콘산화막(30)을 마스크로 이용하여 채널부분의 실리콘층(10)을 식각하면, 도 5 및 도 6에 도시된 바와 같이, 실리사이드 트랜치(31)가 형성된다. 식각은 채널부분의 실리콘층(10)의 두께가 2~10nm가 되도록 반응성 이온식각 방식으로 식각할 수 있다. 실리사이드 트랜치(31)는 하기될 금속점 실리사이드 양자점이 형성될 영역이다.
제5단계는 SOI기판의 상면 전체에 산화막(40)을 성막하는 단계이다. 산화막(40)을 형성함으로써, 균일한 크기와 높은 밀도를 갖는 실리사이드 양자점(41)을 형성할 수 있다. 산화막(40)은 과산화수소수(H2O2)에 약 10분간 방치시키거나 공기중에 방치하는 방법 등으로 형성된다.
제6단계는 산화막(40)이 형성된 SOI기판 전체에 금속막(42)을 성막하는 단계이다. 산화막(40)이 형성된 실리사이드 트랜치(31)를 실리사이드화 하기 위하여 금속막(42)을 성막한다. 이 때 사용되는 금속막(42)의 재질은 실리콘층(10)과 실리사 이드화가 가능한 금속이라면 어떠한 것을 사용하여도 무방하나, 바람직하게는 코발트(Co)가 좋다. 금속막(42)의 성막은 열처리 공정을 통하여 이루어지는데 이때 전자빔 증착기 또는 분자빔 에피탁시(molecular beam epitaxy:MBE)를 이용하여 두께가 0.1~1nm이 되도록 한다.
제7단계는 실리사이드 양자점(41) 형성단계이다. 금속막(42)은 전자빔 리소그래피 공정을 통한 열처리에 의하여 금속점 실리사이드화가 이루어진다. 이때의 금속막(42)의 하부에는 산화막(40)이 형성된 상태이다. 금속점 실리사이드화는 도 8를 참고하여 보건대, 금속막(42)과 실리콘층(10)인 액티브 영역(10a)이 맞닿는 부분, 즉 실리사이드 트랜치(31) 부분에서만 이루어진다. 실리콘산화막(30)은 금속막(42)과 결합하지 않기 때문에 이 부분의 금속막(42)은 실리사이드화가 이루어지지 않는다. 양자점(41)을 형성하기 위하여 실리사이드화가 되지 않은 금속막(42)과 실리콘산화막(30)은 제거한다. 실리사이드화 되지 않은 금속막(42)은 황산과 과산화수소의 혼합용액을 이용하여 제거하고, 실리콘산화막(30)은 BOE(Buffered Oxide Echant)를 이용하여 제거한다. 도 11은 이러한 단계를 거쳐 소오스(13)와 드레인(14) 사이에 실리사이드 양자점(41)이 형성된 상태를 나타낸다.
이러한 실리사이드 양자점(41)은 크기가 약 2~10nm인 각 금속점이 약 1~50개 직렬로 형성함이 바람직하다. 단전자 소자 전체의 전기용량을 줄이기 위함이다.
제 8단계는 게이트 산화막(50a, 50b) 형성단계이다. 도 12에 도시된 바와 같 이, SOI기판의 상면 전체에 게이트 산화막(50a, 50b)을 증착한다. 게이트 산화막(50a, 50b)은 저온에서 화학기상 증착장치를 이용하여 증착할 수 있는데, 소오스(13)와 드레인(14) 및 실리사이드 양자점(41) 간의 간섭을 고려하여 두께를 달리하여 형성할 수 있다.
그 일예로, 도 13에 도시된 바와 같이, 게이트 산화막(50a)의 두께는 약 30~50nm로 균일하게 형성할 수 있다. 이러한 게이트 산화막(50a)의 두께는 그 위에 형성될 컨트롤 게이트(62)에 의하여 소오스(13)와 드레인(14) 및 실리사이드 양자점(41) 간의 간섭을 피할 수 있도록 하기 위함이다.
또 다른 예로, 도 14에 도시된 바와 같이, 게이트 산화막(50b)의 두께는 100~300nm의 범위에서 형성되고, 특히 실리사이드 트랜치(31) 영역상의 게이트 산화막(50b)은 전자빔 리소그래피 방식을 사용하여 두께 약 30~50nm가 되도록 형성할 수 있다. 이는 실리사이드화하는 과정에서 열처리에 의하여 발생할 수 있는 변형을 최소화하기 위함이다.
제9단계는 소오스패드(60)와 드레인패드(61)를 형성하는 단계이다. 먼저, 포토리소그래피 방식으로 게이트 산화막(50a, 50b)을 식각한다. 이때, 소오스(13) 및 드레인(14)이 드러나도록 제1,2콘택홀(미도시)을 형성한다. 그 후, 제1,2콘택홀이 메워지도록 전극을 위한 금속막을 증착하고, 포토레지스트를 제거하여 소오스패드(60)와 드레인패드(61)를 형성한다. 포토레지스트를 제거하는 방법은 당업자의 범위에서 자명한바 자세한 설명은 이하에서 생략한다.
제 10단계는 게이트를 형성하는 단계이다. 게이트는 액 100~500nm의 두께를 갖도록 형성함이 바람직하고, 게이트 산화막(50a, 50b)에 따라 컨트롤 게이트(62) 또는 'T'형 게이트(63)로 형성된다.
컨트롤 게이트(62)의 경우를 설명하면 다음과 같다. 전자빔 리소그래피 또는 포토 리소그래피를 이용하여 금속점 실리사이드 양자점(41) 상부의 게이트 산화막(50a, 50b) 위에 레지스트 패턴을 형성한다. 이 후, 도 17에 도시된 바와 같이, 양자점(41)의 상부가 메워지도록 금속막을 증착한 뒤에 레지스트 패턴을 제거하여 컨트롤 게이트(62)를 형성한다. 이러한 컨트롤 게이트(62)는 금속점 실리사이드 양자점(41)의 영역과 일부의 소오스(13) 및 드레인(14) 영역의 포텐셜을 변화시키므로 용이하게 제조가능하다.
'T'형 게이트(63)는 컨트롤 게이트(62)와 동일한 방법으로 이루어진다. 다만 게이트 산화막(50a, 50b)의 두께 차에 의하여 도 18에 도시된 바와 같이, 'T'자의 형상이 된다. 이러한 'T'형 게이트(63)는 금속점 실리사이드 양자점(41) 상부에 위치하여 금속점 실리사이드 양자점(41)의 포텐셜만 변화시키므로 양자점(41)과 소오스(13) 및 드레인(14) 영역과의 간섭을 최소화시키는 장점이 있다.
본 발명의 바람직한 실시예에서는 소오스패드(60)와 드레인패드(61)를 먼저 형성하고 게이트를 후공정으로 제조하는 경우에 대하여 설명하고 있으나, 게이트를 먼저 형성하고 소오스패드(60)와 드레인패드(61)를 제조하는 단계를 거치는 것도 가능하다.
한편, 본 발명은 상술한 제작방법에 의하여 제조된 상온동작 단전자 소자를 포함한다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어 졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서, 첨부된 특허청구범위는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
도 1은 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 액티브 영역이 형성된 상태를 보여주는 사시도,
도 2는 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 마스크가 형성된 상태를 보여주는 사시도,
도 3은 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 실리콘산화막이 형성된 상태를 보여주는 사시도,
도 4는 도 3의 A-A선의 단면도,
도 5는 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 실리사이드 트랜치가 형성된 상태를 보여주는 사시도,
도 6은 도 5의 B-B선의 단면도,
도 7은 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 금속막이 형성된 상태를 보여주는 사시도,
도 8은 도 7의 C-C선의 단면도,
도 9는 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 산화막이 형성된 상태를 보여주는 사시도,
도 10은 도 9의 D-D선의 단면도,
도 11은 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 실리사이드화되지 않은 금속막 및 실리콘산화막이 제거되어 실리사이드 양자점이 형성된 상태를 보여주는 사시도,
도 12는 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 게이트 산화막이 형성된 상태를 보여주는 사시도,
도 13은 컨트롤 게이트를 형성하기 위해 30~50nm 두께의 게이트 산화막이 성막된 상태를 보여주는 도 12의 E-E선에 따른 단면도,
도 14는 'T'형 게이트를 형성하기 위해 100~300nm 두께의 게이트 산화막이 성막된 상태를 보여주는 도 12의 E-E선에 따른 단면도,
도 15는 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 소오스패드 및 드레인패드가 형성된 상태를 보여주는 사시도,
도 16은 본 발명에 따른 상온동작 단전자 소자의 제작방법에서 게이트가 형성된 상태를 보여주는 사시도,
도 17은 컨트롤 게이트가 형성된 상태를 보여주는 도 16의 F-F선에 따른 단면도,
도 18은 'T'형 게이트가 형성된 상태를 보여주는 도 16의 F-F선에 따른 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10; 실리콘층
10a: 액티브 영역
12: 실리콘기판
13: 소오스
14: 드레인
20: 마스크
30: 실리콘산화막
31: 실리사이드 트랜치
40: 산화막
41: 실리사이드 양자점
42: 금속막
60: 소오스패드
61: 드레인패드
63: 'T'형 게이트
Claims (17)
- 실리콘 기판(12) 상에 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 상기 실리콘층(10)을 식각하여 액티브 영역(10a)을 형성하는 제1단계;상기 액티브 영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 상기 액티브 영역(10a)의 일부에 불순물 이온을 주입하여 소오스 영역과 드레인 영역을 형성하는 제2단계;상기 SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;상기 액티브 영역(10a)의 채널 부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;상기 SOI기판의 상면 전체에 산화막(40)을 성막하는 제5단계;상기 산화막(40)의 상면 전체에 금속막(42)을 성막하는 제6단계;상기 금속막(42)의 일부를 열처리하여 실리사이드를 형성하고, 상기 실리콘산화막(30)과 실리사이드화되지 않은 상기 금속막(42)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제7단계;상기 SOI기판의 상부 전면에 게이트 산화막(50a, 50b)을 성막하는 제8단계;상기 액티브 영역(10a)의 양단에 형성된 소오스(13)와 드레인(14)의 상부에 위치한 상기 게이트 산화막(50a, 50b)의 일부를 식각하여 각각 콘택홀을 형성하고, 상기 콘택홀이 매립되도록 전극을 위한 금속막을 성막하여 소오스패드(60)와 드레인패드(61)를 형성하는 제9단계; 및상기 실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제10단계;를 포함하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 액티브 영역(10a)의 길이는 1~100nm이고, 폭은 10~15nm인 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 액티브 영역(10a)은 포토리소그래피, 전자빔리소그래피 또는 반응성 이온식각 방법에 의하여 형성되는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 실리콘산화막(30)은 두께가 2~10nm인 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제3단계에서의 상기 실리콘층(10)의 두께는 40~45nm이고, 폭은 6~10nm 인 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제4단계는 상기 액티브 영역(10a)의 채널부분의 두께가 2~10nm가 되도록 반응성 이온 식각에 의하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제5단계의 상기 산화막(40)은 과산화수소수 또는 공기중에 방치하는 방식으로 형성되는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제6단계의 상기 금속막(42)은 코발트인 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제6단계의 상기 금속막(42)은 두께가 0.1~1nm가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 성막하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제7단계는 전자빔 리소그래피 방식을 이용하여 열처리함으로써 상기 실리사이드 양자점(41)을 형성하는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제7단계의 상기 실리콘산화막(30)은 BOE에 의하여 제거되고, 상기 실리사이드화되지 않은 상기 금속막(42)은 황산과 과산화수소의 혼합용액에 의하여 제거되는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제7단계의 상기 실리사이드 양자점(41)은 직경이 2~10nm로 1~50개 형성된 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 8단계의 상기 게이트 산화막의 두께는 30~50nm로 화학기상 증착법에 의하여 형성된 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 제 8단계에서 상기 게이트 산화막의 두께는 100~300nm이고, 상기 실리 사이드 트랜치(31) 상의 상기 게이트 산화막의 두께는 30~50nm로 화학기상 증착법에 의하여 형성되는 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 게이트는 컨트롤 게이트(62) 또는 'T'형 게이트(63)인 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 제 1 항에 있어서,상기 게이트의 두께는 100~500nm인 것을 특징으로 하는 상온동작 단전자 나노소자의 제작방법.
- 삭제
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