KR20070034407A - 단 전자 나노소자의 제조방법 - Google Patents
단 전자 나노소자의 제조방법 Download PDFInfo
- Publication number
- KR20070034407A KR20070034407A KR1020050089930A KR20050089930A KR20070034407A KR 20070034407 A KR20070034407 A KR 20070034407A KR 1020050089930 A KR1020050089930 A KR 1020050089930A KR 20050089930 A KR20050089930 A KR 20050089930A KR 20070034407 A KR20070034407 A KR 20070034407A
- Authority
- KR
- South Korea
- Prior art keywords
- doping
- electron
- single electron
- gate
- manufacturing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000002096 quantum dot Substances 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 5
- 238000000206 photolithography Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- 238000001039 wet etching Methods 0.000 claims 1
- 238000010894 electron beam technology Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000005533 two-dimensional electron gas Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- -1 coulomb vibration Substances 0.000 abstract 1
- 239000012212 insulator Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Toxicology (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 단 전자 나노소자에서 전형적으로 나타나는 쿨롱진동의 위상을 측면게이트를 사용하여 효과적으로 제어하기 위한 것으로, 이와 같은 목적을 달성하기 위한 본 발명의 제조방법은 SOI(SOI: Silicon On Insulator)기판을 사용하여 위층실리콘층(top-Si)에 소오스, 드레인을 형성하는 단계, 전자빔 직접 묘화(electron-beam direct writing)법을 사용하여 수십 나노미터이하 선폭 및 길이의 양자점이 형성될 전도채널 및 이와 수직방향인 다중 측면게이트들을 동일평면상에 이격거리 수십 나노미터이하로 형성하는 단계, 양자점에 도핑마스크 형성 후 고농도로 불순물을 도핑하는 단계, 도핑마스크에 의해 측면게이트에 필연적으로 발생하는 비도핑 영역을 확산기법을 이용한 고농도 도핑 영역에서 비도핑 영역으로 불순물을 확산시키면서 동시에 게이트 산화막을 형성하는 단계, CVD기법을 통한 실리콘 산화막의 재 적층이 이루어지는 단계, 전도채널에 이차원 전자개스층을 유발하는 제어게이트를 형성하는 단계로 이루어진 것이다.
SOI, 단전자 소자, 양자점, 쿨롱진동, 위상 제어, 측면게이트 Single Electron Transistor,
Description
도 1은 본 발명에 의한 쿨롱진동의 위상을 제어하기 위한 단 전자 나노소자의 대표적인 사시도 이고,
도 2는 본 발명에 의한 쿨롱진동의 위상을 제어하기 위한 단 전자 나노소자의 전도채널 및 측면게이트가 위층실리콘(top-Si)층에 동일 평면상에 형성된 사시도 이고,
도 3은 본 발명에 의한 쿨롱진동의 위상을 제어하기 위한 단 전자 나노소자의 전도채널을 제외한 부분을 고농도 도핑을 하기위한 포토 레지스트 마스크가 형성된 사시도 이고,
도 4은 도2의 평면도로서 포토 레지스트 마스크에 의해서 측면게이트가 도핑되지 않는 부분이 형성되는 것을 나타낸 개념도이고.
도 5은 본 발명에 의한 쿨롱진동의 위상을 제어하기 위한 단 전자 나노소자의 게이트 산화막이 형성된 사시도 이고,
도 6은 도5의 평면도로서 게이트 산화막 형성시 고농도 도핑된 영역에서 도핑되지 않은 영역으로 도핑물질이 확산되는 것을 나타낸 개념도이다.
도 7은 본 발명에 의한 쿨롱진동의 위상을 제어하기 위한 단 전자 나노소자 의 제어게이트가 형성된 사시도 이다.
도면의 주요 부분에 대한 부호의 설명
1: 실리콘 기판
2: 실리콘 산화막(BOX)
3: 위층 실리콘
4: 소오스
5: 드레인
6: 측면게이트1
7: 측면게이트2
8: 측면게이트3
9: 측면게이트4
10: 제어게이트
11: 게이트 산화막
12: 전도채널
13: 포토레지스트 마스크
14: 도핑마스크에 의해 도핑 되지 않는 측면게이트 구간
반도체 기술의 급속한 발전으로 양자점 형성 및 전자를 구속하는 것은 어려 운 일이 아니게 되었다. 특히 전자빔 직접 묘화(electron-beam direct writing)법을 사용한 리소그래피(lithography)기술로 다양한 양자점을 형성하여 단 전자 트랜지스터로 사용할 수 있게 되었다. 이러한 양자점들은 나노미터 스케일의 크기로 1∼10개의 전자(electron)를 가질 수 있다. 도핑마스크를 형성하기 위해 통상적인 CMOS공정의 포토리소그래피(photo-lithography) 기법은 나노미터 선폭 형성이 불가능하며 필연적으로 도핑마스크가 측면게이트를 덮게 되어 측면게이트의 전계효과를 양자점에 효과적으로 전달하지 못한다. 또한 열산화 공정을 통한 얇은 게이트 산화막은 측면게이트에 인가하는 전압을 제한시키며 게이트 누설전류를 막지 못한다. 반면에 열산화 공정을 통한 두꺼운 게이트 산화막 형성은 위층실리콘층의 전도채널을 쉽게 끊을 수 있다. 그러므로 열산화 공정을 통한 게이트 산화막 공정은 나노미터 스케일의 양자점을 형성하는데 상당한 어려움을 가지고 있다.
나노미터 스케일의 선폭형성이 가능한 전자빔 직접 묘화 리소그래피(electron-beam direct writing lithography) 기술과 마이크로미터 스케일의 선폭형성이 가능한 포토리소그래피(photo-lithography)기술의 융합으로 야기되는 문제점을 확산기법을 적용하여 극복하고자 한다.
단 전자 나노소자는 전자빔 직접 묘화(electron-beam direct writing)법의 리소그래피(lithography)기술과 통상적인 CMOS공정을 적용하여 만들어진다. 도핑물질의 도핑 공정 단계에서 포토리소그래피(photo-lithography)의 기술적 한계로 나타나는 현상, 즉 마이크로미터 이하의 선폭 형성이 불가능으로 도핑마스크가 측면 게이트를 필연적으로 덮게 되어 측면게이트의 비도핑 영역이 발생하여 측면게이트의 전계효과를 양자점에 효과적으로 전달하지 못한다, 이러한 문제점을 확산기법을 적용하여 포토리소그래피(photo-lithography)의 기술적 한계를 극복하고자 한다. 또한 MOSFET 구조의 게이트산화막은 트랜지스터를 구성하는데 반드시 필요한 부분이며, 전도채널의 크기가 나노미터 스케일로 작아질 때 이것은 게이트산화막의 두께를 제한한다. 단 전자 나노소자의 특징은 열산화 공정시 PADOX기법을 적용하여 반드시 터널링 장벽을 형성시켜야 한다. 그러므로 전도채널의 크기, 위층실리콘층의 두께, 터널링 장벽의 형성이 열산화 공정 시간을 제한하고 있다. 이러한 조건에서 형성된 게이트산화막의 두께는 수나노미터∼수십나노미터로 형성되어 측면게이트에 인가하는 전압을 제한시키며, 게이트 누설전류를 차단시키지 못하는 문제점을 유발한다. 이러한 문제점을 극복하기위해 CVD기법을 적용하여 추가적인 게이트 산화막을 형성하여 게이트 누설전류를 막고, 측면게이트에 인가하는 전압을 향상시켜 측면게이트에 의한 터널링 장벽 및 다중 양자점 형성, 쿨롱진동 위상을 제어할 수 있는 단 전자 나노소자를 구현하고자 한다.
본 발명의 단 전자 나노소자 제조방법을 첨부된 도면을 참조하여 자세히 설명하면 다음과 같다.
SOI 기판을 사용하여 먼저 통상적인 align-key 공정을 진행한 후, 전자선 직접 묘화(electron-beam direct writing)법으로 소오스(4), 드레인(5) 및 수 내지 수십 나노 넓이의 전도채널(12)에 대해 수직 방향으로 수십 나노로 이격된, 측면게 이트1(6), 측면게이트2(7), 측면게이트3(8), 측면게이트4(9)를 패터닝 및 현상한 후, 반응성 이온 식각(RIE: Reactive Ion Etching)을 이용해 나머지 위층실리콘을 모두 제거되어 [도2]와 같다.
이후 양자점이 형성되어지는 전도채널(12)을 제외한 나머지 위층실리콘층을 도핑하기 위해 포토리소그래피(photo-lithography)법을 적용하여 도핑마스크로 포토 레지스트를 사용하여 [도3]과 같이 형성한 후, 5족의 도핑물질(arsenic, phosphorus) 또는 적절한 도핑물질을 계산되어진 고농도 도핑공정을 실시한다,
이후 고농도로 도핑된 영역에서 도핑마스크에 의해 도핑되지 않은 영역으로 도핑물질의 확산으로 인하여 측면게이트의 도핑되지 않은 모든 부분에 도핑물질의 전달이 고온에서 이루어지며[도6], 다음으로 적절한 두께 수 나노미터의 게이트 산화막 공정이 순차적으로 진행되어 [도5]와 같이 형성된다.
상기공정 후 통상적인 제어게이트(10)를 포토리소그래피기법을 적용, 전도채널을 덮을 수 있을 만큼 적절한 크기로 패터닝 및 현상한 후, 금속화 공정을 실시하면 [도7]과 같이 단 전자 나노소자의 완성이 이루어진다.
상기 공정에 의해 완성되어진 단전자 나노소자의 작동방식은 다음과 같다.
측면게이트1(6)과 측면게이트3(8) 및 측면게이트4(9)에 계산되어진 적절한 음의 전압을 인가하면 적절한 크기로 커플링된 2개의 양자점이 형성되고 측면게이트에 인가된 전압에 따라 양자점의 크기를 조절할 수 있다. 이후 제어게이트(10)에 양의 전압을 걸어 2차원전자 개스층을 전도채널에 유발시키며 양자점에 전자의 터널링에 의한 쿨롱진동을 일으킨다. 여기에 측면게이트2(7)에 적절한 음의 전압을 가하면 쿨롱진동 위상 및 양자점간 커플링 상수를 조절할 수 있다.
본 발명의 단 전자 나노소자의 제작으로 기대 되는 효과는 제조방식에 있어 통상적인 CMOS공정을 적용하기 때문에 대규모 집적화 및 산업화가 가능하며 필요에 따른 측면게이트들의 수를 늘려 적절한 배치에 대한 유연성 및 확장성으로 인한 다중 양자점을 형성할 수 있다. 실리콘 산화막의 이중 적층 공정은 게이트 누설전류를 감소시키며 측면게이트에 인가하는 전압을 향상시킨다. 특히 고농도 도핑 후 확산기법을 적용한 측면 게이트의 완전한 도핑은 측면게이트의 전계효과를 양자점에 효과적으로 전달하여 양자점 크기 및 쿨롱진동의 위상 제어가 가능하다.
이러한 단 전자 나노소자는 고집적, 저전력, 고속도의 소자로서 차세대 테라급 반도체 메모리, 양자연산 로직 게이트 및 단 전자 로직 게이트로 사용할 수 있게 된다.
Claims (6)
- 본 출원된 단 전자 나노소자의 제조방법에 있어서,양자점을 제외한 위층실리콘층을 도핑할 때 통상적인 CMOS공정 포토리소그래피를 적용하여 포토 레지스트로 도핑마스크를 형성하는 기법 혹은 다양한 리소그래피로 도핑마스크를 형성하는 기법과 도핑물질을 고농도로 도핑이 이루어지는 단 전자 나노소자.
- 본 출원된 단 전자 나노소자의 제조방법에 있어서,도핑물질을 고농도로 도핑하기 위해 [청구항 1]의 과정을 2회 이상 적용하여 고농도 도핑을 이루어지는 단 전자 나노소자.
- 본 출원된 단 전자 나노소자의 제조방법에 있어서,도핑마스크에 의해 필연적으로 형성되는 측면게이트의 도핑 되지 않는 부분을 고온에서 고농도의 도핑영역에서 도핑 되지 않은 영역으로 도핑물질이 전달되도록 확산기법을 이용하여 모든 측면게이트가 도핑 될 수 있도록 이루어지는 단 전자 나노소자.
- 본 출원된 단 전자 나노소자의 제조방법에 있어서,고온에서 확산기법으로 도핑물질의 확산 및 활성화 시킨후 연속해서 게이트 산화막을 형성시키며 이루어지는 단 전자 나노소자.
- 본 출원된 단 전자 나노소자의 제조방법에 있어서,통상적인 CMOS공정 중 열산화 기법으로, 수 나노미터 게이트 산화막 형성 후, PECVD 및 기타 CVD기법으로 추가 실리콘산화막 적층이 이루어지는 단 전자 나노소자.
- 본 출원된 단전자 나노소자의 제조방법에 있어서,전도채널 아래층에 존재하는 실리콘 산화막(BOX)층을, 습식식각(wet-etching)을 이용하여 소량 제거하여 열산화 기법을 이용한 게이트 산화막 공정시 PADOX현상을 증가시키면서 이루어지는 단 전자 나노소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050089930A KR101050875B1 (ko) | 2005-09-23 | 2005-09-23 | 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050089930A KR101050875B1 (ko) | 2005-09-23 | 2005-09-23 | 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070034407A true KR20070034407A (ko) | 2007-03-28 |
| KR101050875B1 KR101050875B1 (ko) | 2011-07-20 |
Family
ID=49232874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050089930A KR101050875B1 (ko) | 2005-09-23 | 2005-09-23 | 단전자 나노소자의 제작방법 및 그에 따른 단전자 나노소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101050875B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884525B1 (ko) * | 2007-09-19 | 2009-02-18 | 한국표준과학연구원 | 스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법 |
| CN114497281A (zh) * | 2022-01-25 | 2022-05-13 | 晶澳（扬州）太阳能科技有限公司 | 一种太阳能电池选择性发射极的制备方法及太阳能电池 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415094B1 (ko) * | 1996-11-27 | 2004-03-30 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100281143B1 (ko) * | 1998-12-21 | 2001-03-02 | 김영환 | 반도체 소자 제조방법 |
| KR20050081125A (ko) * | 2004-02-11 | 2005-08-18 | 최중범 | 두 양자비트 양자전산 게이트 |
-
2005
- 2005-09-23 KR KR1020050089930A patent/KR101050875B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884525B1 (ko) * | 2007-09-19 | 2009-02-18 | 한국표준과학연구원 | 스핀 큐빗 감지용 단전자 트랜지스터 및 그 제조 방법 |
| CN114497281A (zh) * | 2022-01-25 | 2022-05-13 | 晶澳（扬州）太阳能科技有限公司 | 一种太阳能电池选择性发射极的制备方法及太阳能电池 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101050875B1 (ko) | 2011-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9466686B2 (en) | Graphene devices with local dual gates | |
| US11133310B2 (en) | Method of making multiple nano layer transistors to enhance a multiple stack CFET performance | |
| JP4405635B2 (ja) | 単電子トランジスタの製造方法 | |
| US20160049472A1 (en) | Variable channel strain of nanowire transistors to improve drive current | |
| JP5498394B2 (ja) | トランジスタ及びその形成方法 | |
| US8741722B2 (en) | Formation of dividers between gate ends of field effect transistor devices | |
| EP2313915B1 (en) | A lithographic process using a nanowire mask, and nanoscale devices fabricated using the process | |
| US10032677B2 (en) | Method and structure to fabricate closely packed hybrid nanowires at scaled pitch | |
| EP3155643B1 (en) | Vertical channel transistors fabrication process by selective subtraction of a regular grid | |
| US20070140637A1 (en) | Method for high topography patterning | |
| JP5841013B2 (ja) | 半導体装置 | |
| KR102133208B1 (ko) | 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법 | |
| KR20090028360A (ko) | 상온동작 단전자 소자 및 그 제조방법 | |
| KR20070034407A (ko) | 단 전자 나노소자의 제조방법 | |
| US5844279A (en) | Single-electron semiconductor device | |
| US5612233A (en) | Method for manufacturing a single electron component | |
| KR101036692B1 (ko) | 다중 양자점 나노소자의 제작방법 및 그에 따른 다중 양자점 나노소자 | |
| US20050139819A1 (en) | Process for fabricating nanoelectronic device by intermittent exposure | |
| CN103928342B (zh) | 一种硅纳米线隧穿场效应晶体管及其制作方法 | |
| KR20090028358A (ko) | 탄소나노튜브를 이용한 상온동작 단전자 소자 및 그 제조방법 | |
| JPH09191104A (ja) | 単一電子素子 | |
| KR100800507B1 (ko) | 자기 정렬된 듀얼게이트 단전자 트랜지스터 및 그 제조방법 | |
| KR101012265B1 (ko) | 상온동작 단전자 소자의 제작방법 | |
| KR20080056910A (ko) | 단전자 터널링 인버터 회로 제조방법 | |
| KR100966009B1 (ko) | 상온에서 동작하는 단전자 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140710 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150702 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160701 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |