KR100830203B1

KR100830203B1 - 단전자 소자의 제조방법

Info

Publication number: KR100830203B1
Application number: KR20020001939A
Authority: KR
Inventors: 최중범; 박규술; 안병근; 이창근; 김상진
Original assignee: 충북대학교 산학협력단
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2008-05-16
Also published as: KR20030061262A

Abstract

본 발명은 단전자 소자의 제조방법에 관한 것으로, 디플레이션 게이트 없이 열산화 및 전자빔 식각을 통해 채널층에 직교하는 트랜치를 형성함으로써, 양자점 및 터널링 접합을 동시에 형성하기 때문에 저소비전력 및 공정의 단순화에 따른 제조 비용을 줄일 수 있고, 채널층에 직교하는 트랜치 폭을 임의로 조절함으로서 양자점의 크기를 변화시켜 동작온도의 향상 효과를 얻을 수 있는 단전자 소자의 제조 방법을 제공함에 그 목적이 있다. 이러한 목적을 달성하기 위한 수단으로서 본 발명은, SOI 기판(10)의 산화막(12) 상에 반도체층(20)을 형성하는 제1단계; 반도체층(20)을 식각하여 액티브 영역(20a)을 형성하는 제2단계; 액티브 영역(20a)의 중간 부분을 식각하여 전도채널층(21)을 형성하는 제3단계; 액티브 영역(20a)을 감싸도록 산화막(12) 상에 게이트 산화막(30)을 형성하는 제4단계; 전도채널층(21)의 양쪽으로 불순물 이온을 주입하여 액티브 영역(20a)에 드레인(22)과 소스(23)를 형성하는 제5단계; 전도채널층(21)과 직교하도록 게이트 산화막(30)을 식각하여 트랜치(50)를 형성하는 제6단계; 게이트 산화막(30) 위에 중간산화막(60)을 형성하여, 트랜치(50)와 전도채널층(21)의 접합부에 터널링 접합(TJ) 및 양자점(QD)을 형성하는 제7단계; 게이트산화막(30) 및 중간산화막(60)을 드레인(22)과 소스(23)의 윗면이 각각 드러날 때까지 식각하여 제1 및 제2컨택홀(31,32)을 형성하는 제8단계; 및 중간산화막(60) 위로 금속막을 증착하여 제1 및 제2컨택홀(31,32)를 통해 드레인(22)과 소스(23)에 각각 접하는 드레인 패드(71)와 소스패드(72) 및 트랜치(50) 상부에 게이트 패드(73)를 각각 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다.

Description

단전자 소자의 제조방법{Single Electron Device Fabrication method thereof}

도 1은 본 발명에 따른 단전자 소자의 제조방법에서 반도체층이 형성된 상태를 보여주는 사시도.

도 2는 본 발명에 따른 단전자 소자의 제조방법에서 액티브 영역이 형성된 상태를 보여주는 사시도.

도 3은 본 발명에 따른 단전자 소자의 제조방법에서 액티브 영역에 전도채널층이 형성된 상태를 보여주는 사시도.

도 4는 본 발명에 따른 단전자 소자의 제조방법에서 게이트 산화막이 형성된 상태를 보여주는 사시도.

도 5a는 본 발명에 따른 단전자 소자의 제조방법에서 불순물 이온의 주입상태를 보여주기 위한 사시도.
도 5b는 도 5a에서의 A-A선 단면도.

도 6a는 본 발명에 따른 단전자 소자의 제조방법에서 트랜치가 형성된 상태를 보여주는 사시도.
도 6b는 도 6a에서의 B-B선 단면도.

도 7a는 본 발명에 따른 단전자 소자의 제조방법에서 중간 산화막이 형성된 상태를 보여주는 사시도.
도 7b는 도 7a에서의 C-C선 단면도.

도 8a는 본 발명에 따른 단전자 소자의 제조방법에서 제1 및 제2컨텍홀이 형성된 상태를 보여주는 사시도.
도 8b는 도 8a에서의 D-D선 단면도.
도 9a는 본 발명에 따른 단전자 소자의 제조방법에서 각 패드가 형성된 상태를 보여주는 사시도.
도 9b는 도 9a에서의 E-E선 단면도.

※ 도면의 주요 부분에 대한 부호의 설명

10 : SOI기판 11 : 반도체 기판

12 : 산화막 20 : 반도체층

20a : 액티브영역 21 : 전도채널층

22 : 드레인 23 : 소스

30 : 게이트 산화막 31, 32 : 제1 및 제2컨텍홀

40 : 도핑 마스크 패턴 50 : 트랜치

60 : 중간 산화막 71 : 드레인 패드

72 : 소스 패드 73 : 게이트 패드

TJ : 터널링 접합 QD : 양자점

본 발명은 단전자 소자의 제조방법에 관한 것으로, 특히 열산화 공정 및 전자빔 식각을 통해 5~100nm의 양자점을 용이하게 형성할 수 있는 단전자 소자의 제조방법에 관한 것이다.
단전자 소자는 쿨롱 차폐 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로서 매우 작은 전력 소모에 비해 고성능의 기능성을 갖음으로서 차세대 논리 직접 소자 회로 또는 개인디지털 보조기구(PDA)등에 적용될 수 있는 최고의 구성소자로 현재 주목받고 있다.
이러한 단전자 소자는 대표적인 두 가지 형태로 나눌 수 있는데 하나는 기존의 MOSFET위에 절연 산화막을 적층 하고 채널층에 양자점을 형성하기 위하여 채널과 직교한 다중선 형태의 디플레이션 게이트와 상층의 제어게이트를 갖는 이중 게이트 형태이다 (B .T. Lee et al, Semiconductor Sci ＆ Tech, Vol 13, Page 1-5 (1998)).
그러나 상기한 형태의 단전자 소자에서는 쿨롱차폐 현상을 일으키기 위해 게이트를 이중으로 형성해야 하기 때문에 전력소비가 증가하여 집적 회로 등에 적용이 불투명하고 또한 적층 공정이 매우 복잡하여 불안정하므로 제조 비용이 높아지는 단점이 있다. 소자형태는 채널층에 양자점을 형성하기 위해 전자빔 식각과 광식각을 통해 터널링 접합을 갖는 고정식 단전자 구조가 있으나 현재로선 터널링 접합과 양자점의 형태를 비교적 고성능의 전자빔 묘화 및 식각 장비를 통해서 만이 만들 수 있어서 고비용의 투자를 해야만 하므로 제조 원가의 상승과 실효성이 불투명하다는 단점을 가지고 있다.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 디플레이션 게이트 없이 열산화 및 전자빔 식각을 통해 채널층에 직교하는 트랜치를 형성함으로써, 양자점 및 터널링 접합을 동시에 형성하기 때문에 저소비전력 및 공정의 단순화에 따른 제조 비용을 줄일 수 있고, 채널층에 직교하는 트랜치 폭을 임의로 조절함으로서 양자점의 크기를 변화시켜 동작온도의 향상 효과를 얻을 수 있는 단전자 소자의 제조 방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 수단으로서 본 발명은,
SOI 기판(10)의 산화막(12) 상에 반도체층(20)을 형성하는 제1단계;
반도체층(20)을 식각하여 액티브 영역(20a)을 형성하는 제2단계;
액티브 영역(20a)의 중간 부분을 식각하여 전도채널층(21)을 형성하는 제3단계;
액티브 영역(20a)을 감싸도록 산화막(12) 상에 게이트 산화막(30)을 형성하는 제4단계;
전도채널층(21)의 양쪽으로 불순물 이온을 주입하여 액티브 영역(20a)에 드레인(22)과 소스(23)를 형성하는 제5단계;
전도채널층(21)과 직교하도록 게이트 산화막(30)을 식각하여 트랜치(50)를 형성하는 제6단계;
게이트 산화막(30) 위에 중간산화막(60)을 형성하여, 트랜치(50)와 전도채널층(21)의 접합부에 터널링 접합(TJ) 및 양자점(QD)을 형성하는 제7단계;
게이트산화막(30) 및 중간산화막(60)을 드레인(22)과 소스(23)의 윗면이 각각 드러날 때까지 식각하여 제1 및 제2컨택홀(31,32)을 형성하는 제8단계; 및
중간산화막(60) 위로 금속막을 증착하여 제1 및 제2컨택홀(31,32)를 통해 드레인(22)과 소스(23)에 각각 접하는 드레인 패드(71)와 소스패드(72) 및 트랜치(50) 상부에 게이트 패드(73)를 각각 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다.

또한, 산화막(12)은 실리콘 산화막(SiO₂)이고, 반도체층(20)은 실리콘인 것을 특징으로 한다.

또한, 액티브 영역(20a)은 포토리소그래피로 패턴을 패터닝하고, 건식 또는 습식 식각하여 형성하는 것을 특징으로 한다.

또한, 전도채널층(21)은 전자빔(E-beam) 리소그래피를 이용한 건식 식각으로 세선폭 5~100nm로 형성하는 것을 특징으로 한다.

또한, 게이트 산화막(30)은 실리콘 산화막이며, 열산화 공정을 통해 1nm ~ 20nm의 두께로 형성하는 것을 특징으로 한다.

또한, 제5단계는 포토리소그래피를 이용하여 전도채널층(21) 위에 위치하도록 게이트 산화막(30) 상에 도핑마스크 패턴(40)을 형성하고, 전도채널층(21)의 양쪽으로 불순물 이온을 주입하는 것을 특징으로 한다.

또한, 트랜치(50)는 전자빔 리소그래피를 이용하여 전자빔 레지스트 패턴을 패터닝하고 습식 식각을 통해 형성하고, 트랜치(50)의 폭을 임의로 조절할 수 있는 것을 특징으로 한다.

또한, 중간산화막(60)은 실리콘 산화막이며, 열산화 공정을 통해 1nm ~ 20nm의 두께로 형성하는 것을 특징으로 한다.

또한, 드레인 패드(71), 소스패드(72) 및 게이트패드(73)는 열증착 공정으로 형성되고, 각각 두께가 100nm ~ 200nm인 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

먼저, 제1단계는 SOI기판(10)에 반도체층(20)을 형성한다. 이때 사용되는 SOI 기판(10)은 실리콘과 같은 반도체 기판(11)상에 실리콘 산화막(SiO₂)의 산화막(12)이 적층된 구조의 기판을 이용하고, 반도체층(20)으로는 실리콘을 이용한다. 반도체층(20)은 도 1에서 도시한 바와 같이 산화막(12)의 윗면에 형성한다.

제2단계는 액티브 영역(20a)을 형성하는 단계이다. 액티브 영역(20a)은 포토리소그래피 방식을 이용하여 반도체층(20)에 포토레지스트 패턴을 형성하고 나머지 부분을 건식 또는 습식 식각한 다음, 포토레지스트 패턴을 제거하여 형성한다. 도 2에서는 액티브 영역(20a)이 "H"자 형태로 형성된 예를 보여주고 있다.

제3단계는 전도채널층(21)을 형성하는 단계이다. 전도채널층(21)은 액티브 영역(20a)을 식각하여 5~100nm의 선폭으로 식각하여 형성하게 된다. 이를 좀 더 상세하게 설명하면, 세선의 전도채널층(21)을 형성하기 위해 전자빔 리소그래피를 이용하여 액티브 영역(20a) 상에 전자빔 레지스트 패턴을 패터닝하고, 이 패턴을 마스크로 이용하여 액티브 영역(20a)을 식각하여 전도채널층(21)을 형성한다. 이때의 식각은 건식 식각으로 진행한다. 그후, 공지된 방법으로 상기 전자빔 레지스트 패턴을 제거하여 도 3에서와 같이 전도채널층(21)을 형성한다.

제4단계는 게이트 산화막(30)을 형성하는 단계이다. 게이트 산화막(30)은 실리콘을 이용하여 도 4에서 도시한 바와 같이 반도체 기판(12)에 걸쳐 열산화 공정을 통해 1nm ~ 20nm 의 두께로 형성한다.

제5단계는 드레인(22)과 소스(23)를 형성하는 단계이다. 이를 위해, 제5단계에서는 액티브 영역(20a)에 불순물 이온을 주입하게 된다. 불순물 이온을 주입하기 위해 포토리소그래피를 이용하여 게이트 산화막(30) 상에 포토레지스트를 도포한 다음, 도 5a 및 도 5b에서 보는 바와 같이 전도채널층(21)의 상부에 도핑 마스크 패턴(40)을 형성하고, 이 도핑 마스크 패턴(40)의 양쪽 즉 액티브 영역(20a)의 양측으로 불순물 이온을 주입하여 드레인(22)과 소스(23)를 형성한 다음 공지된 방법으로 도핑 마스크 패턴을 제거한다.

제6단계는 트랜치(50)를 형성하는 단계이다. 트랜치(50)는 도 6a 및 도 6b에서 보는 바와 같이 전도채널층(21)과 직교하도록 게이트 산화막(30)을 식각하여 형성한다. 트랜치(50) 식각을 위해, 게이트 산화막(30) 상부에 전자빔 리소그래피로 패턴을 패터닝하고, 형성된 패턴을 따라 게이트 산화막(30)을 식각하여 형성하게 된다. 본 발명의 바람직한 실시예에서, 이때의 트랜치(50)은 습식 식각을 이용하는 것이 바람직하며, 트랜치(50) 형성 이후에는 전자빔 레지스트를 공지의 방법으로 제거한다.
본 발명의 바람직한 실시예에서, 트랜치(50)의 형성시 폭을 임의로 조절하여 형성함으로써 양자점의 크기를 변화시켜 동작온도의 향상 효과를 얻을 수 있도록 하는 것이 바람직하다.

제7단계는 중간 산화막(60)을 형성하는 단계이다. 중간산화막(60)은 실리콘을 이용하여 열산화 공정을 통해 도 7a에서와 같이 게이트산화막(30) 위에 1nm ~ 20nm 의 두께로 형성한다.
이때, 전도채널층(21)과 트랜치(50)가 교차하는 부분에서는 스트레스 누적 때문에 열산화가 강하게 일어난다. 즉, 트랜치(50) 형성으로 노출된 전도채널층(21)의 각 모서리 부분은 게이트 산화막(30) 및 중간산화막(60)을 열산화 공정으로 형성함에 따라 스트레스 누적이 더욱 강하게 일어나게 된다. 따라서, 중간산화막(60)의 생성으로 도 7b에서 보는 바와 같이, 터널링 접합(TJ)과 양자점(QD)을 동시에 형성할 수 있게 된다.

제8단계는 제1 및 제2컨텍홀(31,32)를 형성하는 단계이다. 제1 및 제2컨텍홀(31,32)은 포토리소그래피를 이용하여 형성한다. 이를 위해, 드레인(22)과 소스(23) 상부에 위치하도록 중간산화막(60) 위에 각각 포토레지스트 패턴을 패터닝하고, 이 포토레지스트 패턴을 이용하여 중간 산화막(60)과 게이트 산화막(30)을 차례로 습식 식각하여 도 8a 및 도 8b에서와 같이 제1 및 제2컨텍홀(31,32)를 형성한다.

마지막 단계로, 제9단계는 금속막 패드를 형성하는 단계이다. 우선 금속막 패드를 형성하기 위해 중간산화막(60)의 위에 드레인(22)과 소스(23) 그리고 트랜치(50) 부분의 상부에 위치하도록 금속막 상에 포토레지스트 패턴을 패터닝한 다음 금속막을 열증착한다. 이때, 금속막은 각각 제1 및 제2컨텍홀(31,32) 및 트랜치(50) 부분이 충진되면서 중간 산화막(60) 위로 일정한 두께까지 돌출되도록 열증착한다. 본 발명의 바람직한 실시예에서, 이때의금속막은 중간 산화막(60) 위로 돌출된 두께가 100nm~200nm가 되도록 형성하는 것이 바람직하다. 이어, 포토레지스트 패턴을 제거하게 되면, 도 9a 및 도 9b에서와 같이 드레인 패드(71)와 소스 패드(72) 및 게이트 패드(73)을 얻게 된다.
본 발명의 바람직한 실시예에서, 드레인 패드(71)와 소스 패드(72) 및 게이트 패드(73)는 한번의 열증착을 통해 형성되는 것으로 설명하고 있으나, 드레인 패드(71) 및 소스 패드(72)를 열증착을 통해 형성한 다음, 게이트 패드(73)를 또 한번의 열증착을 통해 제조하는 것도 가능하다.
이와 같이 이루어진 단전자 소자는 게이트 패드(73)에 인가되는 전압에 따라 양자점(QD)의 전위가 변화되어 소스(23)에서 전자가 양자점(QD)을 통하여 터널링에 의해 드레인(22)으로 이동하는 단전자 소자를 얻게 된다.

본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.
1) 종래의 단전자 소자에서와 같이 게이트를 이중 게이트로 형성하거나 고가의 전자빔 식각 장치를 이용하지 않고 전자빔 식각을 통해 채널층에 직교하는 트랜치를 형성하고 열산화를 이용함으로써 전도 채널 상에 원하는 크기의 양자점 및 터널링 접합을 용이하게 형성할 수 있다.

2) 이에 따라 소비전력이 감소하고 종래의 이중 게이트 형성을 위한 금속막 증착 및 패터닝 공정이 생략됨으로, 공정이 단순화되어 제조 비용이 감소되며 채널과 직교하는 트랜치 폭을 조절하면 양자점의 크기를 임의로 바꿀 수 있으므로 동작 온도의 향상으로 인한 소자기능을 향상시킬 수 있다.
3) 본 발명에 의해 제조되는 단전자 소자는 이를 구성 단위로 하는 단전자 로직회로에 직접적으로 응용할 수 있어 개발시 상당한 산업적 파급효과가 기대된다.

또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.

Claims

SOI 기판(10)의 산화막(12) 상에 반도체층(20)을 형성하는 제1단계;

상기 반도체층(20)을 식각하여 액티브 영역(20a)을 형성하는 제2단계;

상기 액티브 영역(20a)의 중간 부분을 식각하여 전도채널층(21)을 형성하는 제3단계;

상기 액티브 영역(20a)을 감싸도록 상기 산화막(12) 상에 게이트 산화막(30)을 형성하는 제4단계;

상기 전도채널층(21)의 양쪽으로 불순물 이온을 주입하여 상기 액티브 영역(20a)에 드레인(22)과 소스(23)를 형성하는 제5단계;

상기 전도채널층(21)과 직교하도록 상기 게이트 산화막(30)을 식각하여 트랜치(50)를 형성하는 제6단계;

상기 게이트 산화막(30) 위에 중간산화막(60)을 형성하여, 상기 트랜치(50)와 상기 전도채널층(21)의 접합부에 터널링 접합(TJ) 및 양자점(QD)을 형성하는 제7단계;

상기 게이트산화막(30) 및 상기 중간산화막(60)을 드레인(22)과 소스(23)의 윗면이 각각 드러날 때까지 식각하여 제1 및 제2컨택홀(31,32)을 형성하는 제8단계; 및

상기 중간산화막(60) 위로 금속막을 증착하여 상기 제1 및 제2컨택홀(31,32)를 통해 상기 드레인(22)과 상기 소스(23)에 각각 접하는 드레인 패드(71)와 소스패드(72) 및 상기 트랜치(50) 상부에 게이트 패드(73)를 각각 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 산화막(12)은 실리콘 산화막(SiO₂)이고, 상기 반도체층(20)은 실리콘인 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 액티브 영역(20a)은 포토리소그래피로 패턴을 패터닝하고, 건식 또는 습식 식각하여 형성하는 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 전도채널층(21)은 전자빔(E-beam) 리소그래피를 이용한 건식 식각으로 세선폭 5~100nm로 형성하는 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 게이트 산화막(30)은 실리콘 산화막인 것을 특징으로 하는 단전자 소자의 제조방법.
제 5 항에 있어서,

상기 게이트 산화막(30)은 열산화 공정을 통해 1nm ~ 20nm의 두께로 형성하는 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 제5단계는 포토리소그래피를 이용하여 상기 전도채널층(21) 위에 위치하도록 상기 게이트 산화막(30) 상에 도핑마스크 패턴(40)을 형성하고, 상기 전도채널층(21)의 양쪽으로 불순물 이온을 주입하는 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 트랜치(50)는 전자빔 리소그래피를 이용하여 전자빔 레지스트 패턴을 패터닝하고 습식 식각을 통해 형성하는 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항 또는 제 8 항에 있어서,

상기 트랜치(50)는 폭을 조절이 가능한 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 중간산화막(60)은 실리콘 산화막인 것을 특징으로 하는 단전자 소자의 제조방법.
제 10 항에 있어서,

상기 중간산화막(60)은 열산화 공정을 통해 1nm ~ 20nm의 두께로 형성하는 것을 특징으로 하는 단전자 소자의 제조방법.
제 1 항에 있어서,

상기 드레인 패드(71), 상기 소스패드(72) 및 게이트패드(73)는 열증착 공정으로 형성되고, 각각 두께가 100nm ~ 200nm인 것을 특징으로 하는 단전자 소자의 제조방법.