JPH07235669A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07235669A JPH07235669A JP2799094A JP2799094A JPH07235669A JP H07235669 A JPH07235669 A JP H07235669A JP 2799094 A JP2799094 A JP 2799094A JP 2799094 A JP2799094 A JP 2799094A JP H07235669 A JPH07235669 A JP H07235669A
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- mask
- mask pattern
- pattern
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Abstract
(57)【要約】
【目的】 ゲート電極9や活性領域11のマスク寸法か
らの寸法ずれによるVthの変動を緩和して、電気的特性
の安定した微細なMOSFETを得る。 【構成】 ゲート電極9(活性領域11)のパターン
を、活性領域11(ゲート電極9)の端部と交差する部
分を含む所定区間12(14)で、上記活性領域11
(ゲート電極9)の外側から内側に向かってゲート長
(活性領域幅)が単調に減少するように形成する。
らの寸法ずれによるVthの変動を緩和して、電気的特性
の安定した微細なMOSFETを得る。 【構成】 ゲート電極9(活性領域11)のパターン
を、活性領域11(ゲート電極9)の端部と交差する部
分を含む所定区間12(14)で、上記活性領域11
(ゲート電極9)の外側から内側に向かってゲート長
(活性領域幅)が単調に減少するように形成する。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置に関し、
特に微細で電気的特性の安定したMOSFETに関する
ものである。
特に微細で電気的特性の安定したMOSFETに関する
ものである。
【0002】
【従来の技術】近年、半導体装置の高集積化に伴って、
その中に形成される回路パターンもますます微細化され
ている。図7は、従来のMOSFETにおける活性領域
とゲート電極とのマスクパターンを示した平面図であ
る。図において、1はゲート電極のマスクパターン(以
下、ゲートマスクパターンと称す)、2aはフィールド
絶縁膜のマスクパターン(以下、フィールドマスクパタ
ーンと称す)、2bはフィールドマスクパターンに囲ま
れるマスク上の活性領域、L1はマスク上のゲート長、
W1はマスク上の活性領域幅である。図に示す様に、ゲ
ートマスクパターン1もマスク上の活性領域2bも一定
の幅L1(またはW1)を持つ直線形状であり、例えば、
64MDRAMのメモリセルでは、L1が0.4μm程
度、W1が0.5μm程度の微細幅の直線状パターンで
ある。
その中に形成される回路パターンもますます微細化され
ている。図7は、従来のMOSFETにおける活性領域
とゲート電極とのマスクパターンを示した平面図であ
る。図において、1はゲート電極のマスクパターン(以
下、ゲートマスクパターンと称す)、2aはフィールド
絶縁膜のマスクパターン(以下、フィールドマスクパタ
ーンと称す)、2bはフィールドマスクパターンに囲ま
れるマスク上の活性領域、L1はマスク上のゲート長、
W1はマスク上の活性領域幅である。図に示す様に、ゲ
ートマスクパターン1もマスク上の活性領域2bも一定
の幅L1(またはW1)を持つ直線形状であり、例えば、
64MDRAMのメモリセルでは、L1が0.4μm程
度、W1が0.5μm程度の微細幅の直線状パターンで
ある。
【0003】このようなマスクパターンを用いて、写真
製版技術およびエッチング技術により半導体基板(以
下、基板と称す)上に形成される仕上がりパターンは、
マスクパターンと同一寸法である事がもちろん望ましい
が、実際には、写真製版プロセスのばらつきやエッチン
グ時のCDロスの効果が重畳することにより、マスクパ
ターン寸法よりも小さく仕上がる事が多く、また時には
大きく仕上がる事もある。
製版技術およびエッチング技術により半導体基板(以
下、基板と称す)上に形成される仕上がりパターンは、
マスクパターンと同一寸法である事がもちろん望ましい
が、実際には、写真製版プロセスのばらつきやエッチン
グ時のCDロスの効果が重畳することにより、マスクパ
ターン寸法よりも小さく仕上がる事が多く、また時には
大きく仕上がる事もある。
【0004】図8は、図7に示すマスクパターンで、マ
スク上のゲート長L1が1μm以下の微細なものを用い
て基板上に形成したMOSFETにおける活性領域とゲ
ート電極との仕上がりパターンの例である。図におい
て、3はゲート電極、4aはフィールド絶縁膜、4bは
フィールド絶縁膜4aに囲まれる活性領域、Lは仕上が
りのゲート長である。なおこの場合、仕上がりのゲート
長Lはマスク上のゲート長L1よりも2ΔLだけ短いも
のとする。このように仕上がりのゲート長Lがマスク上
のゲート長L1よりも短く仕上がった場合、MOSFE
TのVthは短チャネル効果によって所望の値(L=L1
の時、得られるVth)よりも小さくなる。また逆に仕上
がりのゲート長Lがマスク上のゲート長L1よりも長く
仕上がった場合、MOSFETのVthは所望の値よりも
大きくなる。
スク上のゲート長L1が1μm以下の微細なものを用い
て基板上に形成したMOSFETにおける活性領域とゲ
ート電極との仕上がりパターンの例である。図におい
て、3はゲート電極、4aはフィールド絶縁膜、4bは
フィールド絶縁膜4aに囲まれる活性領域、Lは仕上が
りのゲート長である。なおこの場合、仕上がりのゲート
長Lはマスク上のゲート長L1よりも2ΔLだけ短いも
のとする。このように仕上がりのゲート長Lがマスク上
のゲート長L1よりも短く仕上がった場合、MOSFE
TのVthは短チャネル効果によって所望の値(L=L1
の時、得られるVth)よりも小さくなる。また逆に仕上
がりのゲート長Lがマスク上のゲート長L1よりも長く
仕上がった場合、MOSFETのVthは所望の値よりも
大きくなる。
【0005】図9は、図7に示すマスクパターンで、マ
スク上の活性領域幅W1が1μm以下の微細なものを用
いて基板上に形成した、MOSFETにおける活性領域
とゲート電極との仕上がりパターンの例である。図にお
いて、3、4a、4bは図8のものと同じもの、Wは仕
上がりの活性領域幅である。なお、この場合、仕上がり
の活性領域幅はマスク上の活性領域幅W1よりも2ΔW
だけ短いものとする。このように仕上がりの活性領域幅
Wがマスク上の活性領域幅W1よりも短く仕上がった場
合、MOSFETのVthは狭チャネル効果によって所望
の値(W=W1の時、得られるVth)よりも大きくな
る。また、逆に仕上がりの活性領域幅Wがマスク上の活
性領域幅W1よりも長く仕上がった場合、MOSFET
のVthは所望の値よりも小さくなる。
スク上の活性領域幅W1が1μm以下の微細なものを用
いて基板上に形成した、MOSFETにおける活性領域
とゲート電極との仕上がりパターンの例である。図にお
いて、3、4a、4bは図8のものと同じもの、Wは仕
上がりの活性領域幅である。なお、この場合、仕上がり
の活性領域幅はマスク上の活性領域幅W1よりも2ΔW
だけ短いものとする。このように仕上がりの活性領域幅
Wがマスク上の活性領域幅W1よりも短く仕上がった場
合、MOSFETのVthは狭チャネル効果によって所望
の値(W=W1の時、得られるVth)よりも大きくな
る。また、逆に仕上がりの活性領域幅Wがマスク上の活
性領域幅W1よりも長く仕上がった場合、MOSFET
のVthは所望の値よりも小さくなる。
【0006】
【発明が解決しようとする課題】このように、ゲート電
極や活性領域が、1μm以下の微細な直線形状であるM
OSFETでは、ゲート長や活性領域幅における仕上が
り寸法のマスク寸法からのずれによって所望のVthが得
られず、寸法変動によって電気的特性が不安定になると
いう問題点があった。
極や活性領域が、1μm以下の微細な直線形状であるM
OSFETでは、ゲート長や活性領域幅における仕上が
り寸法のマスク寸法からのずれによって所望のVthが得
られず、寸法変動によって電気的特性が不安定になると
いう問題点があった。
【0007】この発明は、上記のような問題点を解消す
るためになされたもので、仕上がり寸法の変動によるV
thのばらつきを緩和し、電気的特性の安定した、微細な
MOSFETを得ることを目的とする。
るためになされたもので、仕上がり寸法の変動によるV
thのばらつきを緩和し、電気的特性の安定した、微細な
MOSFETを得ることを目的とする。
【0008】
【課題を解決するための手段】この発明に係る請求項1
記載の半導体装置は、ゲート電極のパターンが、活性領
域の端部と交差する部分を含む所定区間で、上記活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたものである。
記載の半導体装置は、ゲート電極のパターンが、活性領
域の端部と交差する部分を含む所定区間で、上記活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたものである。
【0009】この発明に係る請求項2記載の半導体装置
は、活性領域のパターンが、ゲート電極の端部と交差す
る部分を含む所定区間で、上記ゲート電極の外側から内
側に向かって活性領域幅が単調に減少するように形成さ
れたものである。
は、活性領域のパターンが、ゲート電極の端部と交差す
る部分を含む所定区間で、上記ゲート電極の外側から内
側に向かって活性領域幅が単調に減少するように形成さ
れたものである。
【0010】この発明に係る請求項3記載の半導体装置
の製造方法は、フィールド絶縁膜のマスクパターンと、
このフィールド絶縁膜のマスクパターンに囲まれるマス
ク上の活性領域に交差し上記マスク上の活性領域の端部
と交差する部分を含む所定区間で上記マスク上の活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたゲート電極のマスクパターンとを用
い、上記フィールド絶縁膜およびゲート電極のマスクパ
ターンを半導体基板上に転写することにより、フィール
ド絶縁膜に囲まれた活性領域およびゲート電極をそれぞ
れ形成するものである。
の製造方法は、フィールド絶縁膜のマスクパターンと、
このフィールド絶縁膜のマスクパターンに囲まれるマス
ク上の活性領域に交差し上記マスク上の活性領域の端部
と交差する部分を含む所定区間で上記マスク上の活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたゲート電極のマスクパターンとを用
い、上記フィールド絶縁膜およびゲート電極のマスクパ
ターンを半導体基板上に転写することにより、フィール
ド絶縁膜に囲まれた活性領域およびゲート電極をそれぞ
れ形成するものである。
【0011】この発明に係る請求項4記載の半導体装置
の製造方法は、ゲート電極のマスクパターンと、このゲ
ート電極のマスクパターンに交差し上記ゲート電極のマ
スクパターンの端部と交差する部分を含む所定区間で上
記ゲート電極のマスクパターンの外側から内側に向かっ
て活性領域幅が単調に減少するように形成されたマスク
上の活性領域を囲むフィールド絶縁膜のマスクパターン
とを用い、上記ゲート電極およびフィールド絶縁膜のマ
スクパターンを半導体基板上に転写することにより、ゲ
ート電極およびフィールド絶縁膜に囲まれた活性領域を
それぞれ形成するものである。
の製造方法は、ゲート電極のマスクパターンと、このゲ
ート電極のマスクパターンに交差し上記ゲート電極のマ
スクパターンの端部と交差する部分を含む所定区間で上
記ゲート電極のマスクパターンの外側から内側に向かっ
て活性領域幅が単調に減少するように形成されたマスク
上の活性領域を囲むフィールド絶縁膜のマスクパターン
とを用い、上記ゲート電極およびフィールド絶縁膜のマ
スクパターンを半導体基板上に転写することにより、ゲ
ート電極およびフィールド絶縁膜に囲まれた活性領域を
それぞれ形成するものである。
【0012】
【作用】この発明における半導体装置は、ゲート電極の
パターンが、活性領域の端部と交差する部分を含む所定
区間で、活性領域の外側から内側に向かってゲート長が
単調に減少するように形成されている。このとき、ゲー
ト長は一定ではないが、ゲート電極が活性領域と交差す
る領域(以下、チャネル領域と称す)の面積を活性領域
幅で割った寸法がMOSFETにおける実効ゲート長と
なる。このため活性領域の端部が、所望のものより外側
の方向にずれて活性領域幅が長くなると、チャネル領域
が増えるが、その部分ではゲート長が増加しているの
で、MOSFETにおける実効ゲート長は長くなる。逆
に、活性領域の端部が内側の方向にずれて活性領域幅が
短くなると、MOSFETにおける実効ゲート長は短く
なる。
パターンが、活性領域の端部と交差する部分を含む所定
区間で、活性領域の外側から内側に向かってゲート長が
単調に減少するように形成されている。このとき、ゲー
ト長は一定ではないが、ゲート電極が活性領域と交差す
る領域(以下、チャネル領域と称す)の面積を活性領域
幅で割った寸法がMOSFETにおける実効ゲート長と
なる。このため活性領域の端部が、所望のものより外側
の方向にずれて活性領域幅が長くなると、チャネル領域
が増えるが、その部分ではゲート長が増加しているの
で、MOSFETにおける実効ゲート長は長くなる。逆
に、活性領域の端部が内側の方向にずれて活性領域幅が
短くなると、MOSFETにおける実効ゲート長は短く
なる。
【0013】前述した様に、微細なゲート長および活性
領域幅のMOSFETでは、ゲート長が短くなると短チ
ャネル効果によりVthは小さくなり、活性領域幅が短く
なると狭チャネル効果によりVthは大きくなる。この場
合、活性領域幅が短くなると実効ゲート長は短くなるた
め、狭チャネル効果によるVthの増加分と短チャネル効
果によるVthの減少分が相殺されVthのばらつきが緩和
される。また、活性領域幅が長くなるときも、実効ゲー
ト長は長くなるためVthの変動に対する効果が互いに相
殺され、Vthのばらつきが同様に緩和される。
領域幅のMOSFETでは、ゲート長が短くなると短チ
ャネル効果によりVthは小さくなり、活性領域幅が短く
なると狭チャネル効果によりVthは大きくなる。この場
合、活性領域幅が短くなると実効ゲート長は短くなるた
め、狭チャネル効果によるVthの増加分と短チャネル効
果によるVthの減少分が相殺されVthのばらつきが緩和
される。また、活性領域幅が長くなるときも、実効ゲー
ト長は長くなるためVthの変動に対する効果が互いに相
殺され、Vthのばらつきが同様に緩和される。
【0014】また、この発明における半導体装置は、活
性領域のパターンが、ゲート電極の端部と交差する部分
を含む所定区間で、ゲート電極の外側から内側に向かっ
て活性領域幅が単調に減少するように形成されている。
このとき、MOSFETにおける実効の活性領域幅は、
チャネル領域の面積をゲート長で割ったものである。こ
のためゲート電極の端部が、所望のものより外側の方向
にずれてゲート長が長くなると、チャネル領域は増える
が、その部分では活性領域幅が増加しているので、MO
SFETにおける実効の活性領域幅は長くなり、逆に内
側の方向にずれてゲート長が短くなると実効の活性領域
幅は短くなる。従ってこの場合も、ゲート長が変動して
もそれに応じて実効の活性領域幅も変動するため、Vth
の変動に対する効果が相殺され、Vthのばらつきが緩和
される。
性領域のパターンが、ゲート電極の端部と交差する部分
を含む所定区間で、ゲート電極の外側から内側に向かっ
て活性領域幅が単調に減少するように形成されている。
このとき、MOSFETにおける実効の活性領域幅は、
チャネル領域の面積をゲート長で割ったものである。こ
のためゲート電極の端部が、所望のものより外側の方向
にずれてゲート長が長くなると、チャネル領域は増える
が、その部分では活性領域幅が増加しているので、MO
SFETにおける実効の活性領域幅は長くなり、逆に内
側の方向にずれてゲート長が短くなると実効の活性領域
幅は短くなる。従ってこの場合も、ゲート長が変動して
もそれに応じて実効の活性領域幅も変動するため、Vth
の変動に対する効果が相殺され、Vthのばらつきが緩和
される。
【0015】また、この発明における上記の様な半導体
装置の製造方法は、半導体基板上に形成されるゲート電
極と活性領域とのパターンを、同様の特徴を持つマスク
パターンをそれぞれ転写することによって得るものであ
るため、ホトリソグラフィ技術やエッチング技術による
マスク寸法からのずれによるVthのばらつきを、容易に
自己制御することができる。
装置の製造方法は、半導体基板上に形成されるゲート電
極と活性領域とのパターンを、同様の特徴を持つマスク
パターンをそれぞれ転写することによって得るものであ
るため、ホトリソグラフィ技術やエッチング技術による
マスク寸法からのずれによるVthのばらつきを、容易に
自己制御することができる。
【0016】
実施例1.以下、この発明の一実施例を、図について説
明する。なお、ここで扱うMOSFETは、ゲート長お
よび活性領域幅とも1μm以下の微細なものとし、ま
た、従来の技術と重複する箇所は適宜その説明を省略す
る。図1(a)は、この発明の一実施例において用いる
MOSFETにおける活性領域とゲート電極とのマスク
パターンを示す平面図であり、図1(b)は図1(a)
に示すマスクパターンを基板上に転写した仕上がりパタ
ーンの例を示す平面図である。図1(a)において、5
はゲートマスクパターン、6はフィールドマスクパター
ン、7はフィールドマスクパターン6に囲まれるマスク
上の活性領域、8はゲート長が単調に減少する所定区間
である。図1(a)に示す様に、マスク上の活性領域幅
はW1で一定であり、マスク上のゲート長は、マスク上
の活性領域7の端部と交差する部分を含む所定区間8
で、マスク上の活性領域7の外側から内側に向かって単
調に減少する。
明する。なお、ここで扱うMOSFETは、ゲート長お
よび活性領域幅とも1μm以下の微細なものとし、ま
た、従来の技術と重複する箇所は適宜その説明を省略す
る。図1(a)は、この発明の一実施例において用いる
MOSFETにおける活性領域とゲート電極とのマスク
パターンを示す平面図であり、図1(b)は図1(a)
に示すマスクパターンを基板上に転写した仕上がりパタ
ーンの例を示す平面図である。図1(a)において、5
はゲートマスクパターン、6はフィールドマスクパター
ン、7はフィールドマスクパターン6に囲まれるマスク
上の活性領域、8はゲート長が単調に減少する所定区間
である。図1(a)に示す様に、マスク上の活性領域幅
はW1で一定であり、マスク上のゲート長は、マスク上
の活性領域7の端部と交差する部分を含む所定区間8
で、マスク上の活性領域7の外側から内側に向かって単
調に減少する。
【0017】図1(b)において、9はゲート電極、1
0はフィールド絶縁膜、11はフィールド絶縁膜10に
囲まれる活性領域、12はゲート長が単調に減少する所
定区間である。図1(b)に示す様に、この場合、仕上
がりの活性領域幅は所望の寸法であるマスク上の活性領
域幅W1よりも2ΔWだけ短いWで一定であり、ゲート
電極9はゲートマスクパターン5と同寸法の所望の寸法
に仕上がったものであって、活性領域11の端部と交差
する部分を含む所定区間12で、活性領域11の外側か
ら内側に向かってゲート長が単調に減少する。
0はフィールド絶縁膜、11はフィールド絶縁膜10に
囲まれる活性領域、12はゲート長が単調に減少する所
定区間である。図1(b)に示す様に、この場合、仕上
がりの活性領域幅は所望の寸法であるマスク上の活性領
域幅W1よりも2ΔWだけ短いWで一定であり、ゲート
電極9はゲートマスクパターン5と同寸法の所望の寸法
に仕上がったものであって、活性領域11の端部と交差
する部分を含む所定区間12で、活性領域11の外側か
ら内側に向かってゲート長が単調に減少する。
【0018】図1(a)に示すマスクパターンを用いて
図1(b)に示す様な仕上がりパターンを形成する方法
について以下に示す。まず、基板上の全面に、LOCO
S用に下敷酸化膜と窒化膜を被着し、その上の全面にホ
トレジスト膜を形成する。次にフィールドマスクパター
ン6が形成されたマスクを用いてホトリソグラフィ技術
によりホトレジスト膜をパターン化し、このレジスト・
パターンをマスクとして下地の窒化膜をエッチングし
て、活性領域11に窒化膜を残存させる。その後ホトレ
ジスト膜を除去して熱酸化を行うと、窒化膜のない部分
の基板が酸化されてフィールド絶縁膜10が形成され
る。次に全面にゲート電極材料を堆積しその上の全面に
ホトレジスト膜を形成し、ゲートマスクパターン5が形
成されたマスクを用いてホトリソグラフィ技術によりホ
トレジスト膜をパターン化し、このレジスト・パターン
をマスクとして下地のゲート電極材料を加工してゲート
電極9を形成する。この後、ホトレジスト膜を除去した
後、イオン注入法によりソース・ドレイン領域を形成
し、所定の処理を施して、MOSFETを得る。
図1(b)に示す様な仕上がりパターンを形成する方法
について以下に示す。まず、基板上の全面に、LOCO
S用に下敷酸化膜と窒化膜を被着し、その上の全面にホ
トレジスト膜を形成する。次にフィールドマスクパター
ン6が形成されたマスクを用いてホトリソグラフィ技術
によりホトレジスト膜をパターン化し、このレジスト・
パターンをマスクとして下地の窒化膜をエッチングし
て、活性領域11に窒化膜を残存させる。その後ホトレ
ジスト膜を除去して熱酸化を行うと、窒化膜のない部分
の基板が酸化されてフィールド絶縁膜10が形成され
る。次に全面にゲート電極材料を堆積しその上の全面に
ホトレジスト膜を形成し、ゲートマスクパターン5が形
成されたマスクを用いてホトリソグラフィ技術によりホ
トレジスト膜をパターン化し、このレジスト・パターン
をマスクとして下地のゲート電極材料を加工してゲート
電極9を形成する。この後、ホトレジスト膜を除去した
後、イオン注入法によりソース・ドレイン領域を形成
し、所定の処理を施して、MOSFETを得る。
【0019】このように形成された仕上がりパターン
は、活性領域幅がマスク上の寸法よりも2ΔWだけ短く
なっているためチャネル領域が減少するが、その部分で
ゲート長は単調減少しているため、MOSFETにおけ
る実効ゲート長も短くなる。このため狭チャネル効果に
よるVthの増加分と短チャネル効果によるVthの減少分
とが互いに相殺され、Vthの変動が緩和される。
は、活性領域幅がマスク上の寸法よりも2ΔWだけ短く
なっているためチャネル領域が減少するが、その部分で
ゲート長は単調減少しているため、MOSFETにおけ
る実効ゲート長も短くなる。このため狭チャネル効果に
よるVthの増加分と短チャネル効果によるVthの減少分
とが互いに相殺され、Vthの変動が緩和される。
【0020】なお、図1(b)では、仕上がりパターン
の活性領域幅が、マスク上の寸法よりも短くなる場合を
示したが、逆にマスク上の寸法よりも長くなっても実効
ゲート長が長くなり、同様にVthの変動は緩和される。
の活性領域幅が、マスク上の寸法よりも短くなる場合を
示したが、逆にマスク上の寸法よりも長くなっても実効
ゲート長が長くなり、同様にVthの変動は緩和される。
【0021】実施例2.上記実施例1に示したゲート電
極9と活性領域11との特徴を有する半導体装置の適用
例を図2に示す。図2はDRAMのメモリセルトランジ
スタのゲート電極9のパターンと活性領域11のパター
ンとを示した平面図であり、上記実施例1と同様の効果
がある。
極9と活性領域11との特徴を有する半導体装置の適用
例を図2に示す。図2はDRAMのメモリセルトランジ
スタのゲート電極9のパターンと活性領域11のパター
ンとを示した平面図であり、上記実施例1と同様の効果
がある。
【0022】実施例3.図3(a)は、この発明の実施
例3において用いるMOSFETにおける活性領域とゲ
ート電極とのマスクパターンを示す平面図であり、図3
(b)は図3(a)に示すマスクパターンを基板上に転
写した仕上がりパターンを示す平面図である。図3
(a)に示す様に、ゲートマスクパターン5のゲート長
はL1で一定であり、フィールドマスクパターン6に囲
まれるマスク上の活性領域7は、ゲートマスクパターン
5の端部と交差する部分を含む所定区間13で、ゲート
マスクパターン5の外側から内側に向かって活性領域幅
が単調に減少するように形成されている。
例3において用いるMOSFETにおける活性領域とゲ
ート電極とのマスクパターンを示す平面図であり、図3
(b)は図3(a)に示すマスクパターンを基板上に転
写した仕上がりパターンを示す平面図である。図3
(a)に示す様に、ゲートマスクパターン5のゲート長
はL1で一定であり、フィールドマスクパターン6に囲
まれるマスク上の活性領域7は、ゲートマスクパターン
5の端部と交差する部分を含む所定区間13で、ゲート
マスクパターン5の外側から内側に向かって活性領域幅
が単調に減少するように形成されている。
【0023】このようなマスクパターンを用いて形成し
た仕上がりパターンは、図3(b)に示す様に、この場
合、ゲート電極9のゲート長は所望の寸法であるマスク
上のゲート長L1よりも2ΔLだけ短いLで一定であ
り、フィールド絶縁膜10に囲まれる活性領域11は、
所望の寸法に仕上がったものであって、ゲート電極9の
端部と交差する部分を含む所定区間14で、ゲート電極
9の外側から内側に向かって活性領域幅が単調に減少す
る。
た仕上がりパターンは、図3(b)に示す様に、この場
合、ゲート電極9のゲート長は所望の寸法であるマスク
上のゲート長L1よりも2ΔLだけ短いLで一定であ
り、フィールド絶縁膜10に囲まれる活性領域11は、
所望の寸法に仕上がったものであって、ゲート電極9の
端部と交差する部分を含む所定区間14で、ゲート電極
9の外側から内側に向かって活性領域幅が単調に減少す
る。
【0024】このように形成された仕上がりパターン
は、ゲート長がマスク上の寸法よりも2ΔLだけ短くな
っているためチャネル領域が減少するが、その部分で活
性領域幅は単調減少しているため、MOSFETにおけ
る実効の活性領域幅も短くなる。このため短チャネル効
果によるVthの減少分と狭チャネル効果によるVthの増
加分が互いに相殺されVthの変動が緩和される。
は、ゲート長がマスク上の寸法よりも2ΔLだけ短くな
っているためチャネル領域が減少するが、その部分で活
性領域幅は単調減少しているため、MOSFETにおけ
る実効の活性領域幅も短くなる。このため短チャネル効
果によるVthの減少分と狭チャネル効果によるVthの増
加分が互いに相殺されVthの変動が緩和される。
【0025】なお、仕上がりパターンのゲート長がマス
ク上の寸法よりも長くなっても、実効の活性領域幅が長
くなり、同様にVthの変動は緩和される。
ク上の寸法よりも長くなっても、実効の活性領域幅が長
くなり、同様にVthの変動は緩和される。
【0026】実施例4.図4は、上記実施例3に示した
ゲート電極9と活性領域11との特徴を有する半導体装
置の適用例をDRAMのメモリセルトランジスタについ
て示したもので、上記実施例3と同様の効果がある。
ゲート電極9と活性領域11との特徴を有する半導体装
置の適用例をDRAMのメモリセルトランジスタについ
て示したもので、上記実施例3と同様の効果がある。
【0027】実施例5.図5はこの発明の実施例5によ
るMOSFETのゲート電極9と活性領域11とのパタ
ーンを示す平面図である。図に示す様に、ゲート電極9
と活性領域11とは、互いに相手の端部と交差する部分
を含む所定区間12、14において、チャネル領域の内
側に向かってゲート長および活性領域幅が単調に減少す
るように形成される。この場合も、同様の特徴を持つマ
スクパターンの転写によって仕上がりパターンを得る
が、実施例1の効果と実施例3の効果とを併せ持つもの
となり、ゲート電極9と活性領域11との両方のパター
ンについて、マスク寸法からの寸法ずれによるVthの変
動を緩和する効果がある。なお、ゲート電極9(活性領
域11)の寸法ずれが、その端部が活性領域11の所定
区間14(ゲート電極9の所定区間12)で交差する範
囲内で特に有効である。
るMOSFETのゲート電極9と活性領域11とのパタ
ーンを示す平面図である。図に示す様に、ゲート電極9
と活性領域11とは、互いに相手の端部と交差する部分
を含む所定区間12、14において、チャネル領域の内
側に向かってゲート長および活性領域幅が単調に減少す
るように形成される。この場合も、同様の特徴を持つマ
スクパターンの転写によって仕上がりパターンを得る
が、実施例1の効果と実施例3の効果とを併せ持つもの
となり、ゲート電極9と活性領域11との両方のパター
ンについて、マスク寸法からの寸法ずれによるVthの変
動を緩和する効果がある。なお、ゲート電極9(活性領
域11)の寸法ずれが、その端部が活性領域11の所定
区間14(ゲート電極9の所定区間12)で交差する範
囲内で特に有効である。
【0028】実施例6.図6は、上記実施例5に示した
ゲート電極9と活性領域11との特徴を有する半導体装
置の適用例をDRAMのメモリセルトランジスタについ
て示したもので、上記実施例5と同様の効果がある。
ゲート電極9と活性領域11との特徴を有する半導体装
置の適用例をDRAMのメモリセルトランジスタについ
て示したもので、上記実施例5と同様の効果がある。
【0029】
【発明の効果】以上のようにこの発明によれば、微細な
MOSFETにおいて、ゲート長や活性領域幅を所定区
間で単調減少するように、ゲート電極および活性領域の
パターンを形成したため、ゲート電極や活性領域のマス
ク寸法からの寸法ずれによるVthの変動を、自己制御に
よって緩和することができ、電気的特性の安定した微細
な半導体装置が得られる。また、同様の特徴を持つマス
クパターンの転写によって、上記のようなゲート電極お
よび活性領域のパターンを形成したため、容易に信頼性
の高い半導体装置を提供できる。
MOSFETにおいて、ゲート長や活性領域幅を所定区
間で単調減少するように、ゲート電極および活性領域の
パターンを形成したため、ゲート電極や活性領域のマス
ク寸法からの寸法ずれによるVthの変動を、自己制御に
よって緩和することができ、電気的特性の安定した微細
な半導体装置が得られる。また、同様の特徴を持つマス
クパターンの転写によって、上記のようなゲート電極お
よび活性領域のパターンを形成したため、容易に信頼性
の高い半導体装置を提供できる。
【図1】この発明の実施例1による半導体装置のマスク
パターンおよび仕上がりパターンを示す平面図である。
パターンおよび仕上がりパターンを示す平面図である。
【図2】この発明の実施例2による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図3】この発明の実施例3による半導体装置のマスク
パターンおよび仕上がりパターンを示す平面図である。
パターンおよび仕上がりパターンを示す平面図である。
【図4】この発明の実施例4による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図5】この発明の実施例5による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図6】この発明の実施例6による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図7】従来の半導体装置のマスクパターンを示す平面
図である。
図である。
【図8】従来の半導体装置の仕上がりパターンを示す平
面図である。
面図である。
【図9】従来の半導体装置の仕上がりパターンの別例を
示す平面図である。
示す平面図である。
5 ゲート電極のマスクパターンとしてのゲートマスク
パターン 6 フィールド絶縁膜のマスクパターンとしてのフィー
ルドマスクパターン 7 マスク上の活性領域 8 所定区間 9 ゲート電極 10 フィールド絶縁膜 11 活性領域 12、13、14 所定区間
パターン 6 フィールド絶縁膜のマスクパターンとしてのフィー
ルドマスクパターン 7 マスク上の活性領域 8 所定区間 9 ゲート電極 10 フィールド絶縁膜 11 活性領域 12、13、14 所定区間
Claims (4)
- 【請求項1】 フィールド絶縁膜に囲まれる活性領域に
ゲート電極が交差する半導体装置において、上記ゲート
電極のパターンが、上記活性領域の端部と交差する部分
を含む所定区間で、上記活性領域の外側から内側に向か
ってゲート長が単調に減少するように形成されたことを
特徴とする半導体装置。 - 【請求項2】 フィールド絶縁膜に囲まれる活性領域に
ゲート電極が交差する半導体装置において、上記活性領
域のパターンが、上記ゲート電極の端部と交差する部分
を含む所定区間で、上記ゲート電極の外側から内側に向
かって活性領域幅が単調に減少するように形成されたこ
とを特徴とする半導体装置。 - 【請求項3】 フィールド絶縁膜のマスクパターンと、
このフィールド絶縁膜のマスクパターンに囲まれるマス
ク上の活性領域に交差し上記マスク上の活性領域の端部
と交差する部分を含む所定区間で上記マスク上の活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたゲート電極のマスクパターンとを用
い、上記フィールド絶縁膜およびゲート電極のマスクパ
ターンを半導体基板上に転写することにより、フィール
ド絶縁膜に囲まれた活性領域およびゲート電極をそれぞ
れ形成することを特徴とする請求項1記載の半導体装置
の製造方法。 - 【請求項4】 ゲート電極のマスクパターンと、このゲ
ート電極のマスクパターンに交差し上記ゲート電極のマ
スクパターンの端部と交差する部分を含む所定区間で上
記ゲート電極のマスクパターンの外側から内側に向かっ
て活性領域幅が単調に減少するように形成されたマスク
上の活性領域を囲むフィールド絶縁膜のマスクパターン
とを用い、上記ゲート電極およびフィールド絶縁膜のマ
スクパターンを半導体基板上に転写することにより、ゲ
ート電極およびフィールド絶縁膜に囲まれた活性領域を
それぞれ形成することを特徴とする請求項2記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2799094A JPH07235669A (ja) | 1994-02-25 | 1994-02-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2799094A JPH07235669A (ja) | 1994-02-25 | 1994-02-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07235669A true JPH07235669A (ja) | 1995-09-05 |
Family
ID=12236272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2799094A Pending JPH07235669A (ja) | 1994-02-25 | 1994-02-25 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07235669A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7019380B2 (en) | 2003-06-20 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2012500496A (ja) * | 2008-08-19 | 2012-01-05 | フリースケール セミコンダクター インコーポレイテッド | ゲイン変化補償を伴うトランジスタ |
-
1994
- 1994-02-25 JP JP2799094A patent/JPH07235669A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7019380B2 (en) | 2003-06-20 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2012500496A (ja) * | 2008-08-19 | 2012-01-05 | フリースケール セミコンダクター インコーポレイテッド | ゲイン変化補償を伴うトランジスタ |
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