JPH07235669A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07235669A JPH07235669A JP2799094A JP2799094A JPH07235669A JP H07235669 A JPH07235669 A JP H07235669A JP 2799094 A JP2799094 A JP 2799094A JP 2799094 A JP2799094 A JP 2799094A JP H07235669 A JPH07235669 A JP H07235669A
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- mask pattern
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Abstract
(57)【要約】
【目的】 ゲート電極９や活性領域１１のマスク寸法か
らの寸法ずれによるＶthの変動を緩和して、電気的特性
の安定した微細なＭＯＳＦＥＴを得る。 【構成】 ゲート電極９（活性領域１１）のパターン
を、活性領域１１（ゲート電極９）の端部と交差する部
分を含む所定区間１２（１４）で、上記活性領域１１
（ゲート電極９）の外側から内側に向かってゲート長
（活性領域幅）が単調に減少するように形成する。
らの寸法ずれによるＶthの変動を緩和して、電気的特性
の安定した微細なＭＯＳＦＥＴを得る。 【構成】 ゲート電極９（活性領域１１）のパターン
を、活性領域１１（ゲート電極９）の端部と交差する部
分を含む所定区間１２（１４）で、上記活性領域１１
（ゲート電極９）の外側から内側に向かってゲート長
（活性領域幅）が単調に減少するように形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に微細で電気的特性の安定したＭＯＳＦＥＴに関する
ものである。
特に微細で電気的特性の安定したＭＯＳＦＥＴに関する
ものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴って、
その中に形成される回路パターンもますます微細化され
ている。図７は、従来のＭＯＳＦＥＴにおける活性領域
とゲート電極とのマスクパターンを示した平面図であ
る。図において、１はゲート電極のマスクパターン（以
下、ゲートマスクパターンと称す）、２ａはフィールド
絶縁膜のマスクパターン（以下、フィールドマスクパタ
ーンと称す）、２ｂはフィールドマスクパターンに囲ま
れるマスク上の活性領域、Ｌ1はマスク上のゲート長、
Ｗ1はマスク上の活性領域幅である。図に示す様に、ゲ
ートマスクパターン１もマスク上の活性領域２ｂも一定
の幅Ｌ1（またはＷ1）を持つ直線形状であり、例えば、
６４ＭＤＲＡＭのメモリセルでは、Ｌ1が０．４μｍ程
度、Ｗ1が０．５μｍ程度の微細幅の直線状パターンで
ある。
その中に形成される回路パターンもますます微細化され
ている。図７は、従来のＭＯＳＦＥＴにおける活性領域
とゲート電極とのマスクパターンを示した平面図であ
る。図において、１はゲート電極のマスクパターン（以
下、ゲートマスクパターンと称す）、２ａはフィールド
絶縁膜のマスクパターン（以下、フィールドマスクパタ
ーンと称す）、２ｂはフィールドマスクパターンに囲ま
れるマスク上の活性領域、Ｌ1はマスク上のゲート長、
Ｗ1はマスク上の活性領域幅である。図に示す様に、ゲ
ートマスクパターン１もマスク上の活性領域２ｂも一定
の幅Ｌ1（またはＷ1）を持つ直線形状であり、例えば、
６４ＭＤＲＡＭのメモリセルでは、Ｌ1が０．４μｍ程
度、Ｗ1が０．５μｍ程度の微細幅の直線状パターンで
ある。
【０００３】このようなマスクパターンを用いて、写真
製版技術およびエッチング技術により半導体基板（以
下、基板と称す）上に形成される仕上がりパターンは、
マスクパターンと同一寸法である事がもちろん望ましい
が、実際には、写真製版プロセスのばらつきやエッチン
グ時のＣＤロスの効果が重畳することにより、マスクパ
ターン寸法よりも小さく仕上がる事が多く、また時には
大きく仕上がる事もある。
製版技術およびエッチング技術により半導体基板（以
下、基板と称す）上に形成される仕上がりパターンは、
マスクパターンと同一寸法である事がもちろん望ましい
が、実際には、写真製版プロセスのばらつきやエッチン
グ時のＣＤロスの効果が重畳することにより、マスクパ
ターン寸法よりも小さく仕上がる事が多く、また時には
大きく仕上がる事もある。
【０００４】図８は、図７に示すマスクパターンで、マ
スク上のゲート長Ｌ1が１μｍ以下の微細なものを用い
て基板上に形成したＭＯＳＦＥＴにおける活性領域とゲ
ート電極との仕上がりパターンの例である。図におい
て、３はゲート電極、４ａはフィールド絶縁膜、４ｂは
フィールド絶縁膜４ａに囲まれる活性領域、Ｌは仕上が
りのゲート長である。なおこの場合、仕上がりのゲート
長Ｌはマスク上のゲート長Ｌ1よりも２ΔＬだけ短いも
のとする。このように仕上がりのゲート長Ｌがマスク上
のゲート長Ｌ1よりも短く仕上がった場合、ＭＯＳＦＥ
ＴのＶthは短チャネル効果によって所望の値（Ｌ＝Ｌ1
の時、得られるＶth）よりも小さくなる。また逆に仕上
がりのゲート長Ｌがマスク上のゲート長Ｌ1よりも長く
仕上がった場合、ＭＯＳＦＥＴのＶthは所望の値よりも
大きくなる。
スク上のゲート長Ｌ1が１μｍ以下の微細なものを用い
て基板上に形成したＭＯＳＦＥＴにおける活性領域とゲ
ート電極との仕上がりパターンの例である。図におい
て、３はゲート電極、４ａはフィールド絶縁膜、４ｂは
フィールド絶縁膜４ａに囲まれる活性領域、Ｌは仕上が
りのゲート長である。なおこの場合、仕上がりのゲート
長Ｌはマスク上のゲート長Ｌ1よりも２ΔＬだけ短いも
のとする。このように仕上がりのゲート長Ｌがマスク上
のゲート長Ｌ1よりも短く仕上がった場合、ＭＯＳＦＥ
ＴのＶthは短チャネル効果によって所望の値（Ｌ＝Ｌ1
の時、得られるＶth）よりも小さくなる。また逆に仕上
がりのゲート長Ｌがマスク上のゲート長Ｌ1よりも長く
仕上がった場合、ＭＯＳＦＥＴのＶthは所望の値よりも
大きくなる。
【０００５】図９は、図７に示すマスクパターンで、マ
スク上の活性領域幅Ｗ1が１μｍ以下の微細なものを用
いて基板上に形成した、ＭＯＳＦＥＴにおける活性領域
とゲート電極との仕上がりパターンの例である。図にお
いて、３、４ａ、４ｂは図８のものと同じもの、Ｗは仕
上がりの活性領域幅である。なお、この場合、仕上がり
の活性領域幅はマスク上の活性領域幅Ｗ1よりも２ΔＷ
だけ短いものとする。このように仕上がりの活性領域幅
Ｗがマスク上の活性領域幅Ｗ1よりも短く仕上がった場
合、ＭＯＳＦＥＴのＶthは狭チャネル効果によって所望
の値（Ｗ＝Ｗ1の時、得られるＶth）よりも大きくな
る。また、逆に仕上がりの活性領域幅Ｗがマスク上の活
性領域幅Ｗ1よりも長く仕上がった場合、ＭＯＳＦＥＴ
のＶthは所望の値よりも小さくなる。
スク上の活性領域幅Ｗ1が１μｍ以下の微細なものを用
いて基板上に形成した、ＭＯＳＦＥＴにおける活性領域
とゲート電極との仕上がりパターンの例である。図にお
いて、３、４ａ、４ｂは図８のものと同じもの、Ｗは仕
上がりの活性領域幅である。なお、この場合、仕上がり
の活性領域幅はマスク上の活性領域幅Ｗ1よりも２ΔＷ
だけ短いものとする。このように仕上がりの活性領域幅
Ｗがマスク上の活性領域幅Ｗ1よりも短く仕上がった場
合、ＭＯＳＦＥＴのＶthは狭チャネル効果によって所望
の値（Ｗ＝Ｗ1の時、得られるＶth）よりも大きくな
る。また、逆に仕上がりの活性領域幅Ｗがマスク上の活
性領域幅Ｗ1よりも長く仕上がった場合、ＭＯＳＦＥＴ
のＶthは所望の値よりも小さくなる。
【０００６】
【発明が解決しようとする課題】このように、ゲート電
極や活性領域が、１μｍ以下の微細な直線形状であるＭ
ＯＳＦＥＴでは、ゲート長や活性領域幅における仕上が
り寸法のマスク寸法からのずれによって所望のＶthが得
られず、寸法変動によって電気的特性が不安定になると
いう問題点があった。
極や活性領域が、１μｍ以下の微細な直線形状であるＭ
ＯＳＦＥＴでは、ゲート長や活性領域幅における仕上が
り寸法のマスク寸法からのずれによって所望のＶthが得
られず、寸法変動によって電気的特性が不安定になると
いう問題点があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、仕上がり寸法の変動によるＶ
thのばらつきを緩和し、電気的特性の安定した、微細な
ＭＯＳＦＥＴを得ることを目的とする。
るためになされたもので、仕上がり寸法の変動によるＶ
thのばらつきを緩和し、電気的特性の安定した、微細な
ＭＯＳＦＥＴを得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、ゲート電極のパターンが、活性領
域の端部と交差する部分を含む所定区間で、上記活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたものである。
記載の半導体装置は、ゲート電極のパターンが、活性領
域の端部と交差する部分を含む所定区間で、上記活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたものである。
【０００９】この発明に係る請求項２記載の半導体装置
は、活性領域のパターンが、ゲート電極の端部と交差す
る部分を含む所定区間で、上記ゲート電極の外側から内
側に向かって活性領域幅が単調に減少するように形成さ
れたものである。
は、活性領域のパターンが、ゲート電極の端部と交差す
る部分を含む所定区間で、上記ゲート電極の外側から内
側に向かって活性領域幅が単調に減少するように形成さ
れたものである。
【００１０】この発明に係る請求項３記載の半導体装置
の製造方法は、フィールド絶縁膜のマスクパターンと、
このフィールド絶縁膜のマスクパターンに囲まれるマス
ク上の活性領域に交差し上記マスク上の活性領域の端部
と交差する部分を含む所定区間で上記マスク上の活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたゲート電極のマスクパターンとを用
い、上記フィールド絶縁膜およびゲート電極のマスクパ
ターンを半導体基板上に転写することにより、フィール
ド絶縁膜に囲まれた活性領域およびゲート電極をそれぞ
れ形成するものである。
の製造方法は、フィールド絶縁膜のマスクパターンと、
このフィールド絶縁膜のマスクパターンに囲まれるマス
ク上の活性領域に交差し上記マスク上の活性領域の端部
と交差する部分を含む所定区間で上記マスク上の活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたゲート電極のマスクパターンとを用
い、上記フィールド絶縁膜およびゲート電極のマスクパ
ターンを半導体基板上に転写することにより、フィール
ド絶縁膜に囲まれた活性領域およびゲート電極をそれぞ
れ形成するものである。
【００１１】この発明に係る請求項４記載の半導体装置
の製造方法は、ゲート電極のマスクパターンと、このゲ
ート電極のマスクパターンに交差し上記ゲート電極のマ
スクパターンの端部と交差する部分を含む所定区間で上
記ゲート電極のマスクパターンの外側から内側に向かっ
て活性領域幅が単調に減少するように形成されたマスク
上の活性領域を囲むフィールド絶縁膜のマスクパターン
とを用い、上記ゲート電極およびフィールド絶縁膜のマ
スクパターンを半導体基板上に転写することにより、ゲ
ート電極およびフィールド絶縁膜に囲まれた活性領域を
それぞれ形成するものである。
の製造方法は、ゲート電極のマスクパターンと、このゲ
ート電極のマスクパターンに交差し上記ゲート電極のマ
スクパターンの端部と交差する部分を含む所定区間で上
記ゲート電極のマスクパターンの外側から内側に向かっ
て活性領域幅が単調に減少するように形成されたマスク
上の活性領域を囲むフィールド絶縁膜のマスクパターン
とを用い、上記ゲート電極およびフィールド絶縁膜のマ
スクパターンを半導体基板上に転写することにより、ゲ
ート電極およびフィールド絶縁膜に囲まれた活性領域を
それぞれ形成するものである。
【００１２】
【作用】この発明における半導体装置は、ゲート電極の
パターンが、活性領域の端部と交差する部分を含む所定
区間で、活性領域の外側から内側に向かってゲート長が
単調に減少するように形成されている。このとき、ゲー
ト長は一定ではないが、ゲート電極が活性領域と交差す
る領域（以下、チャネル領域と称す）の面積を活性領域
幅で割った寸法がＭＯＳＦＥＴにおける実効ゲート長と
なる。このため活性領域の端部が、所望のものより外側
の方向にずれて活性領域幅が長くなると、チャネル領域
が増えるが、その部分ではゲート長が増加しているの
で、ＭＯＳＦＥＴにおける実効ゲート長は長くなる。逆
に、活性領域の端部が内側の方向にずれて活性領域幅が
短くなると、ＭＯＳＦＥＴにおける実効ゲート長は短く
なる。
パターンが、活性領域の端部と交差する部分を含む所定
区間で、活性領域の外側から内側に向かってゲート長が
単調に減少するように形成されている。このとき、ゲー
ト長は一定ではないが、ゲート電極が活性領域と交差す
る領域（以下、チャネル領域と称す）の面積を活性領域
幅で割った寸法がＭＯＳＦＥＴにおける実効ゲート長と
なる。このため活性領域の端部が、所望のものより外側
の方向にずれて活性領域幅が長くなると、チャネル領域
が増えるが、その部分ではゲート長が増加しているの
で、ＭＯＳＦＥＴにおける実効ゲート長は長くなる。逆
に、活性領域の端部が内側の方向にずれて活性領域幅が
短くなると、ＭＯＳＦＥＴにおける実効ゲート長は短く
なる。
【００１３】前述した様に、微細なゲート長および活性
領域幅のＭＯＳＦＥＴでは、ゲート長が短くなると短チ
ャネル効果によりＶthは小さくなり、活性領域幅が短く
なると狭チャネル効果によりＶthは大きくなる。この場
合、活性領域幅が短くなると実効ゲート長は短くなるた
め、狭チャネル効果によるＶthの増加分と短チャネル効
果によるＶthの減少分が相殺されＶthのばらつきが緩和
される。また、活性領域幅が長くなるときも、実効ゲー
ト長は長くなるためＶthの変動に対する効果が互いに相
殺され、Ｖthのばらつきが同様に緩和される。
領域幅のＭＯＳＦＥＴでは、ゲート長が短くなると短チ
ャネル効果によりＶthは小さくなり、活性領域幅が短く
なると狭チャネル効果によりＶthは大きくなる。この場
合、活性領域幅が短くなると実効ゲート長は短くなるた
め、狭チャネル効果によるＶthの増加分と短チャネル効
果によるＶthの減少分が相殺されＶthのばらつきが緩和
される。また、活性領域幅が長くなるときも、実効ゲー
ト長は長くなるためＶthの変動に対する効果が互いに相
殺され、Ｖthのばらつきが同様に緩和される。
【００１４】また、この発明における半導体装置は、活
性領域のパターンが、ゲート電極の端部と交差する部分
を含む所定区間で、ゲート電極の外側から内側に向かっ
て活性領域幅が単調に減少するように形成されている。
このとき、ＭＯＳＦＥＴにおける実効の活性領域幅は、
チャネル領域の面積をゲート長で割ったものである。こ
のためゲート電極の端部が、所望のものより外側の方向
にずれてゲート長が長くなると、チャネル領域は増える
が、その部分では活性領域幅が増加しているので、ＭＯ
ＳＦＥＴにおける実効の活性領域幅は長くなり、逆に内
側の方向にずれてゲート長が短くなると実効の活性領域
幅は短くなる。従ってこの場合も、ゲート長が変動して
もそれに応じて実効の活性領域幅も変動するため、Ｖth
の変動に対する効果が相殺され、Ｖthのばらつきが緩和
される。
性領域のパターンが、ゲート電極の端部と交差する部分
を含む所定区間で、ゲート電極の外側から内側に向かっ
て活性領域幅が単調に減少するように形成されている。
このとき、ＭＯＳＦＥＴにおける実効の活性領域幅は、
チャネル領域の面積をゲート長で割ったものである。こ
のためゲート電極の端部が、所望のものより外側の方向
にずれてゲート長が長くなると、チャネル領域は増える
が、その部分では活性領域幅が増加しているので、ＭＯ
ＳＦＥＴにおける実効の活性領域幅は長くなり、逆に内
側の方向にずれてゲート長が短くなると実効の活性領域
幅は短くなる。従ってこの場合も、ゲート長が変動して
もそれに応じて実効の活性領域幅も変動するため、Ｖth
の変動に対する効果が相殺され、Ｖthのばらつきが緩和
される。
【００１５】また、この発明における上記の様な半導体
装置の製造方法は、半導体基板上に形成されるゲート電
極と活性領域とのパターンを、同様の特徴を持つマスク
パターンをそれぞれ転写することによって得るものであ
るため、ホトリソグラフィ技術やエッチング技術による
マスク寸法からのずれによるＶthのばらつきを、容易に
自己制御することができる。
装置の製造方法は、半導体基板上に形成されるゲート電
極と活性領域とのパターンを、同様の特徴を持つマスク
パターンをそれぞれ転写することによって得るものであ
るため、ホトリソグラフィ技術やエッチング技術による
マスク寸法からのずれによるＶthのばらつきを、容易に
自己制御することができる。
【００１６】
実施例１．以下、この発明の一実施例を、図について説
明する。なお、ここで扱うＭＯＳＦＥＴは、ゲート長お
よび活性領域幅とも１μｍ以下の微細なものとし、ま
た、従来の技術と重複する箇所は適宜その説明を省略す
る。図１（ａ）は、この発明の一実施例において用いる
ＭＯＳＦＥＴにおける活性領域とゲート電極とのマスク
パターンを示す平面図であり、図１（ｂ）は図１（ａ）
に示すマスクパターンを基板上に転写した仕上がりパタ
ーンの例を示す平面図である。図１（ａ）において、５
はゲートマスクパターン、６はフィールドマスクパター
ン、７はフィールドマスクパターン６に囲まれるマスク
上の活性領域、８はゲート長が単調に減少する所定区間
である。図１（ａ）に示す様に、マスク上の活性領域幅
はＷ1で一定であり、マスク上のゲート長は、マスク上
の活性領域７の端部と交差する部分を含む所定区間８
で、マスク上の活性領域７の外側から内側に向かって単
調に減少する。
明する。なお、ここで扱うＭＯＳＦＥＴは、ゲート長お
よび活性領域幅とも１μｍ以下の微細なものとし、ま
た、従来の技術と重複する箇所は適宜その説明を省略す
る。図１（ａ）は、この発明の一実施例において用いる
ＭＯＳＦＥＴにおける活性領域とゲート電極とのマスク
パターンを示す平面図であり、図１（ｂ）は図１（ａ）
に示すマスクパターンを基板上に転写した仕上がりパタ
ーンの例を示す平面図である。図１（ａ）において、５
はゲートマスクパターン、６はフィールドマスクパター
ン、７はフィールドマスクパターン６に囲まれるマスク
上の活性領域、８はゲート長が単調に減少する所定区間
である。図１（ａ）に示す様に、マスク上の活性領域幅
はＷ1で一定であり、マスク上のゲート長は、マスク上
の活性領域７の端部と交差する部分を含む所定区間８
で、マスク上の活性領域７の外側から内側に向かって単
調に減少する。
【００１７】図１（ｂ）において、９はゲート電極、１
０はフィールド絶縁膜、１１はフィールド絶縁膜１０に
囲まれる活性領域、１２はゲート長が単調に減少する所
定区間である。図１（ｂ）に示す様に、この場合、仕上
がりの活性領域幅は所望の寸法であるマスク上の活性領
域幅Ｗ1よりも２ΔＷだけ短いＷで一定であり、ゲート
電極９はゲートマスクパターン５と同寸法の所望の寸法
に仕上がったものであって、活性領域１１の端部と交差
する部分を含む所定区間１２で、活性領域１１の外側か
ら内側に向かってゲート長が単調に減少する。
０はフィールド絶縁膜、１１はフィールド絶縁膜１０に
囲まれる活性領域、１２はゲート長が単調に減少する所
定区間である。図１（ｂ）に示す様に、この場合、仕上
がりの活性領域幅は所望の寸法であるマスク上の活性領
域幅Ｗ1よりも２ΔＷだけ短いＷで一定であり、ゲート
電極９はゲートマスクパターン５と同寸法の所望の寸法
に仕上がったものであって、活性領域１１の端部と交差
する部分を含む所定区間１２で、活性領域１１の外側か
ら内側に向かってゲート長が単調に減少する。
【００１８】図１（ａ）に示すマスクパターンを用いて
図１（ｂ）に示す様な仕上がりパターンを形成する方法
について以下に示す。まず、基板上の全面に、ＬＯＣＯ
Ｓ用に下敷酸化膜と窒化膜を被着し、その上の全面にホ
トレジスト膜を形成する。次にフィールドマスクパター
ン６が形成されたマスクを用いてホトリソグラフィ技術
によりホトレジスト膜をパターン化し、このレジスト・
パターンをマスクとして下地の窒化膜をエッチングし
て、活性領域１１に窒化膜を残存させる。その後ホトレ
ジスト膜を除去して熱酸化を行うと、窒化膜のない部分
の基板が酸化されてフィールド絶縁膜１０が形成され
る。次に全面にゲート電極材料を堆積しその上の全面に
ホトレジスト膜を形成し、ゲートマスクパターン５が形
成されたマスクを用いてホトリソグラフィ技術によりホ
トレジスト膜をパターン化し、このレジスト・パターン
をマスクとして下地のゲート電極材料を加工してゲート
電極９を形成する。この後、ホトレジスト膜を除去した
後、イオン注入法によりソース・ドレイン領域を形成
し、所定の処理を施して、ＭＯＳＦＥＴを得る。
図１（ｂ）に示す様な仕上がりパターンを形成する方法
について以下に示す。まず、基板上の全面に、ＬＯＣＯ
Ｓ用に下敷酸化膜と窒化膜を被着し、その上の全面にホ
トレジスト膜を形成する。次にフィールドマスクパター
ン６が形成されたマスクを用いてホトリソグラフィ技術
によりホトレジスト膜をパターン化し、このレジスト・
パターンをマスクとして下地の窒化膜をエッチングし
て、活性領域１１に窒化膜を残存させる。その後ホトレ
ジスト膜を除去して熱酸化を行うと、窒化膜のない部分
の基板が酸化されてフィールド絶縁膜１０が形成され
る。次に全面にゲート電極材料を堆積しその上の全面に
ホトレジスト膜を形成し、ゲートマスクパターン５が形
成されたマスクを用いてホトリソグラフィ技術によりホ
トレジスト膜をパターン化し、このレジスト・パターン
をマスクとして下地のゲート電極材料を加工してゲート
電極９を形成する。この後、ホトレジスト膜を除去した
後、イオン注入法によりソース・ドレイン領域を形成
し、所定の処理を施して、ＭＯＳＦＥＴを得る。
【００１９】このように形成された仕上がりパターン
は、活性領域幅がマスク上の寸法よりも２ΔＷだけ短く
なっているためチャネル領域が減少するが、その部分で
ゲート長は単調減少しているため、ＭＯＳＦＥＴにおけ
る実効ゲート長も短くなる。このため狭チャネル効果に
よるＶthの増加分と短チャネル効果によるＶthの減少分
とが互いに相殺され、Ｖthの変動が緩和される。
は、活性領域幅がマスク上の寸法よりも２ΔＷだけ短く
なっているためチャネル領域が減少するが、その部分で
ゲート長は単調減少しているため、ＭＯＳＦＥＴにおけ
る実効ゲート長も短くなる。このため狭チャネル効果に
よるＶthの増加分と短チャネル効果によるＶthの減少分
とが互いに相殺され、Ｖthの変動が緩和される。
【００２０】なお、図１（ｂ）では、仕上がりパターン
の活性領域幅が、マスク上の寸法よりも短くなる場合を
示したが、逆にマスク上の寸法よりも長くなっても実効
ゲート長が長くなり、同様にＶthの変動は緩和される。
の活性領域幅が、マスク上の寸法よりも短くなる場合を
示したが、逆にマスク上の寸法よりも長くなっても実効
ゲート長が長くなり、同様にＶthの変動は緩和される。
【００２１】実施例２．上記実施例１に示したゲート電
極９と活性領域１１との特徴を有する半導体装置の適用
例を図２に示す。図２はＤＲＡＭのメモリセルトランジ
スタのゲート電極９のパターンと活性領域１１のパター
ンとを示した平面図であり、上記実施例１と同様の効果
がある。
極９と活性領域１１との特徴を有する半導体装置の適用
例を図２に示す。図２はＤＲＡＭのメモリセルトランジ
スタのゲート電極９のパターンと活性領域１１のパター
ンとを示した平面図であり、上記実施例１と同様の効果
がある。
【００２２】実施例３．図３（ａ）は、この発明の実施
例３において用いるＭＯＳＦＥＴにおける活性領域とゲ
ート電極とのマスクパターンを示す平面図であり、図３
（ｂ）は図３（ａ）に示すマスクパターンを基板上に転
写した仕上がりパターンを示す平面図である。図３
（ａ）に示す様に、ゲートマスクパターン５のゲート長
はＬ1で一定であり、フィールドマスクパターン６に囲
まれるマスク上の活性領域７は、ゲートマスクパターン
５の端部と交差する部分を含む所定区間１３で、ゲート
マスクパターン５の外側から内側に向かって活性領域幅
が単調に減少するように形成されている。
例３において用いるＭＯＳＦＥＴにおける活性領域とゲ
ート電極とのマスクパターンを示す平面図であり、図３
（ｂ）は図３（ａ）に示すマスクパターンを基板上に転
写した仕上がりパターンを示す平面図である。図３
（ａ）に示す様に、ゲートマスクパターン５のゲート長
はＬ1で一定であり、フィールドマスクパターン６に囲
まれるマスク上の活性領域７は、ゲートマスクパターン
５の端部と交差する部分を含む所定区間１３で、ゲート
マスクパターン５の外側から内側に向かって活性領域幅
が単調に減少するように形成されている。
【００２３】このようなマスクパターンを用いて形成し
た仕上がりパターンは、図３（ｂ）に示す様に、この場
合、ゲート電極９のゲート長は所望の寸法であるマスク
上のゲート長Ｌ1よりも２ΔＬだけ短いＬで一定であ
り、フィールド絶縁膜１０に囲まれる活性領域１１は、
所望の寸法に仕上がったものであって、ゲート電極９の
端部と交差する部分を含む所定区間１４で、ゲート電極
９の外側から内側に向かって活性領域幅が単調に減少す
る。
た仕上がりパターンは、図３（ｂ）に示す様に、この場
合、ゲート電極９のゲート長は所望の寸法であるマスク
上のゲート長Ｌ1よりも２ΔＬだけ短いＬで一定であ
り、フィールド絶縁膜１０に囲まれる活性領域１１は、
所望の寸法に仕上がったものであって、ゲート電極９の
端部と交差する部分を含む所定区間１４で、ゲート電極
９の外側から内側に向かって活性領域幅が単調に減少す
る。
【００２４】このように形成された仕上がりパターン
は、ゲート長がマスク上の寸法よりも２ΔＬだけ短くな
っているためチャネル領域が減少するが、その部分で活
性領域幅は単調減少しているため、ＭＯＳＦＥＴにおけ
る実効の活性領域幅も短くなる。このため短チャネル効
果によるＶthの減少分と狭チャネル効果によるＶthの増
加分が互いに相殺されＶthの変動が緩和される。
は、ゲート長がマスク上の寸法よりも２ΔＬだけ短くな
っているためチャネル領域が減少するが、その部分で活
性領域幅は単調減少しているため、ＭＯＳＦＥＴにおけ
る実効の活性領域幅も短くなる。このため短チャネル効
果によるＶthの減少分と狭チャネル効果によるＶthの増
加分が互いに相殺されＶthの変動が緩和される。
【００２５】なお、仕上がりパターンのゲート長がマス
ク上の寸法よりも長くなっても、実効の活性領域幅が長
くなり、同様にＶthの変動は緩和される。
ク上の寸法よりも長くなっても、実効の活性領域幅が長
くなり、同様にＶthの変動は緩和される。
【００２６】実施例４．図４は、上記実施例３に示した
ゲート電極９と活性領域１１との特徴を有する半導体装
置の適用例をＤＲＡＭのメモリセルトランジスタについ
て示したもので、上記実施例３と同様の効果がある。
ゲート電極９と活性領域１１との特徴を有する半導体装
置の適用例をＤＲＡＭのメモリセルトランジスタについ
て示したもので、上記実施例３と同様の効果がある。
【００２７】実施例５．図５はこの発明の実施例５によ
るＭＯＳＦＥＴのゲート電極９と活性領域１１とのパタ
ーンを示す平面図である。図に示す様に、ゲート電極９
と活性領域１１とは、互いに相手の端部と交差する部分
を含む所定区間１２、１４において、チャネル領域の内
側に向かってゲート長および活性領域幅が単調に減少す
るように形成される。この場合も、同様の特徴を持つマ
スクパターンの転写によって仕上がりパターンを得る
が、実施例１の効果と実施例３の効果とを併せ持つもの
となり、ゲート電極９と活性領域１１との両方のパター
ンについて、マスク寸法からの寸法ずれによるＶthの変
動を緩和する効果がある。なお、ゲート電極９（活性領
域１１）の寸法ずれが、その端部が活性領域１１の所定
区間１４（ゲート電極９の所定区間１２）で交差する範
囲内で特に有効である。
るＭＯＳＦＥＴのゲート電極９と活性領域１１とのパタ
ーンを示す平面図である。図に示す様に、ゲート電極９
と活性領域１１とは、互いに相手の端部と交差する部分
を含む所定区間１２、１４において、チャネル領域の内
側に向かってゲート長および活性領域幅が単調に減少す
るように形成される。この場合も、同様の特徴を持つマ
スクパターンの転写によって仕上がりパターンを得る
が、実施例１の効果と実施例３の効果とを併せ持つもの
となり、ゲート電極９と活性領域１１との両方のパター
ンについて、マスク寸法からの寸法ずれによるＶthの変
動を緩和する効果がある。なお、ゲート電極９（活性領
域１１）の寸法ずれが、その端部が活性領域１１の所定
区間１４（ゲート電極９の所定区間１２）で交差する範
囲内で特に有効である。
【００２８】実施例６．図６は、上記実施例５に示した
ゲート電極９と活性領域１１との特徴を有する半導体装
置の適用例をＤＲＡＭのメモリセルトランジスタについ
て示したもので、上記実施例５と同様の効果がある。
ゲート電極９と活性領域１１との特徴を有する半導体装
置の適用例をＤＲＡＭのメモリセルトランジスタについ
て示したもので、上記実施例５と同様の効果がある。
【００２９】
【発明の効果】以上のようにこの発明によれば、微細な
ＭＯＳＦＥＴにおいて、ゲート長や活性領域幅を所定区
間で単調減少するように、ゲート電極および活性領域の
パターンを形成したため、ゲート電極や活性領域のマス
ク寸法からの寸法ずれによるＶthの変動を、自己制御に
よって緩和することができ、電気的特性の安定した微細
な半導体装置が得られる。また、同様の特徴を持つマス
クパターンの転写によって、上記のようなゲート電極お
よび活性領域のパターンを形成したため、容易に信頼性
の高い半導体装置を提供できる。
ＭＯＳＦＥＴにおいて、ゲート長や活性領域幅を所定区
間で単調減少するように、ゲート電極および活性領域の
パターンを形成したため、ゲート電極や活性領域のマス
ク寸法からの寸法ずれによるＶthの変動を、自己制御に
よって緩和することができ、電気的特性の安定した微細
な半導体装置が得られる。また、同様の特徴を持つマス
クパターンの転写によって、上記のようなゲート電極お
よび活性領域のパターンを形成したため、容易に信頼性
の高い半導体装置を提供できる。
【図１】この発明の実施例１による半導体装置のマスク
パターンおよび仕上がりパターンを示す平面図である。
パターンおよび仕上がりパターンを示す平面図である。
【図２】この発明の実施例２による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図３】この発明の実施例３による半導体装置のマスク
パターンおよび仕上がりパターンを示す平面図である。
パターンおよび仕上がりパターンを示す平面図である。
【図４】この発明の実施例４による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図５】この発明の実施例５による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図６】この発明の実施例６による半導体装置のパター
ンを示す平面図である。
ンを示す平面図である。
【図７】従来の半導体装置のマスクパターンを示す平面
図である。
図である。
【図８】従来の半導体装置の仕上がりパターンを示す平
面図である。
面図である。
【図９】従来の半導体装置の仕上がりパターンの別例を
示す平面図である。
示す平面図である。
５ ゲート電極のマスクパターンとしてのゲートマスク
パターン ６ フィールド絶縁膜のマスクパターンとしてのフィー
ルドマスクパターン ７ マスク上の活性領域 ８ 所定区間 ９ ゲート電極 １０ フィールド絶縁膜 １１ 活性領域 １２、１３、１４ 所定区間
パターン ６ フィールド絶縁膜のマスクパターンとしてのフィー
ルドマスクパターン ７ マスク上の活性領域 ８ 所定区間 ９ ゲート電極 １０ フィールド絶縁膜 １１ 活性領域 １２、１３、１４ 所定区間
Claims (4)
- 【請求項１】 フィールド絶縁膜に囲まれる活性領域に
ゲート電極が交差する半導体装置において、上記ゲート
電極のパターンが、上記活性領域の端部と交差する部分
を含む所定区間で、上記活性領域の外側から内側に向か
ってゲート長が単調に減少するように形成されたことを
特徴とする半導体装置。 - 【請求項２】 フィールド絶縁膜に囲まれる活性領域に
ゲート電極が交差する半導体装置において、上記活性領
域のパターンが、上記ゲート電極の端部と交差する部分
を含む所定区間で、上記ゲート電極の外側から内側に向
かって活性領域幅が単調に減少するように形成されたこ
とを特徴とする半導体装置。 - 【請求項３】 フィールド絶縁膜のマスクパターンと、
このフィールド絶縁膜のマスクパターンに囲まれるマス
ク上の活性領域に交差し上記マスク上の活性領域の端部
と交差する部分を含む所定区間で上記マスク上の活性領
域の外側から内側に向かってゲート長が単調に減少する
ように形成されたゲート電極のマスクパターンとを用
い、上記フィールド絶縁膜およびゲート電極のマスクパ
ターンを半導体基板上に転写することにより、フィール
ド絶縁膜に囲まれた活性領域およびゲート電極をそれぞ
れ形成することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 ゲート電極のマスクパターンと、このゲ
ート電極のマスクパターンに交差し上記ゲート電極のマ
スクパターンの端部と交差する部分を含む所定区間で上
記ゲート電極のマスクパターンの外側から内側に向かっ
て活性領域幅が単調に減少するように形成されたマスク
上の活性領域を囲むフィールド絶縁膜のマスクパターン
とを用い、上記ゲート電極およびフィールド絶縁膜のマ
スクパターンを半導体基板上に転写することにより、ゲ
ート電極およびフィールド絶縁膜に囲まれた活性領域を
それぞれ形成することを特徴とする請求項２記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799094A JPH07235669A (ja) | 1994-02-25 | 1994-02-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799094A JPH07235669A (ja) | 1994-02-25 | 1994-02-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235669A true JPH07235669A (ja) | 1995-09-05 |
Family
ID=12236272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2799094A Pending JPH07235669A (ja) | 1994-02-25 | 1994-02-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019380B2 (en) | 2003-06-20 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2012500496A (ja) * | 2008-08-19 | 2012-01-05 | フリースケール セミコンダクター インコーポレイテッド | ゲイン変化補償を伴うトランジスタ |
-
1994
- 1994-02-25 JP JP2799094A patent/JPH07235669A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019380B2 (en) | 2003-06-20 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2012500496A (ja) * | 2008-08-19 | 2012-01-05 | フリースケール セミコンダクター インコーポレイテッド | ゲイン変化補償を伴うトランジスタ |
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