JPS627535B2 - - Google Patents
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- JPS627535B2 JPS627535B2 JP6637280A JP6637280A JPS627535B2 JP S627535 B2 JPS627535 B2 JP S627535B2 JP 6637280 A JP6637280 A JP 6637280A JP 6637280 A JP6637280 A JP 6637280A JP S627535 B2 JPS627535 B2 JP S627535B2
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- Japan
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- pattern
- polysilicon
- active region
- mask
- spacing
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- Expired
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 36
- 229920005591 polysilicon Polymers 0.000 description 35
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路製造工程に用いる
高密度かつ微細なパターン転写を行う光露光用マ
スクに関するものである。
高密度かつ微細なパターン転写を行う光露光用マ
スクに関するものである。
従来のこの種の光露光用マスクを、シリコンゲ
ートMOS型半導体集積回路を例にとり第１図に
示す。この図において、１はアクテイブ領域パタ
ーン、２a，２bはアクテイブ領域パターン１とは
別の層の多結晶シリコン（以下ポリシリコンとい
う）配線パターン、ポリシリコンゲート電極パタ
ーンであり、ポリシリコンゲート電極パターン２
bのコーナー部分３は、単に90度のコーナーとな
つている。また、４はポリシリコン間隔、５はゲ
ートオーバーラツプ、６はポリシリコンアクテイ
ブ領域間隔であり、ポリシリコン間隔４の最小値
は約２μｍ、ゲートオーバーラツプ５の最小値は
約３μｍ、ポリシリコンアクテイブ領域間隔６の
値はポリシリコン間隔４とゲートオーバーラツプ
５の和で決まり、約５μｍである。
ートMOS型半導体集積回路を例にとり第１図に
示す。この図において、１はアクテイブ領域パタ
ーン、２a，２bはアクテイブ領域パターン１とは
別の層の多結晶シリコン（以下ポリシリコンとい
う）配線パターン、ポリシリコンゲート電極パタ
ーンであり、ポリシリコンゲート電極パターン２
bのコーナー部分３は、単に90度のコーナーとな
つている。また、４はポリシリコン間隔、５はゲ
ートオーバーラツプ、６はポリシリコンアクテイ
ブ領域間隔であり、ポリシリコン間隔４の最小値
は約２μｍ、ゲートオーバーラツプ５の最小値は
約３μｍ、ポリシリコンアクテイブ領域間隔６の
値はポリシリコン間隔４とゲートオーバーラツプ
５の和で決まり、約５μｍである。
このような光露光用マスクを用いてパターンを
ウエハ上に転写し、エツチングを行つた例を第２
図Ａ，Ｂに示す。この図において、１１はアクテ
イブ領域、１２aはポリシリコン配線、１２bはポ
リシリコンゲート電極、１３はゲート電極１２b
のコーナーの丸み、１４はゲート電極１２bのく
びれである。
ウエハ上に転写し、エツチングを行つた例を第２
図Ａ，Ｂに示す。この図において、１１はアクテ
イブ領域、１２aはポリシリコン配線、１２bはポ
リシリコンゲート電極、１３はゲート電極１２b
のコーナーの丸み、１４はゲート電極１２bのく
びれである。
第２図Ａに示すように、第１図の従来の光露光
用マスクでは、そのパターンをウエハ上に転写
し、エツチングを行つた場合、ゲート電極１２b
のコーナー部分が、露光、現像、エツチングの
各々の工程において丸くなり、仕上りパターンに
おいてはゲート電極１２bの端部がほぼ半円状と
なる。
用マスクでは、そのパターンをウエハ上に転写
し、エツチングを行つた場合、ゲート電極１２b
のコーナー部分が、露光、現像、エツチングの
各々の工程において丸くなり、仕上りパターンに
おいてはゲート電極１２bの端部がほぼ半円状と
なる。
また、ゲートオーバーラツプ５の寸法が小さす
ぎることや、マスクずれにより、第２図Ｂに示す
ように、アクテイブ領域１１上のゲート電極１２
bにくびれ１４を生じる場合がある。このくびれ
１４はソース・ドレイン間のリークの原因とな
り、MOS FETの特性を大きく損う。
ぎることや、マスクずれにより、第２図Ｂに示す
ように、アクテイブ領域１１上のゲート電極１２
bにくびれ１４を生じる場合がある。このくびれ
１４はソース・ドレイン間のリークの原因とな
り、MOS FETの特性を大きく損う。
このくびれ１４を生じさせないためには、ゲー
トオーバーラツプ５の寸法を、ゲート電極コーナ
ーの丸みとマスクずれを合わせたものより大きく
する必要があり、またポリシリコン間隔４も露
光、現像の制限により一定の寸法とする必要があ
る。しかるに、そのよにすると、全体としてポリ
シリコンアクテイブ領域間隔６が大きな値とな
り、この光露光用マスクを用いて製造される
MOS FETを有する集積回路の高密度化を大きく
さまたげることになる。
トオーバーラツプ５の寸法を、ゲート電極コーナ
ーの丸みとマスクずれを合わせたものより大きく
する必要があり、またポリシリコン間隔４も露
光、現像の制限により一定の寸法とする必要があ
る。しかるに、そのよにすると、全体としてポリ
シリコンアクテイブ領域間隔６が大きな値とな
り、この光露光用マスクを用いて製造される
MOS FETを有する集積回路の高密度化を大きく
さまたげることになる。
この発明は上記の点に鑑みなされたもので、ウ
エハ上に転写しエツチングを行つた後のパターン
端部をほぼ矩形にすることができ、よつて集積回
路の高密度化が可能になり、特に大規模集積回路
においてそのチツプサイズを大きく縮小すること
ができる光露光用マスクを提供することを目的と
する。
エハ上に転写しエツチングを行つた後のパターン
端部をほぼ矩形にすることができ、よつて集積回
路の高密度化が可能になり、特に大規模集積回路
においてそのチツプサイズを大きく縮小すること
ができる光露光用マスクを提供することを目的と
する。
以下この発明の実施例を、シリコンゲート
MOS型半導体集積回路を例にとり図面を参照し
て説明する。第３図はこの発明の実施例を示す図
である。この図において、２１はアクテイブ領域
パターン、２２a，２２bはアクテイブ領域パター
ン２１とは別の層のポリシリコン配線パターン、
ポリシリコンゲート電極パターンであり、ゲート
電極パターン２２bのコーナー部には側方に矩形
の突起（凸起部）２３が設けられている。また２
４はポリシリコン間隔、２５はゲートオーバーラ
ツプ、２６はポリシリコンアクテイブ領域間隔で
あり、ポリシリコン間隔２４の最小値は約２μ
ｍ、ゲートオーバーラツプ２５の最小値は約1.5
μｍである。さらに、ポリシリコンアクテイブ領
域間隔２６の値はポリシリコン間隔２４とゲート
オーバーラツプ２５の和で決まる。
MOS型半導体集積回路を例にとり図面を参照し
て説明する。第３図はこの発明の実施例を示す図
である。この図において、２１はアクテイブ領域
パターン、２２a，２２bはアクテイブ領域パター
ン２１とは別の層のポリシリコン配線パターン、
ポリシリコンゲート電極パターンであり、ゲート
電極パターン２２bのコーナー部には側方に矩形
の突起（凸起部）２３が設けられている。また２
４はポリシリコン間隔、２５はゲートオーバーラ
ツプ、２６はポリシリコンアクテイブ領域間隔で
あり、ポリシリコン間隔２４の最小値は約２μ
ｍ、ゲートオーバーラツプ２５の最小値は約1.5
μｍである。さらに、ポリシリコンアクテイブ領
域間隔２６の値はポリシリコン間隔２４とゲート
オーバーラツプ２５の和で決まる。
このような光露光用マスクを用いてパターンを
ウエハ上に転写し、エツチングを行つた例を第４
図Ａ，Ｂに示す。この図において、３１はアクテ
イブ領域、３２aはポリシリコン配線、３２bはポ
リシリコンゲート電極である。
ウエハ上に転写し、エツチングを行つた例を第４
図Ａ，Ｂに示す。この図において、３１はアクテ
イブ領域、３２aはポリシリコン配線、３２bはポ
リシリコンゲート電極である。
第４図Ａから明らかなように、第３図の光露光
用マスクでは、ゲート電極パターン２２bのコー
ナー部の突起２３により、ゲート電極コーナー３
３において細りがなくなり、端部においても一定
の幅が維持される。したがつて、マスクずれによ
り、第４図Ｂのように、フイールド領域とポリシ
リコンゲート電極３２bのオーバーラツプが少な
くなつても、ゲート電極３２bのくびれを生ぜ
ず、MOS FETのリークが発生しない。
用マスクでは、ゲート電極パターン２２bのコー
ナー部の突起２３により、ゲート電極コーナー３
３において細りがなくなり、端部においても一定
の幅が維持される。したがつて、マスクずれによ
り、第４図Ｂのように、フイールド領域とポリシ
リコンゲート電極３２bのオーバーラツプが少な
くなつても、ゲート電極３２bのくびれを生ぜ
ず、MOS FETのリークが発生しない。
以上説明したように、上記実施例では、ウエハ
上に形成されたゲート電極３２bの端部が矩形に
近くなり、ゲート電極３２bのフイール領域への
オーバーラツプが小さくても、MOS FETのリー
クが発生しない。したがつて、１μｍ程度までの
マスクずれを容認する場合、従来３μｍ程度必要
であつたゲートオーバーラツプ２５を1.5μｍ程
度まで小さくすることが可能となる。これによ
り、最小パターン間隔を同一とした場合において
も、ポリシリコンアクテイブ領域間隔２６を従来
の５μｍより3.5μｍ程度まで小さくすることが
可能となる。その結果、同一マスクずれ、同一パ
ターン間隔を用いて素子の高密度化が可能とな
り、チツプサイズを減少できる。
上に形成されたゲート電極３２bの端部が矩形に
近くなり、ゲート電極３２bのフイール領域への
オーバーラツプが小さくても、MOS FETのリー
クが発生しない。したがつて、１μｍ程度までの
マスクずれを容認する場合、従来３μｍ程度必要
であつたゲートオーバーラツプ２５を1.5μｍ程
度まで小さくすることが可能となる。これによ
り、最小パターン間隔を同一とした場合において
も、ポリシリコンアクテイブ領域間隔２６を従来
の５μｍより3.5μｍ程度まで小さくすることが
可能となる。その結果、同一マスクずれ、同一パ
ターン間隔を用いて素子の高密度化が可能とな
り、チツプサイズを減少できる。
なお、上記実施例においては、ゲート電極パタ
ーン２２bのコーナー部の突起２３を、第５図Ａ
に再度示すように矩形としたが、この突起２３を
第５図Ｂに示すように「型、また第５図Ｃに示す
ように三角形としても、上記実施例と同様の作用
および効果を得ることができる。
ーン２２bのコーナー部の突起２３を、第５図Ａ
に再度示すように矩形としたが、この突起２３を
第５図Ｂに示すように「型、また第５図Ｃに示す
ように三角形としても、上記実施例と同様の作用
および効果を得ることができる。
また、第５図Ｄに示すように、パターンの凹部
２７においても、そのコーナー部に、第５図Ａな
いしＣと白黒反転パターンでたとえば矩形状の突
起２３′を設けることにより、そのコーナー部の
丸みを無くすことができる。
２７においても、そのコーナー部に、第５図Ａな
いしＣと白黒反転パターンでたとえば矩形状の突
起２３′を設けることにより、そのコーナー部の
丸みを無くすことができる。
以上詳述したように、この発明の光露光用マス
クでは、あらかじめパターンのコーナー部に凸起
部を設けるようにしたので、ウエハ上に転写しエ
ツチングを行つた後のパターン端部をほぼ矩形に
することができ、よつて集積回路の高密度化が可
能になり、特に大規模集積回路においてそのチツ
プサイズを大きく縮小することができる。
クでは、あらかじめパターンのコーナー部に凸起
部を設けるようにしたので、ウエハ上に転写しエ
ツチングを行つた後のパターン端部をほぼ矩形に
することができ、よつて集積回路の高密度化が可
能になり、特に大規模集積回路においてそのチツ
プサイズを大きく縮小することができる。
第１図は従来の光露光用マスクを示す平面図、
第２図Ａ，Ｂは第１図のマスクを用いてパターン
をウエハ上に転写しエツチングを行つた例を示す
平面図、第３図はこの発明の光露光用マスクの実
施例を示す平面図、第４図Ａ，Ｂは第３図のマス
クを用いてパターンをウエハ上に転写しエツチン
グを行つた例を示す平面図、第５図ＡないしＤは
パターンのコーナー部に突起を設ける場合のそれ
ぞれの例を示す図である。 ２２b……ポリシリコンゲート電極パターン、
２３，２３′……突起、２７……凹部。
第２図Ａ，Ｂは第１図のマスクを用いてパターン
をウエハ上に転写しエツチングを行つた例を示す
平面図、第３図はこの発明の光露光用マスクの実
施例を示す平面図、第４図Ａ，Ｂは第３図のマス
クを用いてパターンをウエハ上に転写しエツチン
グを行つた例を示す平面図、第５図ＡないしＤは
パターンのコーナー部に突起を設ける場合のそれ
ぞれの例を示す図である。 ２２b……ポリシリコンゲート電極パターン、
２３，２３′……突起、２７……凹部。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路製造工程に用いる高密度かつ
微細なパターン転写を行う光露光用マスクにおい
て、転写後のパターンの角部の円形化を補償する
ように、あらかじめパターンに凸起部をもたせた
ことを特徴とする光露光用マスク。 ２ シリコンゲートMOS型半導体集積回路製造
工程に用いる高密度かつ微細なパターン転写を行
うシリコンゲート層の光露光用マスクにおいて、
転写後のシリコンゲートパターンの角部の円形化
によるシリコンゲートMOS FETのリーク電流増
大を防ぐように、あらかじめパターンに凸起部を
もたせたことを特徴とする特許請求の範囲第１項
記載の光露光用マスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6637280A JPS56162747A (en) | 1980-05-21 | 1980-05-21 | Mask for exposure to light |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6637280A JPS56162747A (en) | 1980-05-21 | 1980-05-21 | Mask for exposure to light |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162747A JPS56162747A (en) | 1981-12-14 |
| JPS627535B2 true JPS627535B2 (ja) | 1987-02-18 |
Family
ID=13313923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6637280A Granted JPS56162747A (en) | 1980-05-21 | 1980-05-21 | Mask for exposure to light |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162747A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115823A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | フオトマスクパタ−ン設計法 |
| JPS58200238A (ja) * | 1982-05-19 | 1983-11-21 | Toshiba Corp | フオトマスク |
| JPS59192248A (ja) * | 1983-04-15 | 1984-10-31 | Hoya Corp | レテイクル |
| JPS62229834A (ja) * | 1986-03-28 | 1987-10-08 | Hoya Corp | パタ−ン形成方法 |
| JPH01147546A (ja) * | 1987-12-04 | 1989-06-09 | Sharp Corp | 集積回路製造用ホトマスク |
| JPH01159651A (ja) * | 1987-12-17 | 1989-06-22 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
| US7010764B2 (en) * | 2003-04-14 | 2006-03-07 | Takumi Technology Corp. | Effective proximity effect correction methodology |
| CN101010637B (zh) | 2004-08-30 | 2010-07-28 | 东丽株式会社 | 显示器用部件的曝光方法和等离子体显示器用部件的制造方法 |
| US10818508B2 (en) * | 2018-10-17 | 2020-10-27 | Nanya Technology Corporation | Semiconductor structure and method for preparing the same |
-
1980
- 1980-05-21 JP JP6637280A patent/JPS56162747A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162747A (en) | 1981-12-14 |
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