JPH09289153A - 半導体装置の製造方法及びそれに用いるマスク - Google Patents
半導体装置の製造方法及びそれに用いるマスクInfo
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- JPH09289153A JPH09289153A JP10161996A JP10161996A JPH09289153A JP H09289153 A JPH09289153 A JP H09289153A JP 10161996 A JP10161996 A JP 10161996A JP 10161996 A JP10161996 A JP 10161996A JP H09289153 A JPH09289153 A JP H09289153A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の設計仕様に沿った、パターンの
形成が可能で、しかもＬＳＩチップサイズの縮小を図り
得る半導体装置の製造方法及びそれに用いるマスクを提
供する。 【解決手段】 ゲート配線用マスクを、それぞれのマス
クにはゲート先端部のパターンの直角な形状が含まれ
ず、かつ２枚のマスクの論理積が、所望のパターンとな
るように、２枚に分けた第１のマスク３０と第２のマス
ク３５を用意し、レジストを塗布する工程と、第１のマ
スク３０を用いて露光する工程と、現像を行う工程と、
ドライエッチングを行う工程と、レジストを除去する工
程と、再度レジストを塗布する工程と、第２のマスク３
５を用いて露光する工程と、現像を行う工程と、ドライ
エッチングを行う工程と、レジストを除去する工程を施
し、ゲート配線を形成するようにしたものである。
形成が可能で、しかもＬＳＩチップサイズの縮小を図り
得る半導体装置の製造方法及びそれに用いるマスクを提
供する。 【解決手段】 ゲート配線用マスクを、それぞれのマス
クにはゲート先端部のパターンの直角な形状が含まれ
ず、かつ２枚のマスクの論理積が、所望のパターンとな
るように、２枚に分けた第１のマスク３０と第２のマス
ク３５を用意し、レジストを塗布する工程と、第１のマ
スク３０を用いて露光する工程と、現像を行う工程と、
ドライエッチングを行う工程と、レジストを除去する工
程と、再度レジストを塗布する工程と、第２のマスク３
５を用いて露光する工程と、現像を行う工程と、ドライ
エッチングを行う工程と、レジストを除去する工程を施
し、ゲート配線を形成するようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及びそれに用いるマスクに関するものである。
方法及びそれに用いるマスクに関するものである。
【０００２】
【従来の技術】従来、ＬＳＩの配線製造工程において、
これまで一層ごとの配線層のパターン形成は一枚のマス
クを用い、一回のホトリソグラフィー工程でホトレジス
トのパターンを形成していた。
これまで一層ごとの配線層のパターン形成は一枚のマス
クを用い、一回のホトリソグラフィー工程でホトレジス
トのパターンを形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、これま
でのパターンの形成方法では、図１０に示すような、島
状に孤立したマスクパターン１や、図１１に示すよう
な、延在する配線のマスクパターン５の終端部分では、
形成されるレジストパターンは、図１０においてはレジ
ストパターン２、図１１においてはレジストパターン６
に示すように、直角な部分が紙面水平方向、垂直方向の
２方向からの光の干渉を受けるため、角の部分３，７が
後退して、角が丸まった形状になってしまう。
でのパターンの形成方法では、図１０に示すような、島
状に孤立したマスクパターン１や、図１１に示すよう
な、延在する配線のマスクパターン５の終端部分では、
形成されるレジストパターンは、図１０においてはレジ
ストパターン２、図１１においてはレジストパターン６
に示すように、直角な部分が紙面水平方向、垂直方向の
２方向からの光の干渉を受けるため、角の部分３，７が
後退して、角が丸まった形状になってしまう。
【０００４】さらに、ＬＳＩの微細化により、孤立パタ
ーンの設計寸法、配線幅の設計寸法が上記のパターン直
角部の後退量と同程度になってくると、図１２，図１３
に示すように、レジストパターン２Ａ，６Ａの寸法が設
計寸法と異なってしなうため、ＬＳＩ設計を行う上で以
下のような種々の問題点が発生している。図１２及び図
１３において、１Ａ，５Ａはマスクパターンである。
ーンの設計寸法、配線幅の設計寸法が上記のパターン直
角部の後退量と同程度になってくると、図１２，図１３
に示すように、レジストパターン２Ａ，６Ａの寸法が設
計寸法と異なってしなうため、ＬＳＩ設計を行う上で以
下のような種々の問題点が発生している。図１２及び図
１３において、１Ａ，５Ａはマスクパターンである。
【０００５】（１）第１の問題点：トランジスタのゲー
ト配線工程 図１４に示すようなＬＳＩのマスクを設計する場合、ゲ
ート１１の先端とアクティブ領域１３との合わせ余裕
ａ、ゲート先端の後退量ｂ、ゲート先端と隣接パターン
１４との最小間隔ｃを確保しなければならない。しかし
ながら、仕上がりのレジストパターン１２においてはゲ
ート先端の後退量ｂは、無駄な領域であり、ＬＳＩチッ
プサイズ縮小の阻害要因となっている。なお、１０はマ
スクパターンである。
ト配線工程 図１４に示すようなＬＳＩのマスクを設計する場合、ゲ
ート１１の先端とアクティブ領域１３との合わせ余裕
ａ、ゲート先端の後退量ｂ、ゲート先端と隣接パターン
１４との最小間隔ｃを確保しなければならない。しかし
ながら、仕上がりのレジストパターン１２においてはゲ
ート先端の後退量ｂは、無駄な領域であり、ＬＳＩチッ
プサイズ縮小の阻害要因となっている。なお、１０はマ
スクパターンである。
【０００６】（２）第２の問題点：スタックトビアのパ
ッドメタル配線工程 図１５に示すような、いわゆるスタックトビア（第１ビ
アと第２ビアが重なった構造）２１を設計する場合、第
１ビア及び第２ビアと仕上がりのレジストパターン２３
との合わせ余裕ａ、パッドメタル２２の後退量ｂ、パッ
ドメタル２２と隣接パターン（第２メタル）２５との最
小間隔ｃを確保しなければならない。なお、２０はマス
クパターン、２４はビアによって接続される第１メタル
及び第３メタルである。
ッドメタル配線工程 図１５に示すような、いわゆるスタックトビア（第１ビ
アと第２ビアが重なった構造）２１を設計する場合、第
１ビア及び第２ビアと仕上がりのレジストパターン２３
との合わせ余裕ａ、パッドメタル２２の後退量ｂ、パッ
ドメタル２２と隣接パターン（第２メタル）２５との最
小間隔ｃを確保しなければならない。なお、２０はマス
クパターン、２４はビアによって接続される第１メタル
及び第３メタルである。
【０００７】しかしながら、仕上がりのレジストパター
ン２３においては、パッドメタル２２の後退量ｂは、無
駄な領域であり、ＬＳＩチップサイズ縮小の阻害要因と
なっている。 （３）第３の問題点：ＤＲＡＭキャパシタ下部電極配線
工程 図１６に示すようなＤＲＡＭキャパシタ下部電極のマス
クを設計する場合、隣接するパターンとの最小間隔ａ
は、ホトリソグラフィー技術によって決まる値となる。
ン２３においては、パッドメタル２２の後退量ｂは、無
駄な領域であり、ＬＳＩチップサイズ縮小の阻害要因と
なっている。 （３）第３の問題点：ＤＲＡＭキャパシタ下部電極配線
工程 図１６に示すようなＤＲＡＭキャパシタ下部電極のマス
クを設計する場合、隣接するパターンとの最小間隔ａ
は、ホトリソグラフィー技術によって決まる値となる。
【０００８】しかしながら、仕上がりのレジストパター
ン２７においては、マスクパターン２６に対して角部の
後退及び、長辺方向長さの縮小によって、下部電極の実
効面積が縮小してしまい、安定したメモリセル動作に支
障をきたす。本発明は、上記問題点を除去し、半導体素
子の設計仕様に沿った、パターンの形成が可能で、しか
もＬＳＩチップサイズの縮小を図り得る半導体装置の製
造方法及びそれに用いるマスクを提供することを目的と
する。
ン２７においては、マスクパターン２６に対して角部の
後退及び、長辺方向長さの縮小によって、下部電極の実
効面積が縮小してしまい、安定したメモリセル動作に支
障をきたす。本発明は、上記問題点を除去し、半導体素
子の設計仕様に沿った、パターンの形成が可能で、しか
もＬＳＩチップサイズの縮小を図り得る半導体装置の製
造方法及びそれに用いるマスクを提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔Ａ〕図１に示すように、ゲート配線用マスクを、それ
ぞれのマスクにはゲート先端部のパターンの直角な形状
が含まれず、かつ２枚のマスクの論理積が、所望のパタ
ーンとなるように、２枚に分けた第１のマスクと第２の
マスクを用意し、図２に示すように、レジストを塗布す
る工程と、第１のマスクを用いて露光する工程と、現像
を行う工程と、ドライエッチングを行う工程と、前記レ
ジストを除去する工程と、再度レジストを塗布する工程
と、第２のマスクを用いて露光する工程と、現像を行う
工程と、ドライエッチングを行う工程と、前記レジスト
を除去する工程を施し、ゲート配線を形成するようにし
たものである。
成するために、 〔Ａ〕図１に示すように、ゲート配線用マスクを、それ
ぞれのマスクにはゲート先端部のパターンの直角な形状
が含まれず、かつ２枚のマスクの論理積が、所望のパタ
ーンとなるように、２枚に分けた第１のマスクと第２の
マスクを用意し、図２に示すように、レジストを塗布す
る工程と、第１のマスクを用いて露光する工程と、現像
を行う工程と、ドライエッチングを行う工程と、前記レ
ジストを除去する工程と、再度レジストを塗布する工程
と、第２のマスクを用いて露光する工程と、現像を行う
工程と、ドライエッチングを行う工程と、前記レジスト
を除去する工程を施し、ゲート配線を形成するようにし
たものである。
【００１０】〔Ｂ〕図１に示すように、ゲート配線用マ
スクを、それぞれのマスクにはゲート先端部のパターン
の直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように、２枚に分けた第１の
マスクと第２のマスクを用意し、図３に示すように、レ
ジストを塗布する工程と、第１のマスクを用いて露光す
る工程と、その後、即座に第２のマスクを用いて露光す
る工程と、現像を行う工程と、ドライエッチングを行う
工程と、前記レジストを除去する工程を有し、ゲート配
線を形成するようにしたものである。
スクを、それぞれのマスクにはゲート先端部のパターン
の直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように、２枚に分けた第１の
マスクと第２のマスクを用意し、図３に示すように、レ
ジストを塗布する工程と、第１のマスクを用いて露光す
る工程と、その後、即座に第２のマスクを用いて露光す
る工程と、現像を行う工程と、ドライエッチングを行う
工程と、前記レジストを除去する工程を有し、ゲート配
線を形成するようにしたものである。
【００１１】〔Ｃ〕図４に示すように、メタル配線用マ
スクをそれぞれのマスクには、パッドメタル部のパター
ンの直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように、２枚に分けた第１の
マスクと第２のマスクを用意し、図５に示すように、レ
ジストを塗布する工程と、第１のマスクを用いて露光す
る工程と、現像を行う工程と、ドライエッチングを行う
工程と、レジストを除去する工程と、再度レジストを塗
布する工程と、第２のマスクを用いて露光する工程と、
現像を行う工程と、ドライエッチングを行う工程と、レ
ジストを除去する工程を有し、ゲート配線を形成するよ
うにしたものである。
スクをそれぞれのマスクには、パッドメタル部のパター
ンの直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように、２枚に分けた第１の
マスクと第２のマスクを用意し、図５に示すように、レ
ジストを塗布する工程と、第１のマスクを用いて露光す
る工程と、現像を行う工程と、ドライエッチングを行う
工程と、レジストを除去する工程と、再度レジストを塗
布する工程と、第２のマスクを用いて露光する工程と、
現像を行う工程と、ドライエッチングを行う工程と、レ
ジストを除去する工程を有し、ゲート配線を形成するよ
うにしたものである。
【００１２】〔Ｄ〕図４に示すように、メタル配線用マ
スクをそれぞれのマスクにはパッドメタル部のパターン
の直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように、２枚に分けた第１の
マスクと第２のマスクを用意し、図６に示すように、レ
ジストを塗布する工程と、第１のマスクを用いて露光す
る工程と、その後、即座に第２のマスクを用いて露光す
る工程と、現像を行う工程と、ドライエッチングを行う
工程と、レジストを除去する工程を有し、ゲート配線を
形成するようにしたものである。
スクをそれぞれのマスクにはパッドメタル部のパターン
の直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように、２枚に分けた第１の
マスクと第２のマスクを用意し、図６に示すように、レ
ジストを塗布する工程と、第１のマスクを用いて露光す
る工程と、その後、即座に第２のマスクを用いて露光す
る工程と、現像を行う工程と、ドライエッチングを行う
工程と、レジストを除去する工程を有し、ゲート配線を
形成するようにしたものである。
【００１３】〔Ｅ〕図７に示すように、キャパシタ下部
電極用マスクをそれぞれのマスクには直角な形状が含ま
れず、かつ２枚のマスクの論理積が、所望のパターンと
なるように、２枚に分けた第１のマスクと第２のマスク
を用意し、図８に示すように、レジストを塗布する工程
と、第１のマスクを用いて露光する工程と、現像を行う
工程と、ドライエッチングを行う工程と、レジストを除
去する工程と、再度レジストを塗布する工程と、第２の
マスクを用いて露光する工程と、現像を行う工程と、ド
ライエッチングを行う工程と、レジストを除去する工程
を有し、キャパシタ下部電極を形成するようにしたもの
である。
電極用マスクをそれぞれのマスクには直角な形状が含ま
れず、かつ２枚のマスクの論理積が、所望のパターンと
なるように、２枚に分けた第１のマスクと第２のマスク
を用意し、図８に示すように、レジストを塗布する工程
と、第１のマスクを用いて露光する工程と、現像を行う
工程と、ドライエッチングを行う工程と、レジストを除
去する工程と、再度レジストを塗布する工程と、第２の
マスクを用いて露光する工程と、現像を行う工程と、ド
ライエッチングを行う工程と、レジストを除去する工程
を有し、キャパシタ下部電極を形成するようにしたもの
である。
【００１４】〔Ｆ〕図７に示すように、キャパシタ下部
電極用マスクをそれぞれのマスクには直角な形状が含ま
れず、かつ２枚のマスクの論理積が、所望のパターンと
なるように、２枚に分けた第１のマスクと第２のマスク
を用意し、図９に示すように、レジストを塗布する工程
と、第１のマスクを用いて露光する工程と、その後、即
座に第２のマスクを用いて露光する工程と、現像を行う
工程と、ドライエッチングを行う工程と、レジストを除
去する工程を有し、キャパシタ下部電極を形成するよう
にしたものである。
電極用マスクをそれぞれのマスクには直角な形状が含ま
れず、かつ２枚のマスクの論理積が、所望のパターンと
なるように、２枚に分けた第１のマスクと第２のマスク
を用意し、図９に示すように、レジストを塗布する工程
と、第１のマスクを用いて露光する工程と、その後、即
座に第２のマスクを用いて露光する工程と、現像を行う
工程と、ドライエッチングを行う工程と、レジストを除
去する工程を有し、キャパシタ下部電極を形成するよう
にしたものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＬＳＩのゲート電極用のマスクの説明
図である。図１（ａ）に示すように、ＬＳＩのゲート電
極用のマスクは、図１４にも示したように、ゲートマス
クパターン１０と隣接ゲート１４を有する形状であっ
た。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＬＳＩのゲート電極用のマスクの説明
図である。図１（ａ）に示すように、ＬＳＩのゲート電
極用のマスクは、図１４にも示したように、ゲートマス
クパターン１０と隣接ゲート１４を有する形状であっ
た。
【００１６】それを、この実施例では、図１（ｂ）及び
図１（ｃ）に示すように、２層のマスク３０，３５、つ
まり、第１のマスク３０と第２のマスク３５とに分割す
る。その際、それぞれのマスク３０，３５には、ゲート
電極終端部の直角な形状が含まれず、かつ２層のマスク
３０，３５の論理積が、図１（ａ）と等しくなるように
する。
図１（ｃ）に示すように、２層のマスク３０，３５、つ
まり、第１のマスク３０と第２のマスク３５とに分割す
る。その際、それぞれのマスク３０，３５には、ゲート
電極終端部の直角な形状が含まれず、かつ２層のマスク
３０，３５の論理積が、図１（ａ）と等しくなるように
する。
【００１７】図２は本発明の第１実施例を示すＬＳＩの
ゲート電極の製造工程断面図であり、図２（Ａ）は図１
（ａ）のＡ−Ａ′断面、図２（Ｂ）は図１（ａ）のＢ−
Ｂ′断面を示している。 （１）まず、図２（２−１）及び図２（２−１′）に示
すように、シリコン基板４１上に素子分離領域となるフ
ィールド酸化膜４２、ゲート酸化膜４３を形成した後、
ゲート電極となるポリシリコン膜４４、タングステンシ
リサイド膜４５を生成し、ホトレジスト４６を塗布す
る。
ゲート電極の製造工程断面図であり、図２（Ａ）は図１
（ａ）のＡ−Ａ′断面、図２（Ｂ）は図１（ａ）のＢ−
Ｂ′断面を示している。 （１）まず、図２（２−１）及び図２（２−１′）に示
すように、シリコン基板４１上に素子分離領域となるフ
ィールド酸化膜４２、ゲート酸化膜４３を形成した後、
ゲート電極となるポリシリコン膜４４、タングステンシ
リサイド膜４５を生成し、ホトレジスト４６を塗布す
る。
【００１８】（２）次に、図２（２−２）及び図２（２
−２′）に示すように、図１（ｂ）に示す第１のマスク
３０を用いて露光を行い、その後、現像工程を施し、ホ
トレジストパターン４６Ａを形成する。 （３）次に、図２（２−３）及び図２（２−３′）に示
すように、ドライエッチングにより、ゲート電極を加工
し、ゲート電極パターン４４Ａ，４５Ａを形成する。さ
らに、ホトレジストパターン４６Ａを除去する。
−２′）に示すように、図１（ｂ）に示す第１のマスク
３０を用いて露光を行い、その後、現像工程を施し、ホ
トレジストパターン４６Ａを形成する。 （３）次に、図２（２−３）及び図２（２−３′）に示
すように、ドライエッチングにより、ゲート電極を加工
し、ゲート電極パターン４４Ａ，４５Ａを形成する。さ
らに、ホトレジストパターン４６Ａを除去する。
【００１９】（４）次に、図２（２−４）及び図２（２
−４′）に示すように、再度ホトレジストを塗布し、図
１（ｃ）に示す第２のマスク３５を用いて露光を行い、
その後、現像工程を施し、ホトレジストパターン４７Ａ
を形成する。 （５）次に、図２（２−５）及び図２（２−５′）に示
すように、ドライエッチングにより、ゲート電極４４を
加工し、ゲート電極パターン４４Ａ，４５Ａを形成す
る。さらに、ホトレジストパターン４７Ａを除去する。
−４′）に示すように、再度ホトレジストを塗布し、図
１（ｃ）に示す第２のマスク３５を用いて露光を行い、
その後、現像工程を施し、ホトレジストパターン４７Ａ
を形成する。 （５）次に、図２（２−５）及び図２（２−５′）に示
すように、ドライエッチングにより、ゲート電極４４を
加工し、ゲート電極パターン４４Ａ，４５Ａを形成す
る。さらに、ホトレジストパターン４７Ａを除去する。
【００２０】このように、第１実施例によれば、ゲート
電極先端部のレジストパターン形成を、それぞれ直角な
成分を含まない２枚のマスクを用いて形成することによ
り、従来方法で問題となるゲート電極の角部の後退、ゲ
ート電極先端の後退を抑制することができる。したが
て、マスクを設計する際に必要であったゲート先端の後
退量を考慮する必要がなくなり、ＬＳＩチップサイズを
縮小することが可能となる。
電極先端部のレジストパターン形成を、それぞれ直角な
成分を含まない２枚のマスクを用いて形成することによ
り、従来方法で問題となるゲート電極の角部の後退、ゲ
ート電極先端の後退を抑制することができる。したが
て、マスクを設計する際に必要であったゲート先端の後
退量を考慮する必要がなくなり、ＬＳＩチップサイズを
縮小することが可能となる。
【００２１】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示すＬＳＩのゲート電
極の製造工程断面図であり、図３（Ａ）は図１（ａ）の
Ａ−Ａ′断面、図３（Ｂ）は図１（ａ）のＢ−Ｂ′断面
を示している。 （１）まず、図３（３−１）及び図３（３−１′）に示
すように、シリコン基板５１上に素子分離領域となるフ
ィールド酸化膜５２、ゲート酸化膜５３を形成した後、
ゲート電極となるポリシリコン膜５４、タングステンシ
リサイド膜５５を生成し、ホトレジスト５６を塗布す
る。
る。図３は本発明の第２実施例を示すＬＳＩのゲート電
極の製造工程断面図であり、図３（Ａ）は図１（ａ）の
Ａ−Ａ′断面、図３（Ｂ）は図１（ａ）のＢ−Ｂ′断面
を示している。 （１）まず、図３（３−１）及び図３（３−１′）に示
すように、シリコン基板５１上に素子分離領域となるフ
ィールド酸化膜５２、ゲート酸化膜５３を形成した後、
ゲート電極となるポリシリコン膜５４、タングステンシ
リサイド膜５５を生成し、ホトレジスト５６を塗布す
る。
【００２２】（２）次に、図３（３−２）及び図３（３
−２′）に示すように、図１（ｂ）に示す第１のマスク
３０を用いて露光を行い、現像は行わずそのままにす
る。 （３）次に、図３（３−３）及び図３（３−３′）に示
すように、図１（ｃ）に示す第２のマスク３５を用いて
露光を行い、その後、現像工程を施し、ホトレジストパ
ターン５６Ａを形成する。
−２′）に示すように、図１（ｂ）に示す第１のマスク
３０を用いて露光を行い、現像は行わずそのままにす
る。 （３）次に、図３（３−３）及び図３（３−３′）に示
すように、図１（ｃ）に示す第２のマスク３５を用いて
露光を行い、その後、現像工程を施し、ホトレジストパ
ターン５６Ａを形成する。
【００２３】（４）次に、図３（３−４）及び図３（３
−４′）に示すように、ドライエッチングにより、ゲー
ト電極５４を加工し、ゲート電極パターン５４Ａ，５５
Ａを形成する。さらにホトレジストパターン５６Ａを除
去する。このように、第２実施例によれば、１回目の露
光の後に、即座に２回目の露光を行うため、第１実施例
で必要であった１回目の露光の後の現像、ドライエッチ
ング工程を削除したにもかかわらず、第１実施例と同様
の効果を得ることができる。
−４′）に示すように、ドライエッチングにより、ゲー
ト電極５４を加工し、ゲート電極パターン５４Ａ，５５
Ａを形成する。さらにホトレジストパターン５６Ａを除
去する。このように、第２実施例によれば、１回目の露
光の後に、即座に２回目の露光を行うため、第１実施例
で必要であった１回目の露光の後の現像、ドライエッチ
ング工程を削除したにもかかわらず、第１実施例と同様
の効果を得ることができる。
【００２４】次に、本発明の第３実施例について説明す
る。図４は本発明の第３実施例を示すスタックトビアの
パッドメタル配線用のマスクの説明図である。図４
（ａ）に示すように、ＬＳＩのゲート電極用のマスク
は、図１５にも示したようなマスクパターン２０と隣接
パターン（第２メタル）２５を有する形状であった。
る。図４は本発明の第３実施例を示すスタックトビアの
パッドメタル配線用のマスクの説明図である。図４
（ａ）に示すように、ＬＳＩのゲート電極用のマスク
は、図１５にも示したようなマスクパターン２０と隣接
パターン（第２メタル）２５を有する形状であった。
【００２５】これを、図４（ｂ）、図４（ｃ）に示すよ
うに、２層のマスク５７，５９、また、第１のマスク５
７と第２のマスク５９に分割する。この際、それぞれの
マスクにはパッドメタル電極部の直角な形状が含まれ
ず、かつ２層のマスクの論理積が、図４（ａ）と等しく
なるようにする。図５は本発明の第３実施例を示すスタ
ックトビアのパッドメタル配線の製造工程断面図であ
り、図５（Ａ）は図４（ａ）のＡ−Ａ′断面、図５
（Ｂ）は図４（ａ）のＢ−Ｂ′断面を示している。
うに、２層のマスク５７，５９、また、第１のマスク５
７と第２のマスク５９に分割する。この際、それぞれの
マスクにはパッドメタル電極部の直角な形状が含まれ
ず、かつ２層のマスクの論理積が、図４（ａ）と等しく
なるようにする。図５は本発明の第３実施例を示すスタ
ックトビアのパッドメタル配線の製造工程断面図であ
り、図５（Ａ）は図４（ａ）のＡ−Ａ′断面、図５
（Ｂ）は図４（ａ）のＢ−Ｂ′断面を示している。
【００２６】（１）まず、図５（５−１）及び図５（５
−１′）に示すように、シリコン基板（図示なし）上に
絶縁膜６１、第１層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−
Ｃｉ／ＴｉＮ）６２、層間絶縁膜６３、及び第１ビアを
形成した後、第２層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−
Ｃｉ／ＴｉＮ）６４を形成し、ホトレジスト６５を塗布
する。
−１′）に示すように、シリコン基板（図示なし）上に
絶縁膜６１、第１層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−
Ｃｉ／ＴｉＮ）６２、層間絶縁膜６３、及び第１ビアを
形成した後、第２層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−
Ｃｉ／ＴｉＮ）６４を形成し、ホトレジスト６５を塗布
する。
【００２７】（２）次に、図５（５−２）及び図５（５
−２′）に示すように、図４（ｂ）に示す第１のマスク
５７を用いて露光を行い、その後、現像工程を施し、ホ
トレジストパターン６５Ａを形成する。 （３）次に、図５（５−３）及び図５（５−３′）に示
すように、ドライエッチングにより、第２層目のメタル
６４を加工し、メタル電極パターン６４Ａを形成する。
さらにホトレジストパターン６５Ａを除去する。
−２′）に示すように、図４（ｂ）に示す第１のマスク
５７を用いて露光を行い、その後、現像工程を施し、ホ
トレジストパターン６５Ａを形成する。 （３）次に、図５（５−３）及び図５（５−３′）に示
すように、ドライエッチングにより、第２層目のメタル
６４を加工し、メタル電極パターン６４Ａを形成する。
さらにホトレジストパターン６５Ａを除去する。
【００２８】（４）次に、図５（５−４）及び図５（５
−４′）に示すように、再度ホトレジスト６６を塗布
し、図４（ｃ）に示す第２のマスク５９を用いて露光を
行い、その後現像工程を施し、ホトレジストパターン６
６Ａを形成する。 （５）次に、図５（５−１）及び図５（５−１′）に示
すように、ドライエッチングにより、第２層目のメタル
６４を加工し、第２層目のメタル電極パターン６４Ａを
形成する。さらに、ホトレジスト６５を除去する。
−４′）に示すように、再度ホトレジスト６６を塗布
し、図４（ｃ）に示す第２のマスク５９を用いて露光を
行い、その後現像工程を施し、ホトレジストパターン６
６Ａを形成する。 （５）次に、図５（５−１）及び図５（５−１′）に示
すように、ドライエッチングにより、第２層目のメタル
６４を加工し、第２層目のメタル電極パターン６４Ａを
形成する。さらに、ホトレジスト６５を除去する。
【００２９】このように、第３実施例によれば、スタッ
クトビアのパッドメタル配線のレジストパターン形成
を、それぞれ直角な成分を含まない２枚のマスクを用い
て形成するようにしたので、従来の方法で問題となるパ
ターンの角部の後退、パッドメタルの後退を抑制するこ
とができる。したがって、マスクを設計する際に必要で
あったパッドメタルの後退量を考慮する必要がなくな
り、ＬＳＩチップサイズを縮小することが可能となる。
クトビアのパッドメタル配線のレジストパターン形成
を、それぞれ直角な成分を含まない２枚のマスクを用い
て形成するようにしたので、従来の方法で問題となるパ
ターンの角部の後退、パッドメタルの後退を抑制するこ
とができる。したがって、マスクを設計する際に必要で
あったパッドメタルの後退量を考慮する必要がなくな
り、ＬＳＩチップサイズを縮小することが可能となる。
【００３０】図６は本発明の第４実施例を示すスタック
トビアのパッドメタル配線の製造工程断面図であり、図
６（Ａ）は図４（ａ）のＡ−Ａ′断面、図６（Ｂ）は図
４（ａ）のＢ−Ｂ′断面を示している。 （１）まず、図６（６−１）及び図６（６−１′）に示
すように、シリコン基板（図示なし）上に絶縁膜７１、
第１層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−Ｃｉ／Ｔｉ
Ｎ）７２、層間絶縁膜７３、及び第１ビアを形成した
後、第２層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−Ｃｉ／Ｔ
ｉＮ）７４を形成し、ホトレジスト７５を塗布する。
トビアのパッドメタル配線の製造工程断面図であり、図
６（Ａ）は図４（ａ）のＡ−Ａ′断面、図６（Ｂ）は図
４（ａ）のＢ−Ｂ′断面を示している。 （１）まず、図６（６−１）及び図６（６−１′）に示
すように、シリコン基板（図示なし）上に絶縁膜７１、
第１層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−Ｃｉ／Ｔｉ
Ｎ）７２、層間絶縁膜７３、及び第１ビアを形成した
後、第２層目のメタル（ＴｉＮ／Ａｌ−Ｓｉ−Ｃｉ／Ｔ
ｉＮ）７４を形成し、ホトレジスト７５を塗布する。
【００３１】（２）次に、図６（６−２）及び図６（６
−２′）に示すように、図４（ｂ）に示す第１のマスク
５７を用いて露光を行い、現像を行わずそのままとす
る。 （３）次に、図６（６−３）及び図６（６−３′）に示
すように、図４（ｃ）に示す第２のマスク５９を用いて
露光を行い、その後、現像工程を施し、ホトレジストパ
ターン７５Ａを形成する。
−２′）に示すように、図４（ｂ）に示す第１のマスク
５７を用いて露光を行い、現像を行わずそのままとす
る。 （３）次に、図６（６−３）及び図６（６−３′）に示
すように、図４（ｃ）に示す第２のマスク５９を用いて
露光を行い、その後、現像工程を施し、ホトレジストパ
ターン７５Ａを形成する。
【００３２】（４）次に、図６（６−４）及び図６（６
−４′）に示すように、ドライエッチングにより、第２
層目のメタル７４を加工し、第２層目のメタル電極パタ
ーン７４Ａを形成する。さらにホトレジストパターン７
５Ａを除去する。このように、第４実施例によれば、１
回目の露光の後に、即座に２回目の露光を行うため、第
３実施例で必要であった１回目の露光の後の現像、ドラ
イエッチング工程を削除したにもかかわらず、第３実施
例と同様の効果を得ることができる。
−４′）に示すように、ドライエッチングにより、第２
層目のメタル７４を加工し、第２層目のメタル電極パタ
ーン７４Ａを形成する。さらにホトレジストパターン７
５Ａを除去する。このように、第４実施例によれば、１
回目の露光の後に、即座に２回目の露光を行うため、第
３実施例で必要であった１回目の露光の後の現像、ドラ
イエッチング工程を削除したにもかかわらず、第３実施
例と同様の効果を得ることができる。
【００３３】次に、本発明の第５実施例について説明す
る。図７は本発明の第５実施例を示すＤＲＡＭキャパシ
タ下部電極配線用のマスクの説明図である。図７（ａ）
に示すように、ＤＲＡＭキャパシタ下部電極配線用のマ
スクは、図１６にも示したようにマスクパターン２６を
有する形状であった。
る。図７は本発明の第５実施例を示すＤＲＡＭキャパシ
タ下部電極配線用のマスクの説明図である。図７（ａ）
に示すように、ＤＲＡＭキャパシタ下部電極配線用のマ
スクは、図１６にも示したようにマスクパターン２６を
有する形状であった。
【００３４】これを、図７（ｂ）、図７（ｃ）に示すよ
うに、２層のマスク８０，８５、つまり、第１のマスク
８０と第２のマスク８５に分割する。この際、それぞれ
のマスクにはパッドメタル電極部の直角な形状が含まれ
ず、かつ２層のマスクの論理積が、図７（ａ）と等しく
なるようにする。図８は本発明の第５実施例を示すＤＲ
ＡＭキャパシタ下部電極配線の製造工程断面図であり、
図８（Ａ）は図７（ａ）のＡ−Ａ′断面、図８（Ｂ）は
図７（ａ）のＢ−Ｂ′断面を示している。
うに、２層のマスク８０，８５、つまり、第１のマスク
８０と第２のマスク８５に分割する。この際、それぞれ
のマスクにはパッドメタル電極部の直角な形状が含まれ
ず、かつ２層のマスクの論理積が、図７（ａ）と等しく
なるようにする。図８は本発明の第５実施例を示すＤＲ
ＡＭキャパシタ下部電極配線の製造工程断面図であり、
図８（Ａ）は図７（ａ）のＡ−Ａ′断面、図８（Ｂ）は
図７（ａ）のＢ−Ｂ′断面を示している。
【００３５】（１）まず、図８（８−１）及び図８（８
−１′）に示すように、シリコン基板９１上に素子分離
領域となるフィールド酸化膜９２、メモリセル内のトラ
ンジスタ９３、及びビット線９５を形成し、さらにセル
コンタクトホールを形成した後、キャパシタ下部電極と
なるポリシリコン膜９７を生成し、ホトレジスト９８を
塗布する。なお、９４は絶縁膜、９６は層間絶縁膜であ
る。
−１′）に示すように、シリコン基板９１上に素子分離
領域となるフィールド酸化膜９２、メモリセル内のトラ
ンジスタ９３、及びビット線９５を形成し、さらにセル
コンタクトホールを形成した後、キャパシタ下部電極と
なるポリシリコン膜９７を生成し、ホトレジスト９８を
塗布する。なお、９４は絶縁膜、９６は層間絶縁膜であ
る。
【００３６】（２）次に、図８（８−２）及び図８（８
−２′）に示すように、図７（ｂ）に示す第１のマスク
８０を用いて露光を行い、その後現像工程を施し、ホト
レジストパターン９８Ａを形成する。 （３）次に、図８（８−３）及び図８（８−３′）に示
すように、ドライエッチングにより、ポリシリコン膜９
７を加工し、キャパシタ下部電極パターン９７Ａを形成
する。さらに、ホトレジストパターン９８Ａを除去す
る。
−２′）に示すように、図７（ｂ）に示す第１のマスク
８０を用いて露光を行い、その後現像工程を施し、ホト
レジストパターン９８Ａを形成する。 （３）次に、図８（８−３）及び図８（８−３′）に示
すように、ドライエッチングにより、ポリシリコン膜９
７を加工し、キャパシタ下部電極パターン９７Ａを形成
する。さらに、ホトレジストパターン９８Ａを除去す
る。
【００３７】（４）次に、図８（８−４）及び図８（８
−４′）に示すように、再度ホトレジスト９９を塗布
し、図７（ｃ）に示す第２のマスク８５を用いて露光を
行い、その後現像工程を施し、ホトレジストパターン９
９Ａを形成する。 （５）次に、図８（８−５）及び図８（８−５′）に示
すように、ドライエッチングにより、ポリシリコン膜９
７を加工し、キャパシタ下部電極パターン９７Ａを形成
する。さらに、ホトレジストパターン９９Ａを除去す
る。
−４′）に示すように、再度ホトレジスト９９を塗布
し、図７（ｃ）に示す第２のマスク８５を用いて露光を
行い、その後現像工程を施し、ホトレジストパターン９
９Ａを形成する。 （５）次に、図８（８−５）及び図８（８−５′）に示
すように、ドライエッチングにより、ポリシリコン膜９
７を加工し、キャパシタ下部電極パターン９７Ａを形成
する。さらに、ホトレジストパターン９９Ａを除去す
る。
【００３８】このように、第５実施例によれば、ＤＲＡ
Ｍキャパシタ下部電極のレジストパターン形成を、それ
ぞれ直角な成分を含まない２枚のマスクを用いて形成し
ているため、従来方法で問題となる角部の後退、ＤＲＡ
Ｍキャパシタ下部電極の寸法の縮小を抑制することがで
きる。したがって、より大きなキャパシタ電極面積を確
保することができ、安定したメモリセル動作を行うこと
ができる。
Ｍキャパシタ下部電極のレジストパターン形成を、それ
ぞれ直角な成分を含まない２枚のマスクを用いて形成し
ているため、従来方法で問題となる角部の後退、ＤＲＡ
Ｍキャパシタ下部電極の寸法の縮小を抑制することがで
きる。したがって、より大きなキャパシタ電極面積を確
保することができ、安定したメモリセル動作を行うこと
ができる。
【００３９】図９は本発明の第６実施例を示すＤＲＡＭ
キャパシタ下部電極配線の製造工程断面図であり、図９
（Ａ）は図７（ａ）のＡ−Ａ′断面、図９（Ｂ）は図７
（ａ）のＢ−Ｂ′断面を示している。 （１）まず、図９（９−１）及び図９（９−１′）に示
すように、シリコン基板１０１上に素子分離領域となる
フィールド酸化膜１０２、メモリセル内のトランジスタ
１０３、及びビット線１０５を形成し、さらにセルコン
タクトホールを形成した後、キャパシタ下部電極となる
ポリシリコン膜１０７を生成し、ホトレジスト１０８を
塗布する。なお、１０４は絶縁膜、１０６は層間絶縁膜
である。
キャパシタ下部電極配線の製造工程断面図であり、図９
（Ａ）は図７（ａ）のＡ−Ａ′断面、図９（Ｂ）は図７
（ａ）のＢ−Ｂ′断面を示している。 （１）まず、図９（９−１）及び図９（９−１′）に示
すように、シリコン基板１０１上に素子分離領域となる
フィールド酸化膜１０２、メモリセル内のトランジスタ
１０３、及びビット線１０５を形成し、さらにセルコン
タクトホールを形成した後、キャパシタ下部電極となる
ポリシリコン膜１０７を生成し、ホトレジスト１０８を
塗布する。なお、１０４は絶縁膜、１０６は層間絶縁膜
である。
【００４０】（２）次に、図９（９−２）及び図９（９
−２′）に示すように、図７（ｂ）に示す第１のマスク
８０を用いて露光を行い、現像は行わず、そのままとす
る。 （３）次に、図９（９−３）及び図９（９−３′）に示
すように、図７（ｃ）に示す第２のマスク８５を用いて
露光を行う。その後現像工程を施し、ホトレジストパタ
ーン１０８Ａを形成する。
−２′）に示すように、図７（ｂ）に示す第１のマスク
８０を用いて露光を行い、現像は行わず、そのままとす
る。 （３）次に、図９（９−３）及び図９（９−３′）に示
すように、図７（ｃ）に示す第２のマスク８５を用いて
露光を行う。その後現像工程を施し、ホトレジストパタ
ーン１０８Ａを形成する。
【００４１】（４）次に、図９（９−４）及び図９（９
−４′）に示すように、ドライエッチングにより、キャ
パシタ下部電極１０７を加工し、キャパシタ下部電極パ
ターン１０７Ａを形成する。さらに、ホトレジストパタ
ーン１０８Ａを除去する。このように、第６実施例によ
れば、１回目の露光の後に、即座に２回目の露光を行う
ため、第５実施例で必要であった１回目の露光の後の現
像、ドライエッチング工程を削除したにもかかわらず、
第５実施例と同様の効果を得ることができる。
−４′）に示すように、ドライエッチングにより、キャ
パシタ下部電極１０７を加工し、キャパシタ下部電極パ
ターン１０７Ａを形成する。さらに、ホトレジストパタ
ーン１０８Ａを除去する。このように、第６実施例によ
れば、１回目の露光の後に、即座に２回目の露光を行う
ため、第５実施例で必要であった１回目の露光の後の現
像、ドライエッチング工程を削除したにもかかわらず、
第５実施例と同様の効果を得ることができる。
【００４２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、半導体素子の設計
仕様に沿った、パターンの形成が可能で、しかもＬＳＩ
チップサイズの縮小を図ることができる。
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、半導体素子の設計
仕様に沿った、パターンの形成が可能で、しかもＬＳＩ
チップサイズの縮小を図ることができる。
【００４４】（２）請求項２記載の発明によれば、簡単
な製造方法で、半導体素子の設計仕様に沿った、パター
ンの形成が可能で、しかもＬＳＩチップサイズの縮小を
図ることができる。 （３）請求項３記載の発明によれば、ゲート電極先端部
のレジストパターンの形成を、それぞれ直角な成分を含
まない２枚のマスクを用いて形成することにより、従来
方法で問題となるゲート電極の角部の後退、ゲート電極
先端の後退を抑制することができる。
な製造方法で、半導体素子の設計仕様に沿った、パター
ンの形成が可能で、しかもＬＳＩチップサイズの縮小を
図ることができる。 （３）請求項３記載の発明によれば、ゲート電極先端部
のレジストパターンの形成を、それぞれ直角な成分を含
まない２枚のマスクを用いて形成することにより、従来
方法で問題となるゲート電極の角部の後退、ゲート電極
先端の後退を抑制することができる。
【００４５】したがて、マスクを設計する際に必要であ
ったゲート先端の後退量を考慮する必要がなくなり、Ｌ
ＳＩチップサイズを縮小することができる。 （４）請求項４記載の発明によれば、マスクを設計する
際に必要であったパッドメタルの後退量を考慮する必要
がなくなり、ＬＳＩチップサイズを縮小することが可能
となる。
ったゲート先端の後退量を考慮する必要がなくなり、Ｌ
ＳＩチップサイズを縮小することができる。 （４）請求項４記載の発明によれば、マスクを設計する
際に必要であったパッドメタルの後退量を考慮する必要
がなくなり、ＬＳＩチップサイズを縮小することが可能
となる。
【００４６】（５）請求項５記載の発明によれば、ＤＲ
ＡＭキャパシタ下部電極のレジストパターン形成を、そ
れぞれ直角な成分を含まない２枚のマスクを用いて形成
しているため、従来方法で問題となる角部の後退、ＤＲ
ＡＭキャパシタ下部電極の寸法の縮小を抑制することが
できる。したがって、より大きなキャパシタ電極面積を
確保することができ、安定したメモリセル動作を行うこ
とができる。
ＡＭキャパシタ下部電極のレジストパターン形成を、そ
れぞれ直角な成分を含まない２枚のマスクを用いて形成
しているため、従来方法で問題となる角部の後退、ＤＲ
ＡＭキャパシタ下部電極の寸法の縮小を抑制することが
できる。したがって、より大きなキャパシタ電極面積を
確保することができ、安定したメモリセル動作を行うこ
とができる。
【００４７】（６）請求項６記載の発明によれば、半導
体素子の設計仕様に沿った、パターンの形成が可能なマ
スクを提供することができる。 （７）請求項７記載の発明によれば、トランジスタのゲ
ート電極の設計仕様に沿った、パターンの形成が可能な
マスクを提供することができる。 （８）請求項８記載の発明によれば、パッドメタルの後
退量を考慮する必要がない、パターンの形成が可能なマ
スクを提供することができる。
体素子の設計仕様に沿った、パターンの形成が可能なマ
スクを提供することができる。 （７）請求項７記載の発明によれば、トランジスタのゲ
ート電極の設計仕様に沿った、パターンの形成が可能な
マスクを提供することができる。 （８）請求項８記載の発明によれば、パッドメタルの後
退量を考慮する必要がない、パターンの形成が可能なマ
スクを提供することができる。
【００４８】（９）請求項９記載の発明によれば、ＤＲ
ＡＭキャパシタ下部電極の設計仕様に沿った、パターン
の形成が可能なマスクを提供することができる。
ＡＭキャパシタ下部電極の設計仕様に沿った、パターン
の形成が可能なマスクを提供することができる。
【図１】本発明の第１実施例を示すＬＳＩのゲート電極
用のマスクの説明図である。
用のマスクの説明図である。
【図２】本発明の第１実施例を示すＬＳＩのゲート電極
の製造工程断面図である。
の製造工程断面図である。
【図３】本発明の第２実施例を示すＬＳＩのゲート電極
の製造工程断面図である。
の製造工程断面図である。
【図４】本発明の第３実施例を示すスタックトビアのパ
ッドメタル配線用のマスクの説明図である。
ッドメタル配線用のマスクの説明図である。
【図５】本発明の第３実施例を示すスタックトビアのパ
ッドメタル配線の製造工程断面図である。
ッドメタル配線の製造工程断面図である。
【図６】本発明の第４実施例を示すスタックトビアのパ
ッドメタル配線の製造工程断面図である。
ッドメタル配線の製造工程断面図である。
【図７】本発明の第５実施例を示すＤＲＡＭキャパシタ
下部電極配線用のマスクの説明図である。
下部電極配線用のマスクの説明図である。
【図８】本発明の第５実施例を示すＤＲＡＭキャパシタ
下部電極配線の製造工程断面図である。
下部電極配線の製造工程断面図である。
【図９】本発明の第６実施例を示すＤＲＡＭキャパシタ
下部電極配線の製造工程断面図である。
下部電極配線の製造工程断面図である。
【図１０】従来の島状に孤立したパターンの平面図であ
る。
る。
【図１１】従来の配線パターン終端部の平面図である。
【図１２】従来の島状に孤立した微細パターンの平面図
である。
である。
【図１３】従来の微細配線パターン終端部の平面図であ
る。
る。
【図１４】従来技術の第１の問題点の説明図である。
【図１５】従来技術の第２の問題点の説明図である。
【図１６】従来技術の第３の問題点の説明図である。
１０ ゲートマスクパターン １４ 隣接ゲート ２０，２６ マスクパターン ２５ 隣接パターン（第２メタル） ３０，３５，５７，５９，８０，８５ ２層のマスク
（第１のマスク，第２のマスク） ４１，５１，９１，１０１ シリコン基板 ４２，５２，９２，１０２ フィールド酸化膜 ４３，５３ ゲート酸化膜 ４４，５４ ポリシリコン膜（ゲート電極） ４４Ａ，４５Ａ，５４Ａ，５５Ａ ゲート電極パター
ン ４５，５５ タングステンシリサイド膜 ４６，５６，６５，６６，７５，９８，９９，１０８
ホトレジスト ４６Ａ，４７Ａ，５６Ａ，６５Ａ，６６Ａ，７５Ａ，９
８Ａ，９９Ａ，１０８Ａ ホトレジストパターン ６１，７１，９４，１０４ 絶縁膜 ６２，７２ 第１層目のメタル ６３，７３，９６，１０６ 層間絶縁膜 ６４，７４ 第２層目のメタル ６４Ａ，７４Ａ メタル電極パターン ９３，１０３ メモリセル内のトランジスタ ９５，１０５ ビット線 ９７，１０７ ポリシリコン膜（キャパシタ下部電
極） ９７Ａ，１０７Ａ キャパシタ下部電極パターン
（第１のマスク，第２のマスク） ４１，５１，９１，１０１ シリコン基板 ４２，５２，９２，１０２ フィールド酸化膜 ４３，５３ ゲート酸化膜 ４４，５４ ポリシリコン膜（ゲート電極） ４４Ａ，４５Ａ，５４Ａ，５５Ａ ゲート電極パター
ン ４５，５５ タングステンシリサイド膜 ４６，５６，６５，６６，７５，９８，９９，１０８
ホトレジスト ４６Ａ，４７Ａ，５６Ａ，６５Ａ，６６Ａ，７５Ａ，９
８Ａ，９９Ａ，１０８Ａ ホトレジストパターン ６１，７１，９４，１０４ 絶縁膜 ６２，７２ 第１層目のメタル ６３，７３，９６，１０６ 層間絶縁膜 ６４，７４ 第２層目のメタル ６４Ａ，７４Ａ メタル電極パターン ９３，１０３ メモリセル内のトランジスタ ９５，１０５ ビット線 ９７，１０７ ポリシリコン膜（キャパシタ下部電
極） ９７Ａ，１０７Ａ キャパシタ下部電極パターン
Claims (9)
- 【請求項１】 半導体装置の製造方法において、（ａ）
半導体装置製造用のマスクをそれぞれのマスクにはパタ
ーンの直角な形状が含まれず、かつ２枚のマスクの論理
積が所望のパターンとなるように２枚に分けた第１のマ
スクと第２のマスクを用意し、（ｂ）レジストを塗布す
る工程と、（ｃ）前記第１のマスクを用いて露光する工
程と、（ｄ）現像を行う工程と、（ｅ）エッチングを行
う工程と、（ｆ）前記レジストを除去する工程と、
（ｇ）再度レジストを塗布する工程と、（ｈ）前記第２
のマスクを用いて露光する工程と、（ｉ）現像を行う工
程と、（ｊ）エッチングを行う工程と、（ｋ）前記レジ
ストを除去する工程を有し、半導体装置のパターンを形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体装置の製造方法において、（ａ）
半導体装置製造用のマスクをそれぞれのマスクにはパタ
ーンの直角な形状が含まれず、かつ２枚のマスクの論理
積が所望のパターンとなるように２枚に分けた第１のマ
スクと第２のマスクを用意し、（ｂ）レジストを塗布す
る工程と、（ｃ）前記第１のマスクを用いて露光する工
程と、（ｄ）前記第２のマスクを用いて露光する工程
と、（ｅ）現像を行う工程と、（ｆ）エッチングを行う
工程と、（ｇ）前記レジストを除去する工程を有し、半
導体装置のパターンを形成することを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、前記マスクはゲート形成用マスクであ
り、前記エッチングはドライエッチングである半導体装
置の製造方法。 - 【請求項４】 請求項１又は２記載の半導体装置の製造
方法において、前記マスクはパッドメタル部のパターン
形成用マスクであり、前記エッチングはドライエッチン
グである半導体装置の製造方法。 - 【請求項５】 請求項１又は２記載の半導体装置の製造
方法において、前記マスクはキャパシタ下部電極形成用
マスクであり、前記エッチングはドライエッチングであ
る半導体装置の製造方法。 - 【請求項６】 半導体装置のパターン形成用マスクにお
いて、それぞれのマスクにはパターンの直角な形状が含
まれず、かつ２枚のマスクの論理積が所望のパターンと
なるように２枚に分けた第１のマスクと第２のマスクを
有する半導体装置製造用マスク。 - 【請求項７】 半導体装置のパターン形成用マスクにお
いて、ゲート配線用マスクをそれぞれのマスクにはゲー
ト先端部のパターンの直角な形状が含まれず、かつ２枚
のマスクの論理積が、所望のパターンとなるように２枚
に分けた第１のマスクと第２のマスクを有する半導体装
置製造用マスク。 - 【請求項８】 半導体装置のパターン形成用マスクにお
いて、メタル配線用マスクをそれぞれのマスクにはパッ
ドメタル部のパターンの直角な形状が含まれず、かつ２
枚のマスクの論理積が、所望のパターンとなるように２
枚に分けた第１のマスクと第２のマスクを有する半導体
装置製造用マスク。 - 【請求項９】 半導体装置のパターン形成用マスクにお
いて、キャパシタ下部電極用マスクをそれぞれのマスク
には直角な形状が含まれず、かつ２枚のマスクの論理積
が、所望のパターンとなるように２枚に分けた第１のマ
スクと第２のマスクを有する半導体装置製造用マスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10161996A JPH09289153A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法及びそれに用いるマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10161996A JPH09289153A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法及びそれに用いるマスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289153A true JPH09289153A (ja) | 1997-11-04 |
Family
ID=14305427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10161996A Withdrawn JPH09289153A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法及びそれに用いるマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289153A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670262B2 (en) | 2001-06-12 | 2003-12-30 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| WO2009044434A1 (ja) * | 2007-10-05 | 2009-04-09 | Fujitsu Microelectronics Limited | 半導体装置の製造方法、露光用マスク製造方法、及びその製造に用いられるプログラム |
| JP2010118599A (ja) * | 2008-11-14 | 2010-05-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010153862A (ja) * | 2008-12-19 | 2010-07-08 | Taiwan Semiconductor Manufacturing Co Ltd | 二回のカット工程によって多結晶シリコンのライン端部短縮の問題を解決する方法 |
| JP2011119331A (ja) * | 2009-12-01 | 2011-06-16 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
| JP5110079B2 (ja) * | 2007-03-16 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-04-23 JP JP10161996A patent/JPH09289153A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670262B2 (en) | 2001-06-12 | 2003-12-30 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| JP5110079B2 (ja) * | 2007-03-16 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| WO2009044434A1 (ja) * | 2007-10-05 | 2009-04-09 | Fujitsu Microelectronics Limited | 半導体装置の製造方法、露光用マスク製造方法、及びその製造に用いられるプログラム |
| JP2010118599A (ja) * | 2008-11-14 | 2010-05-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010153862A (ja) * | 2008-12-19 | 2010-07-08 | Taiwan Semiconductor Manufacturing Co Ltd | 二回のカット工程によって多結晶シリコンのライン端部短縮の問題を解決する方法 |
| JP2011119331A (ja) * | 2009-12-01 | 2011-06-16 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
| US8133795B2 (en) | 2009-12-01 | 2012-03-13 | Renesas Electronics Corporation | Method of manufacturing semiconductor integrated circuit device |
| US8569144B2 (en) | 2009-12-01 | 2013-10-29 | Renesas Electronics Corporation | Method of manufacturing semiconductor integrated circuit device |
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| Date | Code | Title | Description |
|---|---|---|---|
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