JP2010118599A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】複数回の露光処理によりゲート加工を行う半導体装置の製造方法に関し、工程数の増加等の問題を抑制する。
【解決手段】端部同士が隙間を挟んで対向する少なくとも一対のゲート電極を形成する半導体装置の製造方法であって、当該方法では、基板（１１１）上に、ゲート絶縁膜（１１２）とゲート電極層（１１３Ｘ）とを形成し、前記ゲート電極層上に形成された第１のレジスト（２０２）又は第１の反射防止膜（２０１）をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層を、前記隙間が形成される領域から除去して、前記ゲート電極層に穴（１２１）を形成し、前記穴が形成された前記ゲート電極層上に形成された第２のレジスト（３０２）又は第２の反射防止膜（３０１）をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層から、前記端部同士が前記隙間を挟んで対向する前記少なくとも一対のゲート電極（１１３）を形成する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、例えば、露光限界以下のゲート長の形成及びゲート突き当て部の加工が必要な半導体装置の製造方法に関する。
半導体業界では、様々な加工技術が採用されることで、ＬＳＩのデザインルールが年々縮小している。例えば、露光限界以下のゲート長を形成する場合には、露光限界で露光を行い、ゲート加工の際にゲート長を細める（以下「トリミング」と呼ぶ）ことで、これを実現することができる。また、レベンソンマスクを使用すれば、従来と同じ波長の光で、従来よりも微細なパターンを形成することができる（特許文献１参照）。
しかしながら、トリミングは、ゲート突き当て部と呼ばれるゲート電極同士の対向端部を形成する際に問題がある。ゲート突き当て部間の距離は、トリミングにより逆に広くなってしまうため、露光限界以下のゲート長の形成と、ゲート突き当て部の加工は、１回の露光で行うことができないのである。よって、２回の露光処理によりゲート加工を行う二重露光（double exposure）への関心が高まっている（特許文献２参照）。
しかしながら、二重露光には、工程数が多くなりコストが上がる、後処理の回数が増加する、２回目の露光用のＢＡＲＣ（ボトム反射防止膜）の塗布が困難になる、等の問題がある。ＢＡＲＣは、レジストの下層に形成される反射防止膜である。よって、二重露光を採用する場合には、これらの問題又はこれらの問題に派生して生じる問題を抑制することが望まれる。
米国特許第５８５８５８０号 米国特許第６０４２９９８号
本発明は、複数回の露光処理によりゲート加工を行う半導体装置の製造方法に関し、工程数の増加等の問題を抑制することを課題とする。
本発明の一の態様は例えば、端部同士が隙間を挟んで対向する少なくとも一対のゲート電極を形成する、半導体装置の製造方法であって、基板上に、ゲート絶縁膜とゲート電極層とを順に形成し、前記ゲート電極層上に、第１の反射防止膜と第１のレジストとを順に形成し、前記第１のレジストを露光及び現像し、前記第１のレジスト又は前記第１の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層を、前記隙間が形成される領域から除去して、前記ゲート電極層に穴を形成し、前記穴が形成された前記ゲート電極層上に、第２の反射防止膜と第２のレジストとを順に形成し、前記第２のレジストを露光及び現像し、前記第２のレジスト又は前記第２の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層から、前記端部同士が前記隙間を挟んで対向する前記少なくとも一対のゲート電極を形成する、ことを特徴とする半導体装置の製造方法である。
本発明の別の態様は例えば、端部同士が隙間を挟んで対向する少なくとも一対のゲート電極を形成する、半導体装置の製造方法であって、基板上に、ゲート絶縁膜とゲート電極層とを順に形成し、前記ゲート電極層上に、第１の反射防止膜と第１のレジストとを順に形成し、前記第１のレジストを露光及び現像し、前記第１のレジスト又は前記第１の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層を、前記隙間が形成される領域から除去して、前記ゲート電極層に穴を形成し、前記穴が形成された前記ゲート電極層上に酸化膜を塗布して、前記穴に前記酸化膜を埋め込み、前記酸化膜が埋め込まれた前記ゲート電極層上に、第２の反射防止膜と第２のレジストとを順に形成し、前記第２のレジストを露光及び現像し、前記第２のレジスト又は前記第２の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層から、前記端部同士が前記隙間を挟んで対向する前記少なくとも一対のゲート電極を形成する、ことを特徴とする半導体装置の製造方法である。
本発明によれば、複数回の露光処理によりゲート加工を行う半導体装置の製造方法に関し、工程数の増加等の問題を抑制することが可能になる。
本発明の実施形態を、図面に基づいて説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置１０１の製造方法を説明するための平面図及び側方断面図である。図１には、（１）で示す平面図と、（２）で示すＡ−Ａ’断面図と、（３）で示すＢ−Ｂ’断面図が示されている。図１の平面図には、Ａ−Ａ’断面とＢ−Ｂ’断面の位置が示されている。
図１の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３とを備える。ゲート絶縁膜１１２は、基板１１１上に形成されており、ゲート電極１１３は、ゲート絶縁膜１１２上に形成されている。
図１には、Ｇ1及びＧ2で示す一対のゲート電極１１３と、Ｇ3及びＧ4で示すもう一対のゲート電極１１３とが示されている。ゲート電極Ｇ1及びＧ2は、それぞれ端部Ｅ1及びＥ2を有しており、これらの端部同士が隙間Ｒ1を挟んで対向している。同様に、ゲート電極Ｇ3及びＧ4は、それぞれ端部Ｅ3及びＥ4を有しており、これらの端部同士が隙間Ｒ2を挟んで対向している。端部Ｅ1〜Ｅ4はそれぞれ、帯状の形状を有するゲート電極Ｇ1〜Ｇ4の先端に位置している。端部Ｅ1〜Ｅ4のように、隙間を挟んで他の端部と対向する端部を、ゲート突き当て部と呼ぶ。
本実施形態の製造方法では、図１に示すようなゲート電極１１３が形成される。即ち、端部同士が隙間を挟んで対向する一対以上のゲート電極１１３が形成される。本実施形態の製造方法では、一対のゲート電極１１３を形成しても、二対以上のゲート電極１１３を形成しても構わない。以下、本実施形態の製造方法のフローを、図２の工程図に基づいて説明する。
図２は、第１実施形態の半導体装置１０１の製造方法を示す工程図である。図２には、図２Ａから図２Ｄの工程図が示されている。図２Ａから図２Ｄの工程図は、当該製造方法の工程順に並んでいる。また、図２Ａから図２Ｄには、図１と同様に、（１）で示す平面図と、（２）で示すＡ−Ａ’断面図と、（３）で示すＢ−Ｂ’断面図が示されている。
まず、図２Ａに示すように、基板１１１上に、ゲート絶縁膜１１２を形成する。基板１１１はここでは、シリコン基板である。基板１１１は、ＳＯＩ（Silicon On Insulator）基板でも構わない。ゲート絶縁膜１１２はここでは、シリコン酸化膜である。次に、図２Ａに示すように、ゲート絶縁膜１１２上に、ゲート電極層１１３Ｘを形成する。ゲート電極層１１３Ｘはここでは、ポリシリコン層である。
次に、図２Ａに示すように、ゲート電極層１１３Ｘ上に、第１のＢＡＲＣ２０１を形成する。第１のＢＡＲＣ２０１は、レジストの下層に形成される反射防止膜であり、本発明の第１の反射防止膜の例である。次に、図２Ａに示すように、第１のＢＡＲＣ２０１上に、第１のレジスト２０２を形成する。第１のレジスト２０２は、後述するように、ゲート突き当て部の加工用に使用される。
次に、第１のレジスト２０２の露光及び現像を行う。これにより、図２Ａに示すように、第１のレジスト２０２に、ゲート突き当て部の加工用のパターンＰ1が転写される。
次に、第１のレジスト２０２をマスクとして、第１のＢＡＲＣ２０１の加工を行う。次に、第１のレジスト２０２又は第１のＢＡＲＣ２０１をマスクとして、ゲート電極層１１３Ｘの加工を行う。これにより、図２Ｂに示すように、ゲート電極層１１３Ｘが、隙間Ｒ1及びＲ2が形成される領域から除去されて、ゲート電極層１１３Ｘに穴１２１が形成される。この穴１２１に露出したゲート電極層１１３Ｘの断面の一部が、最終的にゲート突き当て部となる。次に、ゲート電極層１１３Ｘの加工後の後処理を行う。これにより、穴１２１の内部のゲート絶縁膜１１２が除去される。
なお、第１のレジスト２０２及び第１のＢＡＲＣ２０１は、ゲート電極層１１３Ｘの加工後に除去される。ただし、第１のレジスト２０２は、ゲート電極層１１３Ｘのエッチングと共に薄くなっていく。そのため、ゲート電極層１１３Ｘのエッチングが終了するまでに、第１のレジスト２０２がなくなってしまう場合がある。この場合、ゲート電極層１１３Ｘは、第１のレジスト２０２がなくなる前までは、第１のレジスト２０２をマスクとして加工され、第１のレジスト２０２がなくなった後は、第１のＢＡＲＣ２０１をマスクとして加工される。本実施形態では、第１のレジスト２０２及び第１のＢＡＲＣ２０１は共に、有機系の膜とする。
なお、図２Ｂの工程では、ゲート電極層１１３Ｘは、ＲＩＥ（Reactive Ion Etching）で加工される。ゲート電極層１１３ＸをＲＩＥで加工する場合、加工後のゲート電極１１３Ｘには反応副生成物が付着している。上記の後処理では、この反応副生成物の除去が行われる。なお、第１のレジスト２０２及び第１のＢＡＲＣ２０１の除去も、この後処理により行われる。
次に、図２Ｃに示すように、穴１２１が形成されたゲート電極層１１３Ｘ上に、第２のＢＡＲＣ３０１を形成する。第２のＢＡＲＣ３０１は、レジストの下層に形成される反射防止膜であり、本発明の第２の反射防止膜の例である。次に、図２Ｃに示すように、第２のＢＡＲＣ３０１上に、第２のレジスト３０２を形成する。第２のレジスト３０２は、後述するように、ＭＯＳゲートの加工用に使用される。
次に、第２のレジスト３０２の露光及び現像を行う。これにより、図２Ｃに示すように、第２のレジスト３０２に、ＭＯＳゲートの加工用のパターンＰ2が転写される。
次に、第２のレジスト３０２をマスクとして、第２のＢＡＲＣ３０１の加工を行う。次に、第２のレジスト３０２又は第２のＢＡＲＣ３０１をマスクとして、ゲート電極層１１３Ｘの加工を行う。これにより、図２Ｄに示すように、ゲート電極層１１３Ｘから、二対のゲート電極１１３が形成される。より詳細には、端部Ｅ1及びＥ2が隙間Ｒ1を挟んで対向する一対のゲート電極Ｇ1及びＧ2と、端部Ｅ3及びＥ4が隙間Ｒ2を挟んで対向するもう一対のゲート電極Ｇ3及びＧ4とが形成される。次に、ゲート電極層１１３Ｘの加工後の後処理を行う。これにより、露出したゲート絶縁膜１１２が除去され、図１に示すゲート構造が実現される。
なお、第２のレジスト３０２及び第２のＢＡＲＣ３０１は、ゲート電極層１１３Ｘの加工後に除去される。これは、第１のレジスト２０２及び第１のＢＡＲＣ２０１の場合と同様である。本実施形態では、第２のレジスト３０２及び第２のＢＡＲＣ３０１は共に、有機系の膜とする。
なお、図２Ｄの工程では、ゲート電極層１１３ＸはＲＩＥで加工され、加工後のゲート電極１１３Ｘには反応副生成物が付着している。上記の後処理では、この反応副生成物の除去が行われる。なお、第２のレジスト３０２及び第２のＢＡＲＣ３０１の除去も、この後処理により行われる。
ここで、本実施形態と第１及び第２比較例を比較する。本実施形態では、ＭＯＳゲートの加工前に、ゲート突き当て部の加工を行うのに対し、第１及び第２比較例では、ＭＯＳゲートの加工後に、ゲート突き当て部の加工を行う。また、第１比較例では、本実施形態とは異なり、ハードマスクを用いてゲート加工を行うのに対し、第２比較例では、本実施形態と同様に、ハードマスクを用いずにゲート加工を行う。
図３は、第１比較例の半導体装置１０１の製造方法を示す工程図である。
第１比較例ではまず、図３Ａに示すように、基板１１１上に、ゲート絶縁膜１１２、ゲート電極層１１３Ｘ、ハードマスク層１３１、及び転写膜１３２を順に形成する。
次に、図３Ａに示すように、転写膜１３２上に、ＭＯＳゲートの加工用の第２のＢＡＲＣ３０１及び第２のレジスト３０２を順に形成する。次に、第２のレジスト３０２の露光及び現像を行い、ＭＯＳゲートの加工用のパターンＰ2を、第２のレジスト３０２に転写する。次に、第２のレジスト３０２又は第２のＢＡＲＣ３０１をマスクとして、転写膜１３２の加工を行う。これにより、図３Ｂに示すように、パターンＰ2が転写膜１３２に転写される。次に、転写膜１３２の加工後の後処理を行う。
次に、図３Ｃに示すように、転写膜１３２上に、ゲート突き当て部の加工用の第１のＢＡＲＣ２０１及び第１のレジスト２０２を順に形成する。次に、第１のレジスト２０２の露光及び現像を行い、ゲート突き当て部の加工用のパターンＰ1を、第１のレジスト２０２に転写する。次に、第１のレジスト２０２又は第１のＢＡＲＣ２０１をマスクとして、転写膜１３２の加工を行う。これにより、図３Ｄに示すように、パターンＰ1が転写膜１３２に転写される。次に、転写膜１３２の加工後の後処理を行う。
次に、転写膜１３２をマスクとして、ハードマスク層１３１の加工を行う。これにより、図３Ｅに示すように、転写膜１３２のパターンが、ハードマスク層１３１に転写される。次に、ハードマスク層１３１をマスクとして、ゲート電極層１１３Ｘの加工を行う。これにより、図３Ｆに示すように、ゲート電極層１１３Ｘから、二対のゲート電極１１３が形成される。次に、ゲート電極層１１３Ｘの加工後の後処理を行う。
このように、第１比較例では、本実施形態と同様、二重露光によるゲート加工を行う。しかしながら、第１比較例では、ハードマスクを用いてゲート加工を行うため、工程数が多くなってしまう。
一方、本実施形態では、ハードマスクを用いずにゲート加工を行う。よって、本実施形態では、二重露光によるゲート加工を行うにもかかわらず、工程数が比較的少なくなっている。このように、本実施形態によれば、工程数の増加を抑制することができ、二重露光の採用によるコストの増大を抑制することができる。
図４は、第２比較例の半導体装置１０１の製造方法を示す工程図である。
第２比較例ではまず、図４Ａに示すように、基板１１１上に、ゲート絶縁膜１１２及びゲート電極層１１３Ｘを順に形成する。
次に、図４Ａに示すように、ゲート電極層１１３Ｘ上に、ＭＯＳゲートの加工用の第２のＢＡＲＣ３０１及び第２のレジスト３０２を順に形成する。次に、第２のレジスト３０２の露光及び現像を行い、ＭＯＳゲートの加工用のパターンＰ2を、第２のレジスト３０２に転写する。次に、第２のレジスト３０２又は第２のＢＡＲＣ３０１をマスクとして、ゲート電極層１１３Ｘの加工を行う。これにより、図４Ｂに示すように、ゲート電極層１１３Ｘが帯状に加工される。次に、ゲート電極層１１３Ｘの加工後の後処理を行う。
次に、図４Ｃに示すように、帯状に加工されたゲート電極層１１３Ｘ上に、ゲート突き当て部の加工用の第１のＢＡＲＣ２０１及び第１のレジスト２０２を順に形成する。次に、第１のレジスト２０２の露光及び現像を行い、ゲート突き当て部の加工用のパターンＰ1を、第１のレジスト２０２に転写する。次に、第１のレジスト２０２又は第１のＢＡＲＣ２０１をマスクとして、ゲート電極層１１３Ｘの加工を行う。これにより、図４Ｄに示すように、ゲート電極層１１３Ｘから、二対のゲート電極１１３が形成される。次に、ゲート電極層１１３Ｘの加工後の後処理を行う。
このように、第２比較例では、本実施形態と同様、二重露光によるゲート加工を行う。更には、本実施形態と同様、ハードマスクを用いずにゲート加工を行う。しかしながら、第２比較例では、ＭＯＳゲートの加工後にゲート突き当て部の加工を行うため、以下のような問題がある。
図４では、ゲート電極１１３の側面がＳで示されている。側面Ｓは、図４Ｂ及び図４ＤのＡ−Ａ’断面図に示されている。第２比較例では、ゲート突き当て部の加工前にＭＯＳゲートの加工を行うため、側面Ｓは、図４Ｂの段階で形成される。そのため、第２比較例では、側面Ｓが、図４Ｂの段階における後処理と、図４Ｄの段階における後処理という、２回の後処理を受けることになる。従って、２回の後処理が、ＭＯＳＦＥＴとして用いられるゲート電極１１３、即ち、素子領域にあるゲート電極１１３に、悪影響を与えることが懸念される。
また、第２比較例の２回の後処理は、同じ世代の製品（半導体装置１０１）に、ゲート電極１１３の突き当て加工が必要な製品と、ゲート電極１１３の突き当て加工が必要ない製品がある場合に問題となる。前者のゲート電極１１３の側面Ｓが、後処理を２回受けるのに対し、後者のゲート電極１１３の側面Ｓは、後処理を１回しか受けないため、ゲート電極１１３の特性が、前者と後者とで違ってしまうからである。
一方、本実施形態では、ゲート突き当て部の加工後にＭＯＳゲートの加工を行うため、側面Ｓは、図２Ｄの段階で形成される。そのため、本実施形態では、側面Ｓは、図２Ｄの段階における１回の後処理しか受けないことになる。このように、本実施形態によれば、二重露光の採用による後処理の影響の増大を抑制することができる。
また、本実施形態は、同じ世代の製品（半導体装置１０１）に、ゲート電極１１３の突き当て加工が必要な製品と、ゲート電極１１３の突き当て加工が必要ない製品がある場合にも有効である。いずれのゲート電極１１３の側面Ｓも、後処理を１回しか受けないからである。
ここで、ＭＯＳＦＥＴとして用いられるゲート電極１１３と後処理との関係について説明する。
本実施形態では、図２Ａの工程の前に、図５の平面図に示すように、基板１１１上に素子分離層１４１を形成する。素子分離層１４１は、基板１１１上に素子分離用の溝を形成し、当該溝に素子分離材料を埋め込むことで形成される。素子分離層１４１はここでは、シリコン酸化膜である。図２Ａの工程では、素子分離層１４１が形成された基板１１１上に、ゲート絶縁膜１１２及びゲート電極層１１３Ｘが順に形成される。
本実施形態では、基板１１１上に素子分離層１４１を形成することで、基板１１１上に素子領域Ｘ1と素子分離領域Ｘ2とを形成する。素子領域Ｘ1は、基板１１１の表面に素子分離層１４１が形成されていない領域である。一方、素子分離領域Ｘ2は、基板１１１の表面に素子分離層１４１が形成されている領域である。
本実施形態では、図５に示すように、ゲート突き当て用の穴１２１を、素子分離領域Ｘ2に形成する。これには、ＭＯＳＦＥＴとして用いられるゲート電極１１３、即ち、素子領域Ｘ1にあるゲート電極１１３が、Ｅ1〜Ｅ4のような端部として露出されないという利点がある。本実施形態では、ゲート電極１１３の側面Ｓは、後処理を１回しか受けないが、ゲート電極の端部Ｅ1〜Ｅ4は、後処理を２回受ける。そのため、本実施形態では、ゲート突き当て用の穴１２１を素子分離領域Ｘ2に形成することで、端部への２回の後処理が、ＭＯＳＦＥＴとして用いられるゲート電極１１３に悪影響を与えることを回避している。
なお、図１から図４では、説明の便宜上、素子分離層１４１の記載が省略されていることに留意されたい。
以下、本実施形態と第２比較例との比較を続ける。
第２比較例では、図４Ｃに示すように、帯状に加工されたゲート電極層１１３Ｘ上に、第１のＢＡＲＣ２０１が塗布される。そのため、第２比較例では、ゲート電極層１１３Ｘが十分に第１のＢＡＲＣ２０１に埋まるように、第１のＢＡＲＣ２０１の膜厚を全体的に厚くする必要がある。そのため、第２比較例には、第１のＢＡＲＣ２０１の塗布が困難であるという欠点がある。
一方、本実施形態では、図２Ｃに示すように、ゲート突き当て用の穴１２１が形成されたゲート電極層１１３Ｘ上に、第２のＢＡＲＣ３０１が塗布される。穴１２１の面積は比較的小さいため、本実施形態では、第２のＢＡＲＣ３０１の膜厚を、第２比較例の第１のＢＡＲＣ２０１のように厚くする必要はない。よって、本実施形態では、第２のＢＡＲＣ３０１を比較的容易に塗布することができる。このように、本実施形態によれば、２回目の露光用のＢＡＲＣの塗布が比較的容易になる。
ここで、本実施形態におけるゲート突き当て用の穴１２１について説明する。
図６は、ゲート突き当て用の穴１２１について説明するための平面図である。穴１２１は、図６のように、半円と直線とで構成される楕円状の形状を有している。図６では、穴１２１の長軸方向の長さがαで示され、穴１２１の短軸方向の長さがβで示されている。穴１２１のサイズ、即ち、α及びβの大きさは、デザインルールの縮小により年々小さくなっている。本実施形態では、長さαは４００ｎｍ、長さβは７０ｎｍである。
本実施形態では、上述のように、穴１２１が形成されたゲート電極１１３Ｘ上に、第２のＢＡＲＣ３０１が塗布される。そのため、図７の側方断面図に示すように、第２のＢＡＲＣ３０１には、穴１２１の上部及び周囲に窪みＱが生じる。よって、本実施形態では、第２のＢＡＲＣ３０１の膜厚が、穴１２１の上部及び周囲において薄くなってしまう。穴１２１の周囲の地点で第２のＢＡＲＣ３０１が薄くなると、その地点での露光が適切に行われなくなる可能性がある。
しかしながら、穴１２１のサイズが十分に小さければ、穴１２１の周囲でのＢＡＲＣ膜厚の減少が少なくなり、上記のような露光の不都合を回避できると予想される。一方、穴１２１のサイズは、上述のように、デザインルールの縮小により年々小さくなっている。そこで、本発明者らが鋭意検討を行った結果、α＝４００ｎｍ，β＝７０ｎｍという近年のデザインルールによれば、穴１２１の周囲でのＢＡＲＣ膜厚の減少を十分に抑制でき、上記のような露光の不都合を回避できることが解った。よって、本実施形態では、上記のような露光の不都合を回避しつつ、図１に示す製造方法を実施することができる。
図７では、穴１２１の輪郭線がＢで示され、穴１２１から十分に離れた第２のＢＡＲＣ３０１の平坦部がＺで示されている。図７では更に、輪郭線Ｂ上における第２のＢＡＲＣ３０１の膜厚が、ＴBで示され、第２のＢＡＲＣ３０１の平坦部Ｚの膜厚が、ＴZで示されている。本実施形態では、輪郭線Ｂ上の膜厚ＴBは、平坦部Ｚの膜厚ＴZに対し、０％から２０％薄くなっている（即ち０．８×ＴZ＜ＴB＜ＴZ）。本実施形態では、膜厚ＴBの減少を膜厚ＴZの０％から２０％に抑えることで、上記のような露光の不都合を回避することができる。平坦部Ｚの膜厚ＴZはここでは、８０ｎｍとする。
なお、本発明者らの鋭意検討によれば、上記のような輪郭線Ｂ上の膜厚ＴBは、長さαが４００ｎｍ以下，長さβが７０ｎｍ以下の穴１２１を採用する場合、十分に実現可能である。
図８は、ゲート突き当て用の穴１２１の開口率について説明するための平面図である。穴１２１の開口率は、基板１１１上の所定領域に占める穴１２１の面積の割合として規定される。図８には、Ｒで示す所定領域と、Ｈ1〜Ｈ4で示す４個の穴１２１が示されている。この場合、開口率は、４個の穴Ｈ1〜Ｈ4の合計面積を所定領域Ｒの面積で割ることで算出される。本実施形態では、穴１２１の周囲でのＢＡＲＣ膜厚の減少を抑制すべく、開口率は、５０％以下とすることが望ましい。
図９は、ゲート突き当て用の穴１２１について説明するための平面図である。本実施形態では、図９Ａに示すように、一個の穴１２１から二対のゲート電極１１３を形成する。しかしながら、本実施形態では、図９Ｂに示すように、一個の穴１２１から一対のゲート電極１１３を形成してもよい。また、図９Ｃに示すように、一個の穴１２１から三対以上のゲート電極１１３を形成してもよい。
一個の穴１２１から一対のゲート電極１１３を形成することには、穴１２１のサイズが小さくなるという利点がある。一方、一個の穴１２１から三対以上のゲート電極１１３を形成することには、露光マージンが取りやすいという利点がある。本実施形態では、一個の穴１２１から二対のゲート電極１１３を形成するため、それら両方の利点を享受することができる。
なお、一個の穴１２１から一対のゲート電極１１３を形成する場合には、穴１２１は、図９Ｂに示すように、円状の形状を有していてもよい。
以上、本実施形態と第１及び第２比較例を比較した。以上の説明から、本実施形態は、第１及び第２比較例に比べ、種々の利点を有することが理解される。なお、本実施形態、第１比較例、第２比較例ではそれぞれ、図２Ｄの段階、図３Ｂの段階、図４Ｂの段階において、ゲートのトリミングを行うことが可能である。これにより、露光限界以下のゲート長を実現することができる。
以上のように、本実施形態では、ハードマスクを用いずにゲート加工を行うと共に、ＭＯＳゲートの加工前にゲート突き当て部の加工を行う。これにより、本実施形態では、二重露光を採用する場合の種々の問題を抑制することができる。
例えば、本実施形態では、工程数の増加を抑制することができ、二重露光の採用によるコストの増大を抑制することができる。また、本実施形態では、二重露光の採用による後処理の影響の増大を抑制することができる。また、本実施形態では、二重露光を採用する場合に、２回目の露光用の反射防止膜を比較的容易に形成することができる。
以下、第２実施形態の半導体装置１０１の製造方法を説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図１０は、第２実施形態の半導体装置１０１の製造方法を示す工程図である。図１０には、図１０Ａから図１０Ｅの工程図が示されている。図１０Ａから図１０Ｅの工程図は、当該製造方法の工程順に並んでいる。また、図１０Ａから図１０Ｅには、図１や図２と同様に、（１）で示す平面図と、（２）で示すＡ−Ａ’断面図と、（３）で示すＢ−Ｂ’断面図が示されている。図１０の詳細については、図１１から図１３の説明後に説明する。
第１実施形態では、図５に示すように、ゲート突き当て用の穴１２１が、素子分離領域Ｘ2の内側に形成される。これに対し、第２実施形態では、図１１に示すように、ゲート突き当て用の穴１２１が、素子領域Ｘ1と素子分離領域Ｘ2との境界線上に形成される。図１１では、素子領域Ｘ1と素子分離領域Ｘ2との境界線がＢXで示されている。
図１２は、第２実施形態における問題点について説明するための側方断面図である。図１３は、当該問題点の解決方法について説明するための側方断面図である。
本実施形態の製造方法（図１０）では、図１０Ａ及びＢの工程が、図２Ａ及びＢの工程と同様に行われる。しかしながら、本実施形態では、上述のように、ゲート突き当て用の穴１２１が、素子領域Ｘ1と素子分離領域Ｘ2との境界線ＢX上に形成される。そのため、本実施形態では、図１２Ａに示すように、図１０Ｂの工程により、穴１２１の底部に素子領域Ｘ1と素子分離領域Ｘ2とが露出する。その後、穴１２１の底部には、第２のＢＡＲＣ３０１が形成される。さらに、ＭＯＳゲートの加工時には、穴１２１の底部から第２のＢＡＲＣ３０１が除去される。しかしながら、この際に、図１２Ｂに示すように、穴１２１の底部では、素子領域Ｘ1の基板１１１が削られてしまう可能性がある。このような基板１１１の削れは、デバイスの特性上好ましくないと共に、第２のＢＡＲＣ３０１の膜厚を減少させる原因にもなる。
そこで、本実施形態では、図１３Ａに示すように、第２のＢＡＲＣ３０１を形成する前に、穴１２１が形成されたゲート電極層１１３Ｘ上に、酸化膜１５１を塗布する。次に、酸化膜１５１を、フッ酸によりエッチバックする。これにより、図１３Ｂに示すように、穴１２１に酸化膜１５１が埋め込まれる。その後、本実施形態では、酸化膜１５１が埋め込まれたゲート電極層１１３Ｘ上に、第２のＢＡＲＣ３０１を形成する。これにより、本実施形態では、図１２Ｂに示すような基板１１１の削れを回避することができる。
なお、酸化膜１５１はここでは、ＳＯＧ（Spin On Glass）と呼ばれるシリコン酸化膜である。但し、酸化膜１５１は、その他の塗布系の酸化膜でも構わない。また、穴１２１に埋め込まれる酸化膜１５１の膜厚は、酸化膜１５１の上面の高さが、ゲート電極層１１３Ｘの上面の高さ以下であれば、どのような膜厚であっても構わない。
以下、本実施形態の製造方法（図１０）について説明する。
まず、図１０Ａ及びＢの工程を、図２Ａ及びＢの工程と同様に行う。これにより、ゲート電極層１１３Ｘに穴１２１が形成される。次に、図１０Ｃのように、穴１２１が形成されたゲート電極層１１３Ｘ上に酸化膜１５１を塗布して、穴１２１に酸化膜１５１を埋め込む。次に、図１０Ｄ及びＥの工程を、図２Ｃ及びＤの工程と同様に行う。これにより、図１に示すゲート構造が実現される。
なお、図１０では、説明の便宜上、素子分離層１４１の記載が省略されていることに留意されたい。
以上のように、本実施形態によれば、ゲート突き当て用の穴１２１が、素子領域と素子分離領域との境界線上に形成される場合において、穴１２１の底部の基板１１１が削られてしまうのを防止することができる。
本実施形態は例えば、図９Ｃのように、一個の穴１２１から三対以上のゲート電極１１３を形成する場合に有効である。この場合、穴１２１のサイズが大きくなるため、素子領域にかぶらないように穴１２１を形成するのは困難であることが多い。そこで、この場合には、本実施形態の製造方法を採用すれば、上記のような基板１１１の削れを回避しながら、素子領域にかぶる穴１２１を形成することができる。
本実施形態は例えば、以下のような回路構成を有する半導体装置１０１を製造する際に利用可能である。半導体装置１０１の第１の構成例を図１４の平面図に示し、第２の構成例を図１５の平面図に示す。
図１４は、ＳＲＡＭの回路パターンに相当する。図１４では、基板１１１上に、帯状の素子領域Ｘ1A，Ｘ1Bと、素子分離領域Ｘ2Aに囲まれた島状の素子領域Ｘ1C，Ｘ1Dとが存在する。そして、図１４では、Ｈ1，Ｈ2で示す穴１２１により、四対のゲート電極１１３を形成する。この際、図１４では、Ｈ1，Ｈ2で示す穴１２１が、島状の素子領域Ｘ1C，Ｘ1Dに重なってしまう。よって、この場合には、第２実施形態の製造方法を採用するのが適している。
図１５は、コンタクトパターンに相当する。図１５では、基板１１１上に、素子分離領域Ｘ2Bに隣接した素子領域Ｘ1E，Ｘ1Fが存在する。図１５では更に、コンタクトプラグを形成する位置がＣで示されている。そして、図１５では、Ｈで示す穴１２１により、Ｇで示すゲート電極層１１３Ｘから、一対のゲート電極１１３を形成する。この際、図１５では、Ｈで示す穴１２１が、素子領域Ｘ1Eに重なってしまう。よって、この場合には、第２実施形態の製造方法を採用するのが適している。
以上のように、本実施形態では、第１実施形態と同様に、ハードマスクを用いずにゲート加工を行うと共に、ＭＯＳゲートの加工前にゲート突き当て部の加工を行う。これにより、本実施形態では、第１実施形態と同様に、二重露光を採用する場合の種々の問題を抑制することができる。
また、本実施形態では、ゲート突き当て部の加工とＭＯＳゲートの加工との間に、ゲート突き当て用の穴に酸化膜を埋め込む。これにより、本実施形態では、ゲート突き当て用の穴が、素子領域と素子分離領域との境界線上に形成される場合において、穴の底部の基板が削られてしまうのを防止することができる。
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
第１実施形態の半導体装置の製造方法を説明するための平面図及び側方断面図である。 第１実施形態の半導体装置の製造方法を示す工程図である。 第１比較例の半導体装置の製造方法を示す工程図である。 第２比較例の半導体装置の製造方法を示す工程図である。 素子分離層について説明するための平面図である。 ゲート突き当て用の穴について説明するための平面図である。 第２のＢＡＲＣの窪みについて説明するための側方断面図である。 ゲート突き当て用の穴の開口率について説明するための平面図である。 ゲート突き当て用の穴について説明するための平面図である。 第２実施形態の半導体装置の製造方法を示す工程図である。 素子領域と素子分離領域との境界線について説明するための平面図である。 第２実施形態における問題点について説明するための側方断面図である。 第２実施形態における問題点の解決方法について説明するための側方断面図である。 第２実施形態の半導体装置の第１の構成例を示す平面図である。 第２実施形態の半導体装置の第２の構成例を示す平面図である。
符号の説明
１０１ 半導体装置
１１１ 基板
１１２ ゲート絶縁膜
１１３ ゲート電極
１２１ 穴
１３１ ハードマスク層
１３２ 転写膜
１４１ 素子分離層
１５１ 酸化膜
２０１ 第１のＢＡＲＣ
２０２ 第１のレジスト
３０１ 第２のＢＡＲＣ
３０２ 第２のレジスト

Claims (5)

  1. 端部同士が隙間を挟んで対向する少なくとも一対のゲート電極を形成する、半導体装置の製造方法であって、
    基板上に、ゲート絶縁膜とゲート電極層とを順に形成し、
    前記ゲート電極層上に、第１の反射防止膜と第１のレジストとを順に形成し、
    前記第１のレジストを露光及び現像し、
    前記第１のレジスト又は前記第１の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層を、前記隙間が形成される領域から除去して、前記ゲート電極層に穴を形成し、
    前記穴が形成された前記ゲート電極層上に、第２の反射防止膜と第２のレジストとを順に形成し、
    前記第２のレジストを露光及び現像し、
    前記第２のレジスト又は前記第２の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層から、前記端部同士が前記隙間を挟んで対向する前記少なくとも一対のゲート電極を形成する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記基板上に素子分離層を形成することで、前記基板上に素子領域と素子分離領域とを形成し、
    前記素子分離層が形成された前記基板上に、前記ゲート絶縁膜と前記ゲート電極層とを順に形成し、
    前記穴を、前記素子分離領域に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の反射防止膜の膜厚は、前記穴の輪郭線上における膜厚が、前記第２の反射防止膜の平坦部の膜厚に対し、０％から２０％薄いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 端部同士が隙間を挟んで対向する少なくとも一対のゲート電極を形成する、半導体装置の製造方法であって、
    基板上に、ゲート絶縁膜とゲート電極層とを順に形成し、
    前記ゲート電極層上に、第１の反射防止膜と第１のレジストとを順に形成し、
    前記第１のレジストを露光及び現像し、
    前記第１のレジスト又は前記第１の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層を、前記隙間が形成される領域から除去して、前記ゲート電極層に穴を形成し、
    前記穴が形成された前記ゲート電極層上に酸化膜を塗布して、前記穴に前記酸化膜を埋め込み、
    前記酸化膜が埋め込まれた前記ゲート電極層上に、第２の反射防止膜と第２のレジストとを順に形成し、
    前記第２のレジストを露光及び現像し、
    前記第２のレジスト又は前記第２の反射防止膜をマスクとして、前記ゲート電極層を加工することにより、前記ゲート電極層から、前記端部同士が前記隙間を挟んで対向する前記少なくとも一対のゲート電極を形成する、
    ことを特徴とする半導体装置の製造方法。
  5. 前記基板上に素子分離層を形成することで、前記基板上に素子領域と素子分離領域とを形成し、
    前記素子分離層が形成された前記基板上に、前記ゲート絶縁膜と前記ゲート電極層とを順に形成し、
    前記穴を、前記素子領域と前記素子分離領域との境界線上に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
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