JP2012199362A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Abstract

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
【選択図】図６

Description

本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるゲート電極等の加工技術に適用して有効な技術に関する。
日本特開２００２−１７５９８１号公報（特許文献１）または、これに対応する米国特許公開２００２−５９５５７号公報（特許文献２）には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のゲート電極等のパターニングにおいて、パターンコーナ部のラウンディング（Ｒｏｕｎｄｉｎｇ）を回避するために、ハードマスク膜に対して、レジスト膜のパターニング、そのレジスト膜によるハードマスク膜パターニング、レジスト膜の除去の工程を２度繰り返して、コーナ部がラウンド（Ｒｏｕｎｄ）しないハードマスク膜パターンを得る技術が開示されている。
日本特開２００８−９１８２４号公報（特許文献３）または、これに対応する米国特許第７４６２５６６号公報（特許文献４）には、ゲート電極等のパターニングにおいて、最初にハードマスクをライン＆スペースパターンを有する第１のレジスト膜でパターニングし、そのレジスト膜を除去した後、第２のレジスト膜に微細パターンを焼き付けて、この新たなレジスト膜を用いて、ハードマスクを加工する技術が開示されている。
日本特開２０１０−１１８５９９号公報（特許文献５）には、ゲート電極等のパターニングにおいて、最初に第１のレジスト膜を用いて、阻止分離領域上にあるゲート突き当て部分の分離のための対象膜のエッチングを実行し、レジスト除去後、ライン＆スペースパターンを有する第２のレジスト膜を用いて、対象膜のエッチングを行う技術が開示されている。
特開２００２−１７５９８１号公報 米国特許公開２００２−５９５５７号公報 特開２００８−９１８２４号公報 米国特許第７４６２５６６号公報 特開２０１０−１１８５９９号公報
パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦ（波長１９３ｎｍ）による単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ライン＆スペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するので、前記第２のレジスト膜を形成したときのレジスト上面の平坦性を向上させることができる。
本願のパート１の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域エッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極膜エッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域エッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図５のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極膜エッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等加工のためのシュリンク工程完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング工程完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用レジスト膜塗布完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図１７と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図２２と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。 本願のパート１の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。 本願のパート２の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用ハードマスクライン＆スペースエッチング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用ハードマスクライン＆スペースエッチング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極ライン＆スペースパターニング用多層レジスト膜形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜トリミング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用ハードマスクのライン＆スペースパターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用中層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用下層レジスト膜パターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜開口シュリンク完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域のハードマスクへのパターニング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜除去完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図５３と同じ、すなわち、ゲート電極膜等のエッチング完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｐチャネル側サイドウォール形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｐチャネル側ソースドレイン領域リセス形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｐチャネル側ソースドレイン領域埋め込み選択エピタキシ成長完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｎチャネル側サイドウォール形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｎチャネル側サイドウォール形成用レジスト膜除去完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（窒化シリコン膜エッチストップ用基板表面酸化膜形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ハードマスク除去完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。 本願のパート２の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。 本願のパート３の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７０のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート又はダミーゲート電極間切断領域加工用ハードマスクエッチング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域加工用ハードマスクエッチング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ダミーゲート電極パターニング用レジスト膜パターニング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ダミーゲート電極パターニング用レジスト膜パターニング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ダミーゲート電極膜エッチング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７６のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ダミーゲート電極膜エッチング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜形成完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極膜等加工のためのシュリンク工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート加工用ハードマスク膜の１次エッチング工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極２次パターニング用レジスト膜塗布完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図８５と同じ、すなわち、ゲート電極２次パターニング用レジスト膜塗布完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極２次パターニング用多層レジスト膜の上層膜の現像完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート加工用ハードマスク膜の１次エッチング工程完了＆多層レジスト膜の下層膜等の除去完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極パターニング完了＆同多層レジスト膜の下層膜の除去完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図９０と同じ、すなわち、ダミーゲート電極パターニング完了＆同多層レジスト膜の下層膜の除去完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ダミーゲート電極除去前表面平坦化工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ダミーゲート電極除去工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＮＭＩＳ仕事関数金属膜成膜工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＮＭＩＳ仕事関数金属膜除去用レジスト膜パターニング工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＮＭＩＳ仕事関数金属膜パターニング工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＰＭＩＳ仕事関数金属膜成膜＆ゲート電極埋め込み溝充填金属膜成膜工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（仕事関数メタルＣＭＰ工程完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。 本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態（主にパート１に関する）について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｄ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｅ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜を除去する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１の主面上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｈ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｉ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｊ）前記工程（ｉ）の後、前記第２のレジスト膜を除去する工程。
２．前記１項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｇ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ゲート積層膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｈ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
次に、本願において開示される発明のその他の実施の形態（主にパート２に関する）について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、ゲート加工用ハードマスク膜を形成する工程；
（ｄ）前記ゲート加工用ハードマスク膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｅ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｆ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程；
（ｇ）前記工程（ｆ）の後、前記第１のレジスト膜を除去する工程；
（ｈ）前記工程（ｃ）の後、前記ゲート加工用ハードマスク膜上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｉ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｊ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程；
（ｋ）前記工程（ｊ）の後、前記第２のレジスト膜を除去する工程；
（ｌ）前記工程（ｇ）および（ｋ）の後、パターニングされた前記ゲート加工用ハードマスク膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｍ）前記工程（ｍ）の後、前記ゲート加工用ハードマスク膜を除去する工程。
２．前記１項の半導体集積回路装置の製造方法において、前記工程（ｈ）は、前記工程（ｄ）よりも、先に実行される。
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｈ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート加工用ハードマスク膜に対する異方性ドライエッチングを実行する工程。
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ゲート加工用ハードマスク膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）および（ｉ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を有する：
（ｎ）前記工程（ｌ）の後であって前記工程（ｍ）の前に、前記半導体ウエハの前記第１の主面に対して、選択エピタキシャル層を成長させる工程。
１２．前記１１項の半導体集積回路装置の製造方法において、前記選択エピタキシャル層は、ＳｉＧｅ系エピタキシャル層である。
次に、本願において開示される発明の更にその他の実施の形態（主にパート３に関する）について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のダミーゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、ダミーゲート加工用ハードマスク膜を形成する工程；
（ｄ）前記ダミーゲート加工用ハードマスク膜上に、前記メモリ領域におけるダミーゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｅ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｆ）パターニングされた前記第１のレジスト膜がある状態で、前記ダミーゲート加工用ハードマスク膜に対するエッチングを実行する工程；
（ｇ）前記工程（ｆ）の後、前記第１のレジスト膜を除去する工程；
（ｈ）前記工程（ｃ）の後、前記ダミーゲート加工用ハードマスク膜上に、前記メモリ領域における前記ダミーゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｉ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｊ）パターニングされた前記第２のレジスト膜がある状態で、前記ダミーゲート加工用ハードマスク膜に対するエッチングを実行する工程；
（ｋ）前記工程（ｊ）の後、前記第２のレジスト膜を除去する工程；
（ｌ）前記工程（ｇ）および（ｋ）の後、パターニングされた前記ダミーゲート加工用ハードマスク膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｍ）前記工程（ｌ）の後、前記ダミーゲート加工用ハードマスク膜を除去する工程。
２．前記１項の半導体集積回路装置の製造方法において、前記工程（ｈ）は、前記工程（ｄ）よりも、後に実行される。
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｈ）の前記第２のレジスト膜は、前記非メモリ領域におけるダミーゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ダミーゲート加工用ハードマスク膜に対する異方性ドライエッチングを実行する工程。
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ダミーゲート加工用ハードマスク膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）および（ｉ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を有する：
（ｎ）前記工程（ｌ）の後であって前記工程（ｍ）の前に、前記半導体ウエハの前記第１の主面に対して、選択エピタキシャル層を成長させる工程。
１２．前記１１項の半導体集積回路装置の製造方法において、前記選択エピタキシャル層は、ＳｉＧｅ系エピタキシャル層である。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（Ｓｔｒｅｓｓｏｒ Ｆｉｌｍ）としても使用される。
同様に、本願において、「シリサイド」または「シリサイド層」というときは、通常、ニッケルシリサイドやニッケル白金シリサイドを指すが、ニッケルモノシリサイドを主要な構成要素の一つとする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイド、ニッケル白金シリサイド等に限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
〔実施の形態の詳細〕
実施の形態について更に詳述する。以下、実施の形態の詳細については、複数のパートに分けて説明する。特に断らない限り、引用する「セクション」、「実施の形態」等は、原則として同一のパートに属するもの指す。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
《パート１：主にゲートファースト＆ノンハードマスクプロセスに関する部分》
０．パート１の概要：
パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦ（波長１９３ｎｍ）による単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ライン＆スペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本パートの一つの発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するので、前記第２のレジスト膜を形成したときのレジスト上面の平坦性を向上させることができる。
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等の説明（主に図１）
なお、以下では本願の対称デバイスの一例として、ＳＯＣチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、２８ｎｍテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
図１は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明する。
図１に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ３が設けられている。
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部４には、多数のボンディングパッド５が設けられており、内部領域にはメモリ領域６および非メモリ領域７が設けられている。ここで、メモリ領域６としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。なお、「メモリ領域」とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域７に属する。従って、非メモリ領域７には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明（主に図２から図５、および図６から図９）
ここでは、セクション１のＳＲＡＭ混載ロジックチップの説明を受けて、メモリ領域６および非メモリ領域７（図１）におけるゲート電極等のパターニング（ダブルパターニングプロセス）について説明する。
図２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域エッチング完了時）である。図４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極膜エッチング完了時）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域エッチング完了時）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図５のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極膜エッチング完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。
まず、ゲート電極膜加工前のウエハ１を準備する（図２及び図６を参照）。これは、たとえば、以下のように行う。たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａ（裏面１bの反対の主面）に、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。ここで、「Ｈｉｇｈ−ｋゲート絶縁膜」とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜（酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜）よりも誘電率の高いゲート絶縁膜をいう。
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜等のゲート電極膜の下層膜１４ｂを成膜する。
次に、窒化チタン膜１４ｂ上のほぼ全面に、たとえば、ゲート電極膜の上層膜としてポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜等の炭素系下層非感光性膜１１ｃ（下層膜）、Ｓｉ−ＢＡＲＣ（Ｓｉｌｉｃｏｎ−Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等のシリコン系中間層非感光性膜１１ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）等から構成されている。Ｓｉ−ＢＡＲＣ膜は、シリコンを主要な成分の一つとして含む（シリコン含有量は、たとえば、１５重量％から４５重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤによる反射防止膜である。また、ＳＯＣ膜は、炭素を主要な成分の一つとして含む（炭素含有量は、たとえば、８０重量％から９０重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤ（ＣＶＤ系の炭素系膜は、アモルファスカーボンと呼ばれる）による下地膜（シリコン系の部材に対してエッチング選択性を持つ膜）である。
次に、図２及び図６に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、レジスト膜開口１２の幅（短い方の辺の長さに等価）は、たとえば６０から７０ｎｍ程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、２０から２５ｎｍ程度とする。
続いて、多層レジスト膜１１のＡｒＦ化学増幅型レジスト膜１１ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１１ｂ（中間層膜）、ＳＯＣ膜１１ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
次に、図３及び図７に示すように、パターニングされた隣接ゲート電極間切断領域パターニング用レジスト膜１１をマスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、隣接ゲート電極間切断領域１２を開口する。
次に、図４及び図８に示すように、先と同様に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）、Ｓｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）等から構成されている。ここでも、先と同様に、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａの幅は、パターニング当初、４５ｎｍ程度であるが、以下に説明するトリミング処理によって、３０ｎｍ程度とする。なお、このステップにおける炭素系の下層膜は、平坦化の観点から、ＳＯＣ膜等の塗布系の平坦化膜が好適である。
続いて、多層レジスト膜１５のＡｒＦ化学増幅型レジスト膜１５ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（中間層膜）、ＳＯＣ膜１５ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
次に、図５及び図９に示すように、パターニングされたゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）マスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、ゲート電極１４を形成する。
以上の工程の中で、素子分離領域９の上面には、エッチングによるリセス部１７が形成される。
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明（主に図１０から図１７、および図１８から図２２）
図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等加工のためのシュリンク工程完了時）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング工程完了時）である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用レジスト膜塗布完了時）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図１７と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時）である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。
図１０に示すように、たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａに、たとえばＳＴＩ等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。Ｈｉｇｈ−ｋゲート絶縁膜１６としては、たとえば、厚さ０．７から１．５ｎｍ程度の酸化ハフニウム系絶縁膜を例示することができる。
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜（たとえば厚さ１０ｎｍ程度）等のゲート電極膜の下層膜１４ｂを成膜する。
次に、窒化チタン膜１４ｂ上のほぼ全面に、ゲート電極膜の上層膜として、たとえば厚さ５０ｎｍ程度のポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜１４ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１１ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。なお、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるアモルファスカーボン膜等でもよい。続いて、ＳＯＣ膜１１ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜（たとえば厚さ１０から１００ｎｍ程度）等のシリコン系中間層非感光性膜１１ｂ（中間層膜）を塗布等により形成する。続いて、Ｓｉ−ＢＡＲＣ膜１１ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
次に、図１１に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
次に、図１２に示すように、パターニングされたＡｒＦ化学増幅型レジスト膜１１ａをマスクとして、たとえばフルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）系ガス（たとえばＣＦ４等）を用いたドライエッチングにより、ＡｒＦ化学増幅型レジスト膜１１ａのパターンをＳｉ−ＢＡＲＣ膜１１ｂに転写する。
次に、図１３に示すように、パターニングされたＳｉ−ＢＡＲＣ膜１１ｂをマスクとして、たとえば酸素系ガス（たとえばＯ２等）を用いたドライエッチングにより、Ｓｉ−ＢＡＲＣ膜１１ｂのパターンをＳＯＣ膜１１ｃに転写する。このとき、同時に、残存していたＡｒＦ化学増幅型レジスト膜１１ａが除去される。
次に、図１４に示すように、ウエハ１を、たとえば、ゲート電極１４をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理（シュリンク処理）を実行する（一種のドライエッチング処理であり、ポリシリコン膜１４ａの上面は若干エッチングされる）。すなわち、レジスト膜開口１２の側壁にシュリンク用側壁１８を形成する。シュリンク処理条件としては、ガス雰囲気：たとえばＣＨＦ３（１００から３００ｓｃｃｍ）/Ｏ２（１０から５０ｓｃｃｍ）、ＲＦ電力：たとえば５００から１０００ワット程度、ウエハバイアス：１００から３００ボルト、ウエハステージ温度：摂氏１０から５０度程度を例示することができる
次に、図１５に示すように、パターニングされたＳＯＣ膜１１ｃをマスクとして、ドライエッチングにより、ポリシリコン膜１４ａ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＨＢｒ等）、窒化チタン膜１４ｂ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、Ｃｌ２/ＨＢｒ等）、ゲート絶縁膜１６（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＢＣｌ３/Ｃｌ２等）に順次、シュリンクされた隣接ゲート電極間切断領域１２を形成する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１１ｂが除去される。
次に、図１６に示すように、ＳＯＣ膜１１ｃおよびシュリンク用側壁１８をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
次に、図１７及び図１８に示すように、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、たとえば、以下のように形成する。すなわち、最初に、ウエハ１のデバイス面１ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。続いて、ＳＯＣ膜１５ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）を塗布等により形成する（たとえば厚さ１０から１００ｎｍ程度）。続いて、Ｓｉ−ＢＡＲＣ膜１５ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
次に、図１９に示すように、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
次に、図２０に示すように、パターニングされたレジスト膜パターン１５ａに対して、トリミング（Ｔｒｉｍｍｉｎｇ）処理を施すことにより、最終的なレジスト膜パターン１５ａの幅を元のレジスト膜の幅１９よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Ｃｌ２/Ｏ２系ガスを例示することができる。
次に、図２１に示すように、トリミングされたレジスト膜パターン１５ａを先と同様に、順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（エッチング雰囲気は、たとえばＣＦ４系ガス雰囲気）、ＳＯＣ膜１５ｃ（エッチング雰囲気は、たとえばＯ２系ガス雰囲気）へ転写して、パターニングされたＳＯＣ膜１５ｃをマスクとして、先と同様に、ドライエッチングにより、ポリシリコン膜１４ａ（エッチング雰囲気は、たとえばＳＦ６/ＣＦ４系ガス雰囲気）、窒化チタン膜１４ｂ（エッチング雰囲気は、たとえばＨＢｒ/Ｃｌ２系ガス雰囲気）、ゲート絶縁膜１６（エッチング雰囲気は、たとえばＢＣｌ３/Ｃｌ２系ガス雰囲気）に順次、トリミングされたゲート電極のラインアンドスペースパターンを形成する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１５ｂが除去される。
次に、図２２に示すように、ＳＯＣ膜１５ｃをアッシング処理等およびウエット洗浄により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要説明（主に図２３から図３０）
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図２２と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。図２８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。図２９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。図３０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。
図２３（図９及び図２２と同じプロセスステップ）に基づいて、ゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域Ｒ３ｐおよび非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域Ｒ３ｎに対応する部分を説明する。図２３に示すように、ウエハ１のＰ型単結晶シリコン基板部の上半部に、Ｎウエル領域１ｎおよびＰウエル領域１ｐが設けられている。
次に、図２４に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、オフセットスペーサ窒化シリコン膜２１（たとえば厚さ２から７ｎｍ程度）を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜２１をエッチバックして、オフセットスペーサ２１を形成する。
続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型エクステンション領域２２ｐ（イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）およびＮ型エクステンション領域２２n（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）を導入する。
次に、図２５に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール酸化シリコン膜２３ａ（たとえば厚さ５から１０ｎｍ程度）を成膜する。続いて、サイドウォール酸化シリコン膜２３ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール窒化シリコン膜２３ｂ（たとえば厚さ２０から３０ｎｍ程度）を成膜する。
次に、図２６に示すように、異方性ドライエッチングによって、サイドウォール酸化シリコン膜２３ａおよびサイドウォール窒化シリコン膜２３ｂをエッチバックして、酸化シリコン膜サイドウォール２３ａおよび窒化シリコン膜サイドウォール２３ｂを形成する。続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型高濃度ソースドレイン領域２４ｐ（イオン注入条件としては、たとえば、イオン種：Ｂ、打ち込みエネルギー：０．５ＫｅＶから２０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２）およびＮ型高濃度ソースドレイン領域２４ｎ（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：２ＫｅＶから４０ＫｅＶ、ドーズ量：８ｘ１０１４/ｃｍ２から４ｘ１０１５/ｃｍ２；イオン種：Ｐ、打ち込みエネルギー：１０ＫｅＶから８０ＫｅＶ、ドーズ量：１ｘ１０１３/ｃｍ２から８ｘ１０１３/ｃｍ２）を導入する。
次に、図２７に示すように、サリサイド（Ｓａｌｉｃｉｄｅ）プロセスによって、ゲート電極上及びソースドレイン領域の表面領域に、たとえば、ニッケル白金シリサイド層等のシリサイド層２５を形成する。
次に、図２８に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル下層絶縁膜２６ａとして、窒化シリコン膜（たとえば厚さ２０から３０ｎｍ程度）を成膜する。続いて、窒化シリコン膜２６ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル上層絶縁膜２６ｂとして、酸化シリコン膜（たとえば厚さ１５０から２４０ｎｍ程度）を成膜する。
次に、図２９に示すように、酸化シリコン膜２６ｂ上のほぼ全面に、コンタクトホール形成用レジスト膜２７を塗布等で形成する。続いて、通常のリソグラフィにより（たとえば、ＡｒＦリソグラフィ）、レジスト膜２７をパターニングする。パターニングされたレジスト膜２７をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜２６ｂおよび窒化シリコン膜２６ａのコンタクトホール２８を開口する。その後、不要になったレジスト膜２７をアッシング等により除去する。
次に、図３０に示すように、コンタクトホール２８内にタングステンプラグ２９を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式（埋め込み配線方式）またはアルミニウム系通常配線方式（非埋め込み配線方式）によって形成する。
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等の説明（主に図３１および図３２）
ここでは、６トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。
図３１は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。図３２は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等を説明する。
図３１に示すように、ＳＲＡＭメモリセルＭＣには、相互に直行して走るワードラインＷＬおよび一対のビット線ＢＬ，ＢＬＢが設けられており、それらの交点の近傍には、Ｎ型記憶用トランジスタＱ１，Ｑ２、Ｐ型記憶用トランジスタＱ３，Ｑ４、読み出し用トランジスタＱ５，Ｑ６、および、これらに電源を供給する電源供給ラインＶｄｄ、基準電圧ラインＶｓｓ等が配置されている。
図３１のＳＲＡＭメモリセルＭＣを実際のレイアウトの中で示すと、図３２のようになる。図３２に示すように、縦に走る多数のゲート電極１４が、規則的に隣接ゲート電極間切断領域１２によって、切断されているのがわかる。多数のコンタクト部２８，３０の内、横長で示したものは、シェアードコンタクト部３０である。ここで、Ｎチャネルデバイスのアクティブ領域８ｎのコンタクト部２８と、Ｐチャネルデバイスのアクティブ領域８ｐのシェアードコンタクト部３０の間を相互接続メタル配線ＩＣで連結している。
６．本願の前記一実施の形態の半導体集積回路装置の製造方法に関する補足的説明並びに考察等
セクション５に示したようなＳＲＡＭ幅広セルにおいては、隣り合うゲート間の長手方向の間隔部、すなわち、隣接ゲート電極間切断領域１２（図２参照）を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、２８ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ）または、それ以降の世代においては、解像限界以下であるため、ゲート電極のパターニングを１回の光リソグラフィ（たとえば、波長１９３ｎｍの露光光および液浸縮小投影露光装置を用いたＡｒＦリソグラフィ）で実行することは不可能である。また、２８ｎｍテクノロジノードまたは、それ以降の世代においては、ゲート積層構造（Ｇａｔｅ ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）がＨｉｇｈ−ｋゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため（４５ｎｍテクノロジノードまたは、それ以降の世代）、多層レジストプロセスに固有の問題も存在する。
解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセス（Ｍｕｌｔｉｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｐｒｏｃｅｓｓ）を採用している。しかし、単純に、ゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を先行し、続いて、隣接ゲート電極間切断領域１２（図２参照）をパターニング（２度目のリソグラフィ）する方法（「Ｌ＆Ｓファースト方式」という）では、２度目のリソグラフィにおけるレジスト膜が、メモリ領域６（パターン高密度領域）および非メモリ領域７（パターン低密度領域）の間で平坦性を確保できないという問題がある（図１参照）。具体的には、ＳＯＣ膜等の下層膜１５ｃ（図８参照）によるグローバルな平坦化が困難である。
そこで、セクション２から４に示した例では、先に、隣接ゲート電極間切断領域１２（図２参照）をパターニング（１度目のリソグラフィ）し、次に、ゲート電極のラインアンドスペースパターンのパターニング（２度目のリソグラフィ）を実行している（「Ｌ＆Ｓラスト方式」という）。このようにすると、隣接ゲート電極間切断領域１２（図２参照）のパターン密度は、一般に低密度となっているので、非メモリ領域７（パターン低密度領域）との間で、パターン密度のアンバランスが生じない。
また、隣接ゲート電極間切断領域１２（図２参照）のパターニングにおいて、シュリンク処理（隣接ゲート電極間切断領域１２に対応するレジスト開口の面積を縮小する処理）を伴う場合には、Ｌ＆Ｓファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、Ｌ＆Ｓラスト方式では、下地が平坦であるため、シュリンク形状が安定する。
さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、Ｌ＆Ｓラスト方式に加えて、隣接ゲート電極間切断領域１２（図２参照）が素子分離領域９の内部に含まれるようにレイアウトすることが有効である（「ゲート端部素子分離領域内レイアウト方式」という）。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすい。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域９（図２参照）上となるので、デバイス特性への影響を少なくすることができる。
なお、Ｌ＆Ｓラスト方式では、非メモリ領域７のゲート電極のパターニングをメモリ領域６のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによって（シュリンク処理の有無に係らず）、メモリ領域６および非メモリ領域７のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。
なお、セクション２から４まで等に説明したプロセスでは、基本的に（たとえばＳｉＮ膜等の）ハードマスクを使用しないので、後にハードマスクを除去する必要がないので、全体のプロセスを簡素化することができる。
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式におけるダミーゲートプロセス（Ｄｕｍｍｙ Ｇａｔｅ Ｐｒｏｃｅｓｓ）にも適用できることは言うまでもない。
また、前記実施の形態では、主にハードマスク（Ｈａｒｄ Ｍａｓｋ）を使用しない方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート電極間切断領域のパターニング（Ｐａｔｔｅｒｎｉｎｇ）およびゲート電極のラインアンドスペースパターン（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ Ｐａｔｔｅｒｎ）のパターニングの一方又は両方にハードマスクを使用してもよいことは、言うまでもない。
更に、前記実施の形態では、主にソースドレインに通常のシリコン系（シリコン系合金ではない）部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、ソースドレインにシリコン系合金（ＳｉＧｅ，ＳｉＣ等）を使用したものにも適用できることは言うまでもない。
《パート２：主にゲートファースト＆ハードマスクプロセスに関する部分》
０．パート２の概要：
パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦ（波長１９３ｎｍ）による単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ライン＆スペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本パートの一つの発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、ハードマスクに対して、２枚のレジスト膜を用いて、ライン＆スペースパターンおよび隣接ゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ゲート積層膜のエッチングを実行するものである。
本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、ハードマスクに対して、２枚のレジスト膜を用いて、ライン＆スペースパターンおよび隣接ゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ゲート積層膜のエッチングを実行するので、酸化処理や繰り返される薬液処理によるゲート積層膜側面の損傷を防止することができる。
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等の説明（主に図３３）
図３３は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明する。
図３３に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ３が設けられている。なお、ウエハ１のデバイス主面１ａの面方位は、たとえば（１００）面（これと等価な面を含む）であり、ノッチ３方向の結晶方位は、たとえば〈１１０〉方位である。なお、各ＭＩＳＦＥＴのチャネル方向ＣＤ１，ＣＤ２すなわち、チャネル長方向（ソースからドレインへ、またはドレインからソースの方向、すなわち、〈１１０〉と等価な方向である）は、特にそうでない旨、明示しない場合には、矢印の方向である。また、方位又は結晶面は、実質的な意味であり、当該方位（又は結晶面）自体のみでなく、その周辺で若干ずらせたものも含む（たとえば、前後に７度程度以内）。
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部４には、多数のボンディングパッド５が設けられており、内部領域にはメモリ領域６および非メモリ領域７が設けられている。ここで、メモリ領域６としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。なお、「メモリ領域」とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域７に属する。従って、非メモリ領域７には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明（主に図３４から図４１）
ここでは、セクション１のＳＲＡＭ混載ロジックチップの説明を受けて、メモリ領域６および非メモリ領域７（図３３）におけるゲート電極等のパターニング（ダブルパターニングプロセス）について説明する。
図３４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜パターニング完了時）である。図３５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜パターニング完了時）である。図３６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用ハードマスクライン＆スペースエッチング完了時）である。図３７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用ハードマスクライン＆スペースエッチング完了時）である。図３８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時）である。図３９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時）である。図４０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図３３のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング完了時）である。図４１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。
まず、ゲート電極膜加工前のウエハ１を準備する（図３４及び図３５を参照）。これは、たとえば、以下のように行う。たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａ（裏面１bの反対の主面）に、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。ここで、「Ｈｉｇｈ−ｋゲート絶縁膜」とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜（酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜）よりも誘電率の高いゲート絶縁膜をいう。
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜等のゲート電極膜１４の下層膜１４ｂを成膜する。
次に、窒化チタン膜１４ｂ上のほぼ全面に、たとえば、ゲート電極膜１４の上層膜としてポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
次に、ポリシリコン膜１４ａ上のほぼ全面に、ゲート加工用ハードマスク膜１０（たとえば、窒化シリコン膜）を、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する。
次に、窒化シリコン膜１０上のほぼ全面に、ゲート電極パターニング用レジスト膜１５（第２のレジスト膜またはゲート電極ライン＆スペースパターニング用レジスト膜）を塗布等により形成する。ゲート電極パターニング用レジスト膜１５は、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜等の炭素系下層非感光性膜１５ｃ（下層膜）、Ｓｉ−ＢＡＲＣ（Ｓｉｌｉｃｏｎ−Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）等から構成されている。Ｓｉ−ＢＡＲＣ膜は、シリコンを主要な成分の一つとして含む（シリコン含有量は、たとえば、１５重量％から４５重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤによる反射防止膜である。また、ＳＯＣ膜は、炭素を主要な成分の一つとして含む（炭素含有量は、たとえば、８０重量％から９０重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤ（ＣＶＤ系の炭素系膜は、アモルファスカーボンと呼ばれる）による下地膜（シリコン系の部材に対してエッチング選択性を持つ膜）である。
次に、図３４及び図３５に示すように、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａの幅は、パターニング当初、４５ｎｍ程度であるが、以下に説明するトリミング処理によって、３０ｎｍ程度とする。なお、このステップにおける炭素系の下層膜は、ＳＯＣ膜等の塗布系の平坦化膜が好適である。
続いて、多層レジスト膜１５のＡｒＦ化学増幅型レジスト膜１５ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（中間層膜）、ＳＯＣ膜１５ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
次に、図３６及び図３７に示すように、パターニングされたゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）マスクとして、ドライエッチングにより、ゲート加工用ハードマスク膜１０（窒化シリコン膜）をパターニングする。その後、残留するゲート電極パターニング用レジスト膜１５をアッシング等により除去する。
次に、図３８及び図３９に示すように、先と同様に、ウエハ１のデバイス面１ａ側のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を、たとえば塗布等により形成する。多層レジスト膜１１は、先と同様に、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜等の炭素系下層非感光性膜１１ｃ（下層膜）、Ｓｉ−ＢＡＲＣ（Ｓｉｌｉｃｏｎ−Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等のシリコン系中間層非感光性膜１１ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）等から構成されている。
次に、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、レジスト膜開口１２の幅（短い方の変の長さに等価）は、たとえば６０から７０ｎｍ程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、２０から２５ｎｍ程度とする。
続いて、多層レジスト膜１１のＡｒＦ化学増幅型レジスト膜１１ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１１ｂ（中間層膜）、ＳＯＣ膜１１ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。その後、残留するゲート電極パターニング用レジスト膜１１をアッシング等により除去する。
次に、図４０及び図４１に示すように、パターニングされたゲート加工用ハードマスク膜１０（窒化シリコン膜）をマスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、ゲート電極１４を形成する。
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明（主に図４２から図４５および図４６から図５３）
図４２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極ライン＆スペースパターニング用多層レジスト膜形成完了時）である。図４３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜パターニング完了時）である。図４４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極ライン＆スペースパターニング用上層レジスト膜トリミング完了時）である。図４５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用ハードマスクのライン＆スペースパターニング完了時）である。図４６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜形成完了時）である。図４７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用上層レジスト膜パターニング完了時）である。図４８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用中層レジスト膜パターニング完了時）である。図４９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用下層レジスト膜パターニング完了時）である。図５０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜開口シュリンク完了時）である。図５１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域のハードマスクへのパターニング完了時）である。図５２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜除去完了時）である。図５３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図３４から図４１のプロセスフローに対応するｙ−ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。
まず、図４２に示すように、たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａに、たとえばＳＴＩ等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。Ｈｉｇｈ−ｋゲート絶縁膜１６としては、たとえば、厚さ０．７から１．５ｎｍ程度の酸化ハフニウム系絶縁膜を例示することができる。
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜（たとえば厚さ１０ｎｍ程度）等のゲート電極膜１４の下層膜１４ｂを成膜する。
次に、窒化チタン膜１４ｂ上のほぼ全面に、ゲート電極膜１４の上層膜として、たとえば厚さ５０ｎｍ程度のポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
次に、ポリシリコン膜１４ａ上のほぼ全面に、ゲート加工用ハードマスク膜１０として、たとえば、ＣＶＤにより、窒化シリコン膜（たとえば、厚さ５０ｎｍ程度）を成膜する。
次に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、たとえば、以下のように形成する。すなわち、最初に、ウエハ１のデバイス面１ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。続いて、ＳＯＣ膜１５ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）を塗布等により形成する（たとえば厚さ１０から１００ｎｍ程度）。続いて、Ｓｉ−ＢＡＲＣ膜１５ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
次に、図４３に示すように、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
次に、図４４に示すように、パターニングされたレジスト膜パターン１５ａに対して、トリミング（Ｔｒｉｍｍｉｎｇ）処理を施すことにより、最終的なレジスト膜パターン１５ａの幅を元のレジスト膜の幅１９よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Ｃｌ２/Ｏ２系ガスを例示することができる。
続いて、トリミングされたレジスト膜パターン１５ａを先と同様に、順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（エッチング雰囲気は、たとえばＣＦ４系ガス雰囲気）、ＳＯＣ膜１５ｃ（エッチング雰囲気は、たとえばＯ２系ガス雰囲気）へ転写する。
次に、図４５に示すように、パターニングされたＳＯＣ膜１５ｃをマスクとして、ドライエッチングにより、ゲート加工用ハードマスク膜１０（窒化シリコン膜）をパターニングする。その後、残留するゲート電極パターニング用レジスト膜１５をアッシング等により除去する。
次に、図４６に示すように、窒化チタン膜１４ｂ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜１４ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１１ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。なお、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるアモルファスカーボン膜等でもよい。続いて、ＳＯＣ膜１１ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜（たとえば厚さ１０から１００ｎｍ程度）等のシリコン系中間層非感光性膜１１ｂ（中間層膜）を塗布等により形成する。続いて、Ｓｉ−ＢＡＲＣ膜１１ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
次に、図４７に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
次に、図４８に示すように、パターニングされたＡｒＦ化学増幅型レジスト膜１１ａをマスクとして、たとえばフルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）系ガス（たとえばＣＦ４等）を用いたドライエッチングにより、ＡｒＦ化学増幅型レジスト膜１１ａのパターンをＳｉ−ＢＡＲＣ膜１１ｂに転写する。
次に、図４９に示すように、パターニングされたＳｉ−ＢＡＲＣ膜１１ｂをマスクとして、たとえば酸素系ガス（たとえばＯ２等）を用いたドライエッチングにより、Ｓｉ−ＢＡＲＣ膜１１ｂのパターンをＳＯＣ膜１１ｃに転写する。このとき、同時に、残存していたＡｒＦ化学増幅型レジスト膜１１ａが除去される。
次に、図５０に示すように、ウエハ１を、たとえば、ゲート電極１４をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理（シュリンク処理）を実行する（一種のドライエッチング処理である）。すなわち、レジスト膜開口１２の側壁にシュリンク用側壁１８を形成する。シュリンク処理条件としては、ガス雰囲気：たとえばＣＨＦ３（１００から３００ｓｃｃｍ）/Ｏ２（１０から５０ｓｃｃｍ）、ＲＦ電力：たとえば５００から１０００ワット程度、ウエハバイアス：１００から３００ボルト、ウエハステージ温度：摂氏１０から５０度程度を例示することができる。
次に、図５１に示すように、パターニングされたＳＯＣ膜１１ｃをマスクとして、ドライエッチング（たとえばＣＨ４，ＣＨＦ３系ガス雰囲気）により、ゲート加工用ハードマスク膜１０をパターニングする。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１１ｂが除去される。
次に、図５２に示すように、ＳＯＣ膜１１ｃおよびシュリンク用側壁１８をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
次に、図５３に示すように、パターニングされたゲート加工用ハードマスク膜１０をマスクとして、ドライエッチングにより、ポリシリコン膜１４ａ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＨＢｒ等）、窒化チタン膜１４ｂ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、Ｃｌ２/ＨＢｒ等）、ゲート絶縁膜１６（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＢＣｌ３/Ｃｌ２等）に順次、ゲート電極１４（図５４参照）を形成する。
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要説明（主に図５４から図６６）
図５４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図５３と同じ、すなわち、ゲート電極膜等のエッチング完了時）である。図５５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。図５６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。図５７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｐチャネル側サイドウォール形成完了時）である。図５８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｐチャネル側ソースドレイン領域リセス形成完了時）である。図５９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｐチャネル側ソースドレイン領域埋め込み選択エピタキシ成長完了時）である。図６０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｎチャネル側サイドウォール形成完了時）である。図６１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（Ｎチャネル側サイドウォール形成用レジスト膜除去完了時）である。図６２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（窒化シリコン膜エッチストップ用基板表面酸化膜形成完了時）である。図６３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ハードマスク除去完了時）である。６４２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。図６５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。図６６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。
図５４（図４１及び図５３と同じプロセスステップ）に基づいて、ゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図３３の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域Ｒ３ｐおよび非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域Ｒ３ｎに対応する部分を説明する。図５４に示すように、ウエハ１のＰ型単結晶シリコン基板部の上半部に、Ｎウエル領域１ｎおよびＰウエル領域１ｐが設けられている。
次に、図５５に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、オフセットスペーサ窒化シリコン膜２１（たとえば厚さ２から７ｎｍ程度）を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜２１をエッチバックして、オフセットスペーサ２１を形成する。
続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型エクステンション領域２２ｐ（イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）およびＮ型エクステンション領域２２n（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）を導入する。
次に、図５６に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール酸化シリコン膜２３ａ（たとえば厚さ５から１０ｎｍ程度）を成膜する。続いて、サイドウォール酸化シリコン膜２３ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール窒化シリコン膜２３ｂ（たとえば厚さ２０から３０ｎｍ程度）を成膜する。
次に、図５７に示すように、Ｎチャネル側をＰチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜３１で被覆した状態で、異方性ドライエッチングにより、Ｐチャネル領域のサイドウォール絶縁膜２３ａ，２３ｂを形成する。その後、Ｐチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜３１を除去する。
次に、図５８に示すように、たとえば、ウエットエッチング（たとえば、アルカリ系シリコンエッチング液）または等方性ドライエッチング（ガス系は、たとえば、Ｏ２/ＣＦ４など）により、Ｐ型高濃度ＳｉＧｅソースドレイン領域２４ｐｅ（図５９参照）となるべき部分にソースドレイン埋め込み用リセス３２を形成する。
次に、図５９に示すように、たとえば、選択エピタキシャル成長により、ソースドレイン埋め込み用リセス３２を、ボロンをドープした（ボロン濃度は、たとえば１ｘ１０１９/ｃｍ３から５ｘ１０２０/ｃｍ３程度）ＳｉＧｅ（Ｇｅ組成は、たとえば２０から４０ａｔｍ％程度）エピタキシャル層すなわちＰ型高濃度ＳｉＧｅソースドレイン領域２４ｐｅで埋め込む（ガス系は、たとえば、ＳｉＨ４，ＳｉＨ２Ｃｌ２，Ｓｉ２Ｈ６等）。これにより、チャネル領域等に、圧縮応力が作用し、ホール移動度を向上させることができる。また、同様に、Ｎチャネル領域のソースドレインにも同様にＮ型不純物をドープしたＳｉＣ（炭素組成は、たとえば１ａｔｍ％程度）エピタキシャル層を導入することにより、チャネル領域等に、引っ張り応力が作用し、電子移動度を向上させることができる。
次に、図６０に示すように、Ｐチャネル側をＮチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜３３で被覆した状態で、異方性ドライエッチングにより、Ｎチャネル領域のサイドウォール絶縁膜２３ａ，２３ｂを形成する。
次に、図６１に示すように、Ｎチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜３３を除去する。
次に、図６２に示すように、熱酸化等により、基板１の表面１ａ側に、薄い酸化シリコン膜、すなわち窒化シリコン膜エッチストップ用基板表面酸化膜３４を形成する。
次に、図６３に示すように、たとえば、熱燐酸等によるウエット処理によって、ゲート加工用ハードマスク膜１０（窒化シリコン膜）等を除去する。
次に、図６４に示すように、サリサイド（Ｓａｌｉｃｉｄｅ）方式により、ニッケル系シリサイド膜２５（たとえば、ＮｉＰｔシリサイドなど）を形成する。続いて、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）およびプリメタル下層絶縁膜２６ａとして、窒化シリコン膜（たとえば厚さ２０から３０ｎｍ程度）を成膜する。続いて、窒化シリコン膜２６ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル上層絶縁膜２６ｂとして、酸化シリコン膜（たとえば厚さ１５０から２４０ｎｍ程度）を成膜する。
次に、図６５に示すように、酸化シリコン膜２６ｂ上のほぼ全面に、コンタクトホール形成用レジスト膜２７を塗布等する。続いて、通常のリソグラフィにより（たとえば、ＡｒＦリソグラフィ）、レジスト膜２７をパターニングする。パターニングされたレジスト膜２７をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜２６ｂおよび窒化シリコン膜２６ａのコンタクトホール２８を開口する。その後、不要になったレジスト膜２７をアッシング等により除去する。
次に、図６６に示すように、コンタクトホール２８内にタングステンプラグ２９を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式（埋め込み配線方式）またはアルミニウム系通常配線方式（非埋め込み配線方式）によって形成する。
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等の説明（主に図６７および図６８）
ここでは、６トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。
図６７は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。図６８は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。
これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等を説明する。
図６７に示すように、ＳＲＡＭメモリセルＭＣには、相互に直行して走るワードラインＷＬおよび一対のビット線ＢＬ，ＢＬＢが設けられており、それらの交点の近傍には、Ｎ型記憶用トランジスタＱ１，Ｑ２、Ｐ型記憶用トランジスタＱ３，Ｑ４、読み出し用トランジスタＱ５，Ｑ６、および、これらに電源を供給する電源供給ラインＶｄｄ、基準電圧ラインＶｓｓ等が配置されている。
図６７のＳＲＡＭメモリセルＭＣを実際のレイアウトの中で示すと、図６８のようになる。図６８に示すように、縦に走る多数のゲート電極１４が、規則的に隣接ゲート電極間切断領域１２によって、切断されているのがわかる。多数のコンタクト部２８，３０の内、横長で示したものは、シェアードコンタクト部３０である。ここで、Ｎチャネルデバイスのアクティブ領域８ｎのコンタクト部２８と、Ｐチャネルデバイスのアクティブ領域８ｐのシェアードコンタクト部３０の間を相互接続メタル配線ＩＣで連結している。
６．本願の前記一実施の形態の半導体集積回路装置の製造方法に関する補足的説明並びに考察等
セクション５に示したようなＳＲＡＭ幅広セルにおいては、隣り合うゲート間の長手方向の間隔部、すなわち、隣接ゲート電極間切断領域１２（図３４参照）を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、２８ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ）または、それ以降の世代においては、解像限界以下であるため、ゲート電極のパターニングを１回の光リソグラフィ（たとえば、波長１９３ｎｍの露光光および液浸縮小投影露光装置を用いたＡｒＦリソグラフィ）で実行することは不可能である。また、２８ｎｍテクノロジノードまたは、それ以降の世代においては、ゲート積層構造（Ｇａｔｅ ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）がＨｉｇｈ−ｋゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため（４５ｎｍテクノロジノードまたは、それ以降の世代）、多層レジストプロセスに固有の問題も存在する。
解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセス（Ｍｕｌｔｉｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｐｒｏｃｅｓｓ）を採用している。しかし、単純に、ゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を先行し、続いて、隣接ゲート電極間切断領域１２（図３４参照）をパターニング（２度目のリソグラフィ）する方法（「Ｌ＆Ｓファースト方式」という）では、２度目のリソグラフィにおけるレジスト膜が、メモリ領域６（パターン高密度領域）および非メモリ領域７（パターン低密度領域）の間で平坦性を確保できないという問題がある（図３３参照）。
そこで、セクション２から４に示した例では、たとえば、先に、ハードマスク１０（図３７参照）に対して、ゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を実行し、次に、ハードマスクに対して、隣接ゲート電極間切断領域１２（図３８参照）をパターニング（２度目のリソグラフィ）し、パターニングされたハードマスクを用いて、下地のゲートスタック構造を加工している（「ハードマスク多重パターニング方式」という）。このようにすると、ハードマスク１０（図３９参照）は、比較的薄いので、２度目の露光の際の平坦性が問題となることがない。なお、前記実施の形態では、露光の順序については、ラインアンドスペースパターンのパターニングを先行するＬ＆Ｓファースト方式を採用したが、隣接ゲート電極間切断領域のパターニングを先行する方法（「Ｌ＆Ｓラスト方式」という）を採用しても良い。
また、隣接ゲート電極間切断領域１２（図３８参照）のパターニングにおいて、シュリンク処理（隣接ゲート電極間切断領域１２に対応するレジスト開口の面積を縮小する処理）を伴う場合には、単純なＬ＆Ｓファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、ハードマスク多重パターニング方式では、下地が比較的平坦であるため、シュリンク形状が安定する。
さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、ハードマスク多重パターニング方式に加えて、隣接ゲート電極間切断領域１２（図３８参照）が素子分離領域９の内部に含まれるようにレイアウトすることが有効である（「ゲート端部素子分離領域内レイアウト方式」という）。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすい（もっとも、ハードマスクを使用する方式では、ハードマスクを使用しない方式に比べて、アッシングやウエット薬液処理を伴うダメージは、相対的に小さい）。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域９（図３８参照）上となるので、デバイス特性への影響を少なくすることができる。
なお、ハードマスク多重パターニング方式（露光の順序に無関係である）では、非メモリ領域７のゲート電極のパターニングをメモリ領域６のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによって（シュリンク処理の有無に係らず）、メモリ領域６および非メモリ領域７のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。
また、ハードマスク多重パターニング方式（露光の順序に無関係である）では、ソースドレイン領域への選択エピタキシ埋め込み方式（図５９参照）とのプロセス整合性も良好である。
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、非メモリ領域７のゲート電極のパターニングをメモリ領域６のゲート電極のラインアンドスペースパターンのパターニング時のみで行ったが、非メモリ領域７のパターニングに関して以下のようにしてもよい。ハードマスクに対して、メモリ領域６と同時にゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を実行し、次にハードマスクに対して、メモリ領域６の隣接ゲート電極間切断領域をパターニングすると同時に、非メモリ領域の不要なラインアンドスペースパターンを一部除去するようにパターニング（２度目のリソグラフィ）し、パターニングされたハードマスクを用いて、下地のゲートスタック構造を加工してもよい。３２nmや２８nm以降のテクノロジノードにおいては、非メモリ領域のゲート電極においてもラインアンドスペース構造を取る方が露光の関係から都合がよい。更に本実施例ではハードマスクを用いているために、非メモリ領域の活性領域上のハードマスクを２度目のリソグラフィでパターニングしてもデバイス特性の影響は軽微である。
例えば、前記実施の形態では、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式におけるダミーゲートプロセス（Ｄｕｍｍｙ Ｇａｔｅ Ｐｒｏｃｅｓｓ）にも適用できることは言うまでもない。
また、前記実施の形態では、主にハードマスク（Ｈａｒｄ Ｍａｓｋ）を使用する方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート電極間切断領域のパターニング（Ｐａｔｔｅｒｎｉｎｇ）およびゲート電極のラインアンドスペースパターン（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ Ｐａｔｔｅｒｎ）のパターニングにハードマスクを使用しなくてもよいことは、言うまでもない。
更に、前記実施の形態では、主にＰチャネル側のソースドレインにＳｉＧｅ系部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル側およびＮチャネル側のソースドレインに通常のシリコン系部材（ＳｉＧｅ等の合金ではない）やシリコン系合金（ＳｉＧｅ，ＳｉＣ等）を使用したものにも適用できることは言うまでもない。
《パート３：主にゲートラスト＆ハードマスクプロセスに関する部分》
０．パート３の概要：
ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式において、パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ダミーゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦ（波長１９３ｎｍ）による単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ライン＆スペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本パートの一つの発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するダミーゲート積層膜のパターニングにおいて、ハードマスクに対して、２枚のレジスト膜を用いて、ライン＆スペースパターンおよび隣接ダミーゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ダミーゲート積層膜のエッチングを実行するものである。
本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するダミーゲート積層膜のパターニングにおいて、ハードマスクに対して、２枚のレジスト膜を用いて、ライン＆スペースパターンおよび隣接ダミーゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ダミーゲート積層膜のエッチングを実行するので、酸化処理や繰り返される薬液処理によるゲート積層膜側面の損傷を防止することができる。
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等の説明（主に図６９）
なお、以下では本願の対称デバイスの一例として、ＳＯＣチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、２８ｎｍテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
図６９は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明する。
図６９に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ３が設けられている。なお、ウエハ１のデバイス主面１ａの面方位は、たとえば（１００）面（これと等価な面を含む）であり、ノッチ３方向の結晶方位は、たとえば〈１１０〉方位である。なお、各ＭＩＳＦＥＴのチャネル方向ＣＤ１，ＣＤ２すなわち、チャネル長方向（ソースからドレインへ、またはドレインからソースの方向、すなわち、〈１１０〉と等価な方向である）は、特にそうでない旨、明示しない場合には、矢印の方向である。また、方位又は結晶面は、実質的な意味であり、当該方位（又は結晶面）自体のみでなく、その周辺で若干ずらせたものも含む（たとえば、前後に７度程度以内）。
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部４には、多数のボンディングパッド５が設けられており、内部領域にはメモリ領域６および非メモリ領域７が設けられている。ここで、メモリ領域６としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。なお、「メモリ領域」とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域７に属する。従って、非メモリ領域７には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明（主に図７０から図７７）
ここでは、セクション１のＳＲＡＭ混載ロジックチップの説明を受けて、メモリ領域６および非メモリ領域７（図６９）におけるゲート電極等のパターニング（ダブルパターニングプロセス）について説明する。
図７０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図７１は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７０のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図７２は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート又はダミーゲート電極間切断領域加工用ハードマスクエッチング完了時）である。図７３は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域加工用ハードマスクエッチング完了時）である。図７４は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ダミーゲート電極パターニング用レジスト膜パターニング完了時）である。図７５は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ダミーゲート電極パターニング用レジスト膜パターニング完了時）である。図７６は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの概要を説明するための図６９のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ダミーゲート電極膜エッチング完了時）である。図７７は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細を説明するための図７６のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ダミーゲート電極膜エッチング完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。
まず、ゲート電極膜加工前のウエハ１を準備する（図７０及び図７１を参照）。これは、たとえば、以下のように行う。たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａ（裏面１bの反対の主面）に、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。ここで、「Ｈｉｇｈ−ｋゲート絶縁膜」とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜（酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜）よりも誘電率の高いゲート絶縁膜をいう。
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜等のダミーゲート電極膜の下層膜１４ｂを成膜する。
次に、窒化チタン膜１４ｂ上のほぼ全面に、たとえば、ダミーゲート電極膜の上層膜としてポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
次に、ポリシリコン膜１４ａ上のほぼ全面に、シリコン窒化膜等で形成されたダミーゲート加工用ハードマスク膜１０を形成する。
次に、ダミーゲート加工用ハードマスク膜１０上のほぼ全面に、隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜等の炭素系下層非感光性膜１１ｃ（下層膜）、Ｓｉ−ＢＡＲＣ（Ｓｉｌｉｃｏｎ−Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等のシリコン系中間層非感光性膜１１ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）等から構成されている。Ｓｉ−ＢＡＲＣ膜は、シリコンを主要な成分の一つとして含む（シリコン含有量は、たとえば、１５重量％から４５重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤによる反射防止膜である。また、ＳＯＣ膜は、炭素を主要な成分の一つとして含む（炭素含有量は、たとえば、８０重量％から９０重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤ（ＣＶＤ系の炭素系膜は、アモルファスカーボンと呼ばれる）による下地膜（シリコン系の部材に対してエッチング選択性を持つ膜）である。
次に、図７０及び図７１に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート又はダミーゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、レジスト膜開口１２の幅（短い方の辺の長さに等価）は、たとえば６０から７０ｎｍ程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、２０から２５ｎｍ程度とする。
続いて、多層レジスト膜１１のＡｒＦ化学増幅型レジスト膜１１ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１１ｂ（中間層膜）、ＳＯＣ膜１１ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
次に、図７２及び図７３に示すように、パターニングされた隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜１１をマスクとして、ドライエッチングにより、ダミーゲート加工用ハードマスク膜１０を加工して、隣接ゲート又はダミーゲート電極間切断領域１２に対応する部分を開口する。その後、残存する隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜１１をアッシング等により全面除去する。
次に、図７４及び図７５に示すように、先と同様に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ダミーゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）、Ｓｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）等から構成されている。ここでも、先と同様に、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ダミーゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、ダミーゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａの幅は、パターニング当初、４５ｎｍ程度であるが、以下に説明するトリミング処理によって、３０ｎｍ程度とする。なお、このステップにおける炭素系の下層膜は、平坦化の観点から、ＳＯＣ膜等の塗布系の平坦化膜が好適である。
続いて、多層レジスト膜１５のＡｒＦ化学増幅型レジスト膜１５ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（中間層膜）、ＳＯＣ膜１５ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
次に、後述のセクション３にあるように、パターニングされたダミーゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）マスクとして、ドライエッチングにより、ダミーゲート加工用ハードマスク膜１０を加工する。その後、残存するダミーゲート電極パターニング用レジスト膜１５をアッシング等により全面除去する。
次に、図７６及び図７７に示すように、パターニングされたダミーゲート加工用ハードマスク膜１０をマスクとして、ドライエッチングにより、ダミーゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、ダミーゲート電極１４を形成する。
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明（主に図７８から図９０）
図７８は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜形成完了時）である。図７９は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。図８０は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。図８１は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。図８２は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極膜等加工のためのシュリンク工程完了時）である。図８３は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート加工用ハードマスク膜の１次エッチング工程完了時）である。図８４は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。図８５は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極２次パターニング用レジスト膜塗布完了時）である。図８６は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図８５と同じ、すなわち、ゲート電極２次パターニング用レジスト膜塗布完了時）である。図８７は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極２次パターニング用多層レジスト膜の上層膜の現像完了時）である。図８８は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。図８９は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート加工用ハードマスク膜の１次エッチング工程完了＆多層レジスト膜の下層膜等の除去完了時）である。図９０は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲートパターニングプロセスの詳細ステップを説明するための図７０から図７６のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ダミーゲート電極パターニング完了＆同多層レジスト膜の下層膜の除去完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。
図７８に示すように、たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａに、たとえばＳＴＩ等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。Ｈｉｇｈ−ｋゲート絶縁膜１６としては、たとえば、厚さ０．７から１．５ｎｍ程度の酸化ハフニウム系絶縁膜を例示することができる。
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜（たとえば厚さ１０ｎｍ程度）等のダミーゲート電極膜の下層膜１４ｂを成膜する。
次に、窒化チタン膜１４ｂ上のほぼ全面に、ダミーゲート電極膜の上層膜として、たとえば厚さ５０ｎｍ程度のポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜１４ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１１ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。なお、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるアモルファスカーボン膜等でもよい。続いて、ＳＯＣ膜１１ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜（たとえば厚さ１０から１００ｎｍ程度）等のシリコン系中間層非感光性膜１１ｂ（中間層膜）を塗布等により形成する。続いて、Ｓｉ−ＢＡＲＣ膜１１ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
次に、図７９に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート又はダミーゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
次に、図８０に示すように、パターニングされたＡｒＦ化学増幅型レジスト膜１１ａをマスクとして、たとえばフルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）系ガス（たとえばＣＦ４等）を用いたドライエッチングにより、ＡｒＦ化学増幅型レジスト膜１１ａのパターンをＳｉ−ＢＡＲＣ膜１１ｂに転写する。
次に、図８１に示すように、パターニングされたＳｉ−ＢＡＲＣ膜１１ｂをマスクとして、たとえば酸素系ガス（たとえばＯ２等）を用いたドライエッチングにより、Ｓｉ−ＢＡＲＣ膜１１ｂのパターンをＳＯＣ膜１１ｃに転写する。このとき、同時に、残存していたＡｒＦ化学増幅型レジスト膜１１ａが除去される。
次に、図８２に示すように、ウエハ１を、たとえば、ダミーゲート加工用ハードマスク膜１０をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理（シュリンク処理）を実行する（一種のドライエッチング処理である）。すなわち、レジスト膜開口１２の側壁にシュリンク用側壁１８を形成する。シュリンク処理条件としては、ガス雰囲気：たとえばＣＨＦ３（１００から３００ｓｃｃｍ）/Ｏ２（１０から５０ｓｃｃｍ）、ＲＦ電力：たとえば５００から１０００ワット程度、ウエハバイアス：１００から３００ボルト、ウエハステージ温度：摂氏１０から５０度程度を例示することができる。
次に、図８３に示すように、パターニングされたＳＯＣ膜１１ｃをマスクとして、ドライエッチングにより、ダミーゲート加工用ハードマスク膜１０をパターニングする。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１１ｂが除去される。
その後、図８４に示すように、残存するダミーゲート電極間切断領域パターニング用レジスト膜１１等をアッシング等により全面除去する。すなわち、ＳＯＣ膜１１ｃおよびシュリンク用側壁１８をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
次に、図８５及び図８６に示すように、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ダミーゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、たとえば、以下のように形成する。すなわち、最初に、ウエハ１のデバイス面１ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。続いて、ＳＯＣ膜１５ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）を塗布等により形成する（たとえば厚さ１０から１００ｎｍ程度）。続いて、Ｓｉ−ＢＡＲＣ膜１５ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
次に、図８７に示すように、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ダミーゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
次に、図８８に示すように、パターニングされたレジスト膜パターン１５ａに対して、トリミング（Ｔｒｉｍｍｉｎｇ）処理を施すことにより、最終的なレジスト膜パターン１５ａの幅を元のレジスト膜の幅１９よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Ｃｌ２/Ｏ２系ガスを例示することができる。
次に、図８９に示すように、トリミングされたレジスト膜パターン１５ａを先と同様に、順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（エッチング雰囲気は、たとえばＣＦ４系ガス雰囲気）、ＳＯＣ膜１５ｃ（エッチング雰囲気は、たとえばＯ２系ガス雰囲気）へ転写して、パターニングされたＳＯＣ膜１５ｃをマスクとして、先と同様に、ドライエッチングにより、ダミーゲート電極間切断領域パターニング用レジスト膜１０の最終的なパターニングを実行する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１５ｂが除去される。その後、ＳＯＣ膜１５ｃをアッシング処理等およびウエット洗浄により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
次に、図９０に示すように、パターニングされたダミーゲート電極間切断領域パターニング用レジスト膜１０をマスクとして、ドライエッチングにより、ポリシリコン膜１４ａ（エッチング雰囲気は、たとえばＳＦ６/ＣＦ４系ガス雰囲気）、窒化チタン膜１４ｂ（エッチング雰囲気は、たとえばＨＢｒ/Ｃｌ２系ガス雰囲気）、ゲート絶縁膜１６（エッチング雰囲気は、たとえばＢＣｌ３/Ｃｌ２系ガス雰囲気）に順次、トリミングされたダミーゲート電極のラインアンドスペースパターンおよび隣接ゲート又はダミーゲート電極間切断領域１２を形成する。
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要説明（主に図９１から図１０５）
図９１は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図９０と同じ、すなわち、ダミーゲート電極パターニング完了＆同多層レジスト膜の下層膜の除去完了時）である。図９２は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。図９３は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。図９４は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。図９５は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。図９６は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。図９７は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ダミーゲート電極除去前表面平坦化工程完了時）である。図９８は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ダミーゲート電極除去工程完了時）である。図９９は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＮＭＩＳ仕事関数金属膜成膜工程完了時）である。図１００は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＮＭＩＳ仕事関数金属膜除去用レジスト膜パターニング工程完了時）である。図１０１は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＮＭＩＳ仕事関数金属膜パターニング工程完了時）である。図１０２は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（ＰＭＩＳ仕事関数金属膜成膜＆ゲート電極埋め込み溝充填金属膜成膜工程完了時）である。図１０３は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（仕事関数メタルＣＭＰ工程完了時）である。図１０４は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。図１０５は本願のパート３の前記一実施の形態の半導体集積回路装置の製造方法におけるダミーゲート加工後の主要プロセスの概要を説明するための図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。
図９１（図７７及び図９０と同じプロセスステップ）に基づいて、ダミーゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図６９の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域Ｒ３ｐおよび非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域Ｒ３ｎに対応する部分を説明する。図９１に示すように、ウエハ１のＰ型単結晶シリコン基板部の上半部に、Ｎウエル領域１ｎおよびＰウエル領域１ｐが設けられている。
次に、図９２に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、オフセットスペーサ窒化シリコン膜２１（たとえば厚さ２から７ｎｍ程度）を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜２１をエッチバックして、オフセットスペーサ２１を形成する。
続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型エクステンション領域２２ｐ（イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）およびＮ型エクステンション領域２２n（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）を導入する。
次に、図９３に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール酸化シリコン膜２３ａ（たとえば厚さ５から１０ｎｍ程度）を成膜する。続いて、サイドウォール酸化シリコン膜２３ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール窒化シリコン膜２３ｂ（たとえば厚さ２０から３０ｎｍ程度）を成膜する。
次に、図９４に示すように、異方性ドライエッチングによって、サイドウォール酸化シリコン膜２３ａおよびサイドウォール窒化シリコン膜２３ｂをエッチバックして、酸化シリコン膜サイドウォール２３ａおよび窒化シリコン膜サイドウォール２３ｂを形成する。続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型高濃度ソースドレイン領域２４ｐ（イオン注入条件としては、たとえば、イオン種：Ｂ、打ち込みエネルギー：０．５ＫｅＶから２０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２）およびＮ型高濃度ソースドレイン領域２４ｎ（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：２ＫｅＶから４０ＫｅＶ、ドーズ量：８ｘ１０１４/ｃｍ２から４ｘ１０１５/ｃｍ２；イオン種：Ｐ、打ち込みエネルギー：１０ＫｅＶから８０ＫｅＶ、ドーズ量：１ｘ１０１３/ｃｍ２から８ｘ１０１３/ｃｍ２）を導入する。
次に、図９５に示すように、サリサイド（Ｓａｌｉｃｉｄｅ）プロセスによって、ソースドレイン領域の表面領域に、たとえば、ニッケル白金シリサイド層等のシリサイド層２５を形成する。
次に、図９６に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル下層絶縁膜２６ａとして、窒化シリコン膜（たとえば厚さ２０から３０ｎｍ程度）を成膜する。続いて、窒化シリコン膜２６ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル上層絶縁膜２６ｂとして、酸化シリコン膜（たとえば厚さ１５０から２４０ｎｍ程度）を成膜する。
次に、図９７に示すように、ウエハ１のデバイス面１ａに対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を実行して、ダミーゲート電極上層膜１４ａ上で止める。
次に、図９８に示すように、ダミーゲート電極１４をエッチング除去する。ここで、ダミーゲート電極上層膜１４ａの除去は、たとえば、Ｏ２/ＣＦ４等のガス系におけるドライエッチングにより、ダミーゲート電極下層膜１４ｂの除去は、たとえば、ＨＣｌ/Ｈ２Ｏ２系薬液を用いたウエットエッチングにより実行する。
次に、図９９に示すように、ウエハ１のデバイス面１ａ側の全面に、たとえばスパッタリング成膜等により、たとえば２ｎｍ程度の厚さのＮＭＩＳ仕事関数金属膜３６（たとえばＴｉＮ膜）を成膜する。
次に、図１００に示すように、ＮＭＩＳ仕事関数金属膜除去用レジスト膜３９を通常のリソグラフィによりパターニングする。
次に、図１０１に示すように、パターニングされたＮＭＩＳ仕事関数金属膜除去用レジスト膜３９をマスクとして、不要な部分のＮＭＩＳ仕事関数金属膜３６をたとえばウエットエッチングにより除去する。その後、不要になったＮＭＩＳ仕事関数金属膜除去用レジスト膜３９をアッシング等により全面除去する。ＮＭＩＳ仕事関数金属膜３６の除去液としては、たとえば、ＨＣｌ/Ｈ２Ｏ２系薬液を例示することができる。
次に、図１０２に示すように、ウエハ１のデバイス面１ａ側の全面に、たとえばスパッタリング成膜等により、たとえば１．５ｎｍ程度の厚さのＰＭＩＳ仕事関数金属膜３７（たとえばＴｉＡｌＮ膜）を成膜する。続いて、ＰＭＩＳ仕事関数金属膜３７上のほぼ全面に、たとえばスパッタリング成膜等により、たとえば２０ｎｍ程度の厚さのゲート電極埋め込み溝充填金属膜３８を成膜する。
次に、図１０３に示すように、たとえばメタルＣＭＰにより、ゲート電極埋め込み溝３５外のＰＭＩＳ仕事関数金属膜３７およびゲート電極埋め込み溝充填金属膜３８を除去する。
次に、図１０４に示すように、酸化シリコン膜２６ｂ上のほぼ全面に、酸化シリコン膜２６ｃを形成する。続いて、酸化シリコン膜２６ｃ上のほぼ全面に、コンタクトホール形成用レジスト膜２７を塗布等で形成する。続いて、通常のリソグラフィにより（たとえば、ＡｒＦリソグラフィ）、レジスト膜２７をパターニングする。パターニングされたレジスト膜２７をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜２６ｃ、酸化シリコン膜２６ｂおよび窒化シリコン膜２６ａのコンタクトホール２８を開口する。その後、不要になったレジスト膜２７をアッシング等により除去する。
次に、図１０５に示すように、コンタクトホール２８内にタングステンプラグ２９を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式（埋め込み配線方式）またはアルミニウム系通常配線方式（非埋め込み配線方式）によって形成する。
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等の説明（主に図１０６および図１０７）
ここでは、６トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。
図１０６は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。図１０７は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。
これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等を説明する。
図１０６に示すように、ＳＲＡＭメモリセルＭＣには、相互に直行して走るワードラインＷＬおよび一対のビット線ＢＬ，ＢＬＢが設けられており、それらの交点の近傍には、Ｎ型記憶用トランジスタＱ１，Ｑ２、Ｐ型記憶用トランジスタＱ３，Ｑ４、読み出し用トランジスタＱ５，Ｑ６、および、これらに電源を供給する電源供給ラインＶｄｄ、基準電圧ラインＶｓｓ等が配置されている。
図１０６のＳＲＡＭメモリセルＭＣを実際のレイアウトの中で示すと、図１０７のようになる。図１０７に示すように、縦に走る多数のゲート電極１４が、規則的に隣接ゲート電極間切断領域１２によって、切断されているのがわかる。多数のコンタクト部２８，３０の内、横長で示したものは、シェアードコンタクト部３０である。ここで、Ｎチャネルデバイスのアクティブ領域８ｎのコンタクト部２８と、Ｐチャネルデバイスのアクティブ領域８ｐのシェアードコンタクト部３０の間を相互接続メタル配線ＩＣで連結している。
６．本願の全般（他のパートを含む）および前記一実施の形態の半導体集積回路装置の製造方法等に関する補足的説明並びに考察等
セクション５に示したようなＳＲＡＭ幅広セルにおいては、隣り合うダミーゲート間の長手方向の間隔部、すなわち、隣接ゲート又はダミーゲート電極間切断領域１２（図７４参照）を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、２８ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ）または、それ以降の世代においては、解像限界以下であるため、ダミーゲート電極のパターニングを１回の光リソグラフィ（たとえば、波長１９３ｎｍの露光光および液浸縮小投影露光装置を用いたＡｒＦリソグラフィ）で実行することは不可能である。また、２８ｎｍテクノロジノードまたは、それ以降の世代においては、ゲート積層構造（Ｇａｔｅ ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）がＨｉｇｈ−ｋゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため（４５ｎｍテクノロジノードまたは、それ以降の世代）、多層レジストプロセスに固有の問題も存在する。
解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセス（Ｍｕｌｔｉｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｐｒｏｃｅｓｓ）を採用している。しかし、単純に、ダミーゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を先行し、続いて、隣接ゲート又はダミーゲート電極間切断領域１２（図７４参照）をパターニング（２度目のリソグラフィ）する方法（「Ｌ＆Ｓファースト方式」という）では、２度目のリソグラフィにおけるレジスト膜が、メモリ領域６（パターン高密度領域）および非メモリ領域７（パターン低密度領域）の間で平坦性を確保できないという問題がある（図６９参照）。
そこで、セクション２から４に示した例では、たとえば、先に、ハードマスクに対して、隣接ゲート又はダミーゲート電極間切断領域１２（図７１参照）のパターニング（１度目のリソグラフィ）を実行し、次に、同じハードマスク１０（図７４参照）に対して、ダミーゲート電極のラインアンドスペースパターンのパターニング（２度目のリソグラフィ）を実行し、パターニングされたハードマスクを用いて、下地のゲートスタック構造を加工している（「ハードマスク多重パターニング方式」という）。このようにすると、ハードマスク１０（図７５参照）は、比較的薄いので、２度目の露光の際の平坦性が問題となることがない。なお、前記実施の形態では、露光の順序については、隣接ゲート又はダミーゲート電極間切断領域のパターニングを先行する方法（「Ｌ＆Ｓラスト方式」という）を採用したが、ラインアンドスペースパターンのパターニングを先行するＬ＆Ｓファースト方式を採用しても良い。
また、隣接ゲート又はダミーゲート電極間切断領域１２（図６参照）のパターニングにおいて、シュリンク処理（隣接ゲート又はダミーゲート電極間切断領域１２に対応するレジスト開口の面積を縮小する処理）を伴う場合には、単純なＬ＆Ｓファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、ハードマスク多重パターニング方式によるＬ＆Ｓラスト方式では、下地が非常に平坦であるため、シュリンク形状が大幅に安定する。
さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、ハードマスク多重パターニング方式に加えて、隣接ゲート又はダミーゲート電極間切断領域１２（図７２参照）が素子分離領域９の内部に含まれるようにレイアウトすることが有効である（「ゲート端部素子分離領域内レイアウト方式」という）。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすい（もっとも、ハードマスクを使用する方式では、ハードマスクを使用しない方式に比べて、アッシングやウエット薬液処理を伴うダメージは、相対的に小さい）。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域９（図７２参照）上となるので、デバイス特性への影響を少なくすることができる。
なお、ハードマスク多重パターニング方式（露光の順序に無関係である）では、非メモリ領域７のゲート電極のパターニングをメモリ領域６のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによって（シュリンク処理の有無に係らず）、メモリ領域６および非メモリ領域７のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。
また、ハードマスク多重パターニング方式（露光の順序に無関係である）では、ソースドレイン領域への選択エピタキシ埋め込み方式（図５９参照）とのプロセス整合性も良好である。
なお、パート２においては、主にハードマスクを用いたＬ＆Ｓファースト方式について説明したが、パート３において、ダミーゲートに対して適用したＬ＆Ｓラスト方式をパート２における真性ゲートに対して適用しても良い。
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式におけるダミーゲートプロセス（Ｄｕｍｍｙ Ｇａｔｅ Ｐｒｏｃｅｓｓ）を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式にも適用できることは言うまでもない。
また、前記実施の形態では、主に隣接ゲート又はダミーゲート電極間切断領域のパターニング（Ｐａｔｔｅｒｎｉｎｇ）およびダミーゲート電極のラインアンドスペースパターン（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ Ｐａｔｔｅｒｎ）のパターニングの一方又は両方にハードマスク（Ｈａｒｄ Ｍａｓｋ）を使用する方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート又はダミーゲート電極間切断領域のパターニング（Ｐａｔｔｅｒｎｉｎｇ）およびダミーゲート電極のラインアンドスペースパターン（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ Ｐａｔｔｅｒｎ）のパターニングの一方にのみハードマスクを使用する方式、又は両方にハードマスクを使用しない方式にも適用できることは、言うまでもない。
更に、前記実施の形態では、主にソースドレインに通常のシリコン系（シリコン系合金ではない）部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、ソースドレインにシリコン系合金（ＳｉＧｅ，ＳｉＣ等）を使用したものにも適用できることは言うまでもない。
また、前記実施の形態では、主にゲート絶縁膜を先行して形成しておき、その後、メタルゲート電極及びポリシリコン電極部分を新たなメタルゲート電極等で置き換えるｈｉｇｈ−ｋファースト−メタルゲートラスト方式に属するゲートラスト方式について具体的に説明したが、本発明はそれに限定されるものではなく、ゲート絶縁膜の全部又は一部を置き換える方式等にも適用できることは言うまでもない。
１ ウエハ
１ａ ウエハ又はチップのデバイス主面（第１の主面）
１ｂ ウエハ又はチップの裏面
１ｎ Ｎウエル領域
１ｐ Ｐウエル領域
１ｓ 半導体基板領域（Ｐ型シリコン単結晶基板領域）
２ 半導体チップ又はチップ領域
３ ノッチ
４ チップ周辺部
５ ボンディングパッド
６ メモリ領域
７ 非メモリ領域
８ アクティブ領域
８ｎ Ｎチャネルデバイスのアクティブ領域
８ｐ Ｐチャネルデバイスのアクティブ領域
９ 素子分離領域（ＳＴＩ）
１０ ゲート又はダミーゲート加工用ハードマスク膜（窒化シリコン膜）
１１ 隣接ゲート又はダミーゲート電極間切断領域パターニング用レジスト膜（第１のレジスト膜、またはゲート電極間切断用レジスト膜）
１１ａ 隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の上層膜
１１ｂ 隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の中間層膜
１１ｃ 隣接ゲート又はダミーゲート電極間切断領域パターニング用多層レジスト膜の下層膜
１２ 隣接ゲート又はダミーゲート電極間切断領域（これに対応するレジスト膜開口）
１４ ゲート又はダミーゲート電極（ゲート又はダミーゲート電極膜）
１４ａ 多層ゲート又はダミーゲート電極（ゲート又はダミーゲート電極膜）の上層膜
１４ｂ 多層ゲート又はダミーゲート電極（ゲート又はダミーゲート電極膜）の下層膜
１５ ゲート又はダミーゲート電極パターニング用レジスト膜（第２のレジスト膜またはゲート又はダミーゲート電極ライン＆スペースパターニング用レジスト膜）
１５ａ ゲート又はダミーゲート電極パターニング用多層レジスト膜の上層膜
１５ｂ ゲート又はダミーゲート電極パターニング用多層レジスト膜の中間層膜
１５ｃ ゲート又はダミーゲート電極パターニング用多層レジスト膜の下層膜
１６ ゲート絶縁膜（Ｈｉｇｈ−ｋ膜を有するゲート絶縁膜）
１７ エッチングによるリセス部
１８ シュリンク用側壁
１９ トリムされた部分（元のレジスト膜の幅）
２１ オフセットスペーサ窒化シリコン膜（オフセットスペーサ）
２２n Ｎ型エクステンション領域
２２ｐ Ｐ型エクステンション領域
２３ａ サイドウォール酸化シリコン膜（酸化シリコン膜サイドウォール）
２３ｂ サイドウォール窒化シリコン膜（窒化シリコン膜サイドウォール）
２４ｎ Ｎ型高濃度ソースドレイン領域
２４ｐ Ｐ型高濃度ソースドレイン領域
２４ｐｅ Ｐ型高濃度ＳｉＧｅソースドレイン領域
２５ シリサイド層
２６ａ プリメタル下層絶縁膜
２６ｂ プリメタル上層絶縁膜
２６ｃ プリメタル追加積層絶縁膜
２７ コンタクトホール形成用レジスト膜
２８ 通常のコンタクトホール（またはコンタクト部）
２９ タングステンプラグ
３０ シェアードコンタクトホール（または当該コンタクト部）
３１ Ｐチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜
３２ ソースドレイン埋め込み用リセス
３３ Ｎチャネル領域のサイドウォール絶縁膜エッチバック用レジスト膜
３４ 窒化シリコン膜エッチストップ用基板表面酸化膜
３５ ゲート電極埋め込み溝
３６ ＮＭＩＳ仕事関数金属膜
３７ ＰＭＩＳ仕事関数金属膜
３８ ゲート電極埋め込み溝充填金属膜
３９ ＮＭＩＳ仕事関数金属膜除去用レジスト膜
ＢＬ，ＢＬＢ ビット線
ＣＤ１，ＣＤ２ 各ＭＩＳＦＥＴのチャネル方向
ＩＣ 相互接続メタル配線
ＭＣ メモリセル
Ｑ１，Ｑ２ Ｎ型記憶用トランジスタ
Ｑ３，Ｑ４ Ｐ型記憶用トランジスタ
Ｑ５，Ｑ６ 読み出し用トランジスタ
Ｒ１ メモリ領域切り出し部
Ｒ２ 非メモリ領域切り出し部
Ｒ３ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部
Ｒ３ｎ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域
Ｒ３ｐ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域
Ｖｄｄ 電源供給ライン
Ｖｓｓ 基準電圧ライン
ＷＬ ワードライン

Claims (20)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
    （ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
    （ｃ）前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
    （ｄ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
    （ｅ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
    （ｆ）前記工程（ｅ）の後、前記第１のレジスト膜を除去する工程；
    （ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１の主面上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
    （ｈ）前記第２のレジスト膜に対して、パターニングを実行する工程；
    （ｉ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
    （ｊ）前記工程（ｉ）の後、前記第２のレジスト膜を除去する工程。
  2. 前記１項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。
  3. 前記１項の半導体集積回路装置の製造方法において、前記工程（ｇ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
  4. 前記２項の半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
  5. 前記２項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
  6. 前記５項の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
    （ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
    （ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。
  7. 前記６項の半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
    （ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
    （ｉ２）前記工程（ｉ１）の後、前記ゲート積層膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
  8. 前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｈ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
  9. 前記５項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、以下を有する：
    （ｘ１）炭素を主要な成分とする下層レジスト膜；
    （ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
    （ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
  10. 前記５項の半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
    （ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
    （ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
    （ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
  11. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
    （ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
    （ｃ）前記ゲート積層膜上に、ゲート加工用ハードマスク膜を形成する工程；
    （ｄ）前記ゲート加工用ハードマスク膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
    （ｅ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
    （ｆ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程；
    （ｇ）前記工程（ｆ）の後、前記第１のレジスト膜を除去する工程；
    （ｈ）前記工程（ｃ）の後、前記ゲート加工用ハードマスク膜上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
    （ｉ）前記第２のレジスト膜に対して、パターニングを実行する工程；
    （ｊ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート加工用ハードマスク膜に対するエッチングを実行する工程；
    （ｋ）前記工程（ｊ）の後、前記第２のレジスト膜を除去する工程；
    （ｌ）前記工程（ｇ）および（ｋ）の後、パターニングされた前記ゲート加工用ハードマスク膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
    （ｍ）前記工程（ｍ）の後、前記ゲート加工用ハードマスク膜を除去する工程。
  12. 前記１１項の半導体集積回路装置の製造方法において、前記工程（ｈ）は、前記工程（ｄ）よりも、先に実行される。
  13. 前記１１項の半導体集積回路装置の製造方法において、前記工程（ｈ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
  14. 前記１２項の半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
  15. 前記１２項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
  16. 前記１５項の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
    （ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
    （ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート加工用ハードマスク膜に対する異方性ドライエッチングを実行する工程。
  17. 前記１６項の半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
    （ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
    （ｉ２）前記工程（ｉ１）の後、前記ゲート加工用ハードマスク膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
  18. 前記１１項の半導体集積回路装置の製造方法において、前記工程（ｅ）および（ｉ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
  19. 前記１５項の半導体集積回路装置の製造方法において、前記第１のレジスト膜は、以下を有する：
    （ｘ１）炭素を主要な成分とする下層レジスト膜；
    （ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
    （ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
  20. 前記１５項の半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
    （ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
    （ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
    （ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
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