JP2014135436A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層上に形成された1つ以上のソースコンタクトと、前記ドレイン拡散層上に形成された1つ以上のドレインコンタクトとを備える。さらに、前記ソースコンタクトおよび前記ドレインコンタクトの少なくともいずれかは、同一の前記ソース拡散層上または同一の前記ドレイン拡散層上において、第1のサイズを有する第1のコンタクトと、前記第1のサイズよりも大きい第2のサイズを有する第2のコンタクトとを含む。
【選択図】図2
Description
図1は、第1実施形態の半導体装置の設計上の構造と実際に製造される構造とを示した平面図である。図1(a)〜図1(c)は、第1実施形態の半導体装置の設計データ上の構造の3つの例を示している。また、図1(d)〜図1(f)はそれぞれ、図1(a)〜図1(c)の設計データから実際に製造される半導体装置の構造を示している。
次に、引き続き図1を参照して、ソースコンタクト11とドレインコンタクト12の詳細について説明する。
次に、引き続き図1を参照して、第1のコンタクトC1の抵抗R1と、第2のコンタクトC2の抵抗R2について説明する。
1/R2 = 1/R1+1/R1 ・・・(1)
R1:R2 = 1/X1Y1:1/X2Y2 ・・・(2)
0.9×R1/N ≦ R2 ≦ 1.1×R1/N ・・・(3)
次に、図3および図4を参照して、第1実施形態の半導体装置と比較例の半導体装置とを比較する。
次に、図5を参照して、第1実施形態の変形例について説明する。
図6は、第2実施形態の半導体装置の製造方法を示すフローチャートである。図6は、図1(a)〜図1(c)の設計データから、図1(d)〜図1(f)の半導体装置を製造する手順の一例を示している。
4:ソース拡散層、5:ドレイン拡散層、6:層間絶縁膜、
11:ソースコンタクト、12:ドレインコンタクト、13:ゲートコンタクト、
C1:第1のコンタクト、C2:第2のコンタクト、C3:第3のコンタクト
Claims (8)
- 基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成されたソース拡散層およびドレイン拡散層と、
前記ソース拡散層上に形成された1つ以上のソースコンタクトと、
前記ドレイン拡散層上に形成された1つ以上のドレインコンタクトとを備え、
前記ソースコンタクトおよび前記ドレインコンタクトの少なくともいずれかは、同一の前記ソース拡散層上または同一の前記ドレイン拡散層上において、第1のサイズを有する第1のコンタクトと、前記第1のサイズよりも大きい第2のサイズを有する第2のコンタクトとを含み、
前記第2のコンタクトの抵抗は、N個(Nは2以上の整数)の前記第1のコンタクトを並列接続した場合の抵抗の0.9倍から1.1倍であり、
前記半導体装置は、28nm世代以降の半導体装置である、
半導体装置。 - 基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成されたソース拡散層およびドレイン拡散層と、
前記ソース拡散層上に形成された1つ以上のソースコンタクトと、
前記ドレイン拡散層上に形成された1つ以上のドレインコンタクトとを備え、
前記ソースコンタクトおよび前記ドレインコンタクトの少なくともいずれかは、同一の前記ソース拡散層上または同一の前記ドレイン拡散層上において、第1のサイズを有する第1のコンタクトと、前記第1のサイズよりも大きい第2のサイズを有する第2のコンタクトとを含む、
半導体装置。 - 前記第2のコンタクトの抵抗は、N個(Nは2以上の整数)の前記第1のコンタクトを並列接続した場合の抵抗の0.9倍から1.1倍である、請求項2に記載の半導体装置。
- 前記半導体装置は、28nm世代以降の半導体装置である、請求項2または3に記載の半導体装置。
- 前記ソース拡散層上および前記ドレイン拡散層上の少なくともいずれかでは、前記第1のコンタクトと前記第2のコンタクトとが交互に配置されている、請求項2から4のいずれか1項に記載の半導体装置。
- 前記ソース拡散層上の前記第1のコンタクトは、前記ドレイン拡散層上の前記第2のコンタクトと隣接するように配置され、
前記ソース拡散層上の前記第2のコンタクトは、前記ドレイン拡散層上の前記第1のコンタクトと隣接するように配置されている、
請求項2から5のいずれか1項に記載の半導体装置。 - 第1のサイズを有する第1のコンタクトを備える半導体装置を製造するための設計データを作成し、
前記設計データからフォトマスクを作製する場合に、N個(Nは2以上の整数)の前記第1のコンタクトを、前記第1のサイズよりも大きい第2のサイズを有する1つの第2のコンタクトに置き換えて、前記フォトマスクを作製し、
前記フォトマスクを用いて、同一のソース拡散層上および同一のドレイン拡散層上の少なくともいずれかに前記第1のコンタクトと前記第2のコンタクトとを備える前記半導体装置を製造する、
ことを含む半導体装置の製造方法。 - 第1のサイズを有する第1のコンタクトを備える半導体装置を製造するための設計データを作成し、
前記設計データからフォトマスクを作製する場合に、N個(Nは2以上の整数)の前記第1のコンタクトを、前記第1のサイズよりも大きい第2のサイズを有し、かつ、N個の前記第1のコンタクトを並列接続した場合の抵抗の0.9倍から1.1倍の抵抗を有する1つの第2のコンタクトに置き換えて、前記フォトマスクを作製し、
前記フォトマスクを用いて、ソース拡散層上およびドレイン拡散層上の少なくともいずれかに前記第2のコンタクトを備える前記半導体装置を製造する、
ことを含む半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020105321A1 (ja) * | 2018-11-23 | 2020-05-28 | 株式会社デンソー | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10366913B2 (en) | 2016-03-03 | 2019-07-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor element and method for forming mask pattern of the same |
US11545495B2 (en) | 2017-06-29 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM |
FR3087290B1 (fr) | 2018-10-16 | 2020-11-06 | St Microelectronics Sa | Point memoire |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745829A (ja) * | 1993-07-28 | 1995-02-14 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2001337440A (ja) * | 2000-03-24 | 2001-12-07 | Toshiba Corp | 半導体集積回路のパターン設計方法、フォトマスク、および半導体装置 |
JP2005286263A (ja) * | 2004-03-31 | 2005-10-13 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体マスクレイアウト方法 |
JP2006339517A (ja) * | 2005-06-03 | 2006-12-14 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタおよび液晶表示装置 |
JP2008028324A (ja) * | 2006-07-25 | 2008-02-07 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2009157573A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
JP2010526437A (ja) * | 2007-04-30 | 2010-07-29 | グローバルファウンドリーズ・インコーポレイテッド | トランジスタ固有のコンタクト設計によってトランジスタの性能を向上させるための手法 |
JP2012199362A (ja) * | 2011-03-22 | 2012-10-18 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05335305A (ja) | 1992-05-29 | 1993-12-17 | Sharp Corp | コンタクトホールの形成方法 |
JPH07131003A (ja) | 1993-11-04 | 1995-05-19 | Ricoh Co Ltd | 半導体装置 |
JP3001441B2 (ja) * | 1996-12-06 | 2000-01-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置のレイアウト構造およびその形成方法 |
TW544840B (en) * | 2002-06-27 | 2003-08-01 | Intelligent Sources Dev Corp | A stack-type DRAM memory structure and its manufacturing method |
US7088000B2 (en) * | 2004-11-10 | 2006-08-08 | International Business Machines Corporation | Method and structure to wire electronic devices |
JP4833544B2 (ja) * | 2004-12-17 | 2011-12-07 | パナソニック株式会社 | 半導体装置 |
JP2008140939A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置およびその製造方法 |
KR20100055731A (ko) * | 2008-11-18 | 2010-05-27 | 삼성전자주식회사 | 레티클 및 반도체 소자의 형성 방법 |
JP5317742B2 (ja) * | 2009-02-06 | 2013-10-16 | 株式会社東芝 | 半導体装置 |
JP5603089B2 (ja) * | 2009-02-23 | 2014-10-08 | セイコーインスツル株式会社 | 半導体装置 |
DE102009031111B4 (de) * | 2009-06-30 | 2011-04-28 | Globalfoundries Dresden Module One Llc & Co. Kg | Kontaktoptimierung zur Verbesserung der Verspannungsübertragung in dicht liegenden Transistoren |
JP5529607B2 (ja) * | 2010-03-29 | 2014-06-25 | セイコーインスツル株式会社 | 半導体装置 |
US8624335B2 (en) * | 2011-04-30 | 2014-01-07 | Peregrine Semiconductor Corporation | Electronic module metalization system, apparatus, and methods of forming same |
US8592302B2 (en) * | 2011-11-30 | 2013-11-26 | GlobalFoundries, Inc. | Patterning method for fabrication of a semiconductor device |
-
2013
- 2013-01-11 JP JP2013003608A patent/JP5923046B2/ja active Active
- 2013-06-14 US US13/917,989 patent/US9064843B2/en active Active
-
2015
- 2015-05-20 US US14/717,923 patent/US20150255552A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745829A (ja) * | 1993-07-28 | 1995-02-14 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2001337440A (ja) * | 2000-03-24 | 2001-12-07 | Toshiba Corp | 半導体集積回路のパターン設計方法、フォトマスク、および半導体装置 |
JP2005286263A (ja) * | 2004-03-31 | 2005-10-13 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体マスクレイアウト方法 |
JP2006339517A (ja) * | 2005-06-03 | 2006-12-14 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタおよび液晶表示装置 |
JP2008028324A (ja) * | 2006-07-25 | 2008-02-07 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2010526437A (ja) * | 2007-04-30 | 2010-07-29 | グローバルファウンドリーズ・インコーポレイテッド | トランジスタ固有のコンタクト設計によってトランジスタの性能を向上させるための手法 |
JP2009157573A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
JP2012199362A (ja) * | 2011-03-22 | 2012-10-18 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020105321A1 (ja) * | 2018-11-23 | 2020-05-28 | 株式会社デンソー | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US9064843B2 (en) | 2015-06-23 |
US20150255552A1 (en) | 2015-09-10 |
US20140197485A1 (en) | 2014-07-17 |
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