WO2020105321A1 - 半導体装置 - Google Patents

半導体装置

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WO2020105321A1
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gate
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semiconductor layer
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六都也 本島
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株式会社デンソー
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 proposes a semiconductor element in which a source region and a drain region are arranged with a gate region sandwiched therebetween.
  • the source region has one contact region connected to the contact for the source region.
  • the drain region has one contact region connected to the contact for the drain region.
  • the contact is an electrode connected to the wiring.
  • the present disclosure aims to provide a semiconductor device having a configuration capable of reducing contact open defects.
  • a semiconductor device includes a semiconductor layer, a source region, a drain region, a gate electrode, a first electrode portion, and a second electrode portion.
  • the semiconductor layer has a main surface, and a channel is generated on the main surface side along one of the plane directions of the main surface.
  • the source region and the drain region are formed in the surface layer part of the semiconductor layer so as to sandwich the part of the semiconductor layer where the channel is generated.
  • the gate electrode is formed above the channel and along one of the surface directions of the main surface.
  • the first electrode portion is connected to the region corresponding to the source region on the main surface of the semiconductor layer.
  • the second electrode portion is connected to a region corresponding to the drain region on the main surface of the semiconductor layer.
  • the first electrode part has a plurality of first contacts connected to a region corresponding to the source region.
  • the second electrode portion has a plurality of second contacts connected to a region corresponding to the drain region.
  • One of the surface directions of the main surface of the semiconductor layer is defined as the gate width direction of the gate electrode.
  • the plurality of first contacts are arranged in a line along the gate width direction of the gate electrode.
  • the plurality of second contacts are arranged in a line along the gate width direction of the gate electrode.
  • FIG. 1 is a plan view of the semiconductor device according to the first embodiment
  • 2 is a sectional view taken along line II-II of FIG. 3 is a sectional view taken along line III-III of FIG.
  • FIG. 4 is a plan view showing a modified example of the first electrode portion according to the first embodiment
  • FIG. 5 is a plan view of the semiconductor device according to the second embodiment
  • FIG. 6 is a plan view showing a modified example of the first electrode portion according to the second embodiment
  • FIG. 7 is a plan view showing a modified example of the first electrode portion according to the second embodiment
  • FIG. 8 is a plan view showing a modified example of the first electrode portion according to the second embodiment
  • FIG. 9 is a plan view showing a modified example of the first electrode portion according to the second embodiment.
  • the semiconductor device according to this embodiment is, for example, an N-type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor: MOSFET).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the semiconductor device 10 includes an N-type semiconductor layer 11, an N-type source region 12, an N-type drain region 13, a gate oxide film 14, a gate electrode 15, an insulating film 16,
  • the first electrode part 17 and the second electrode part 18 are included.
  • the semiconductor layer 11 has a main surface 19.
  • the semiconductor layer 11 is, for example, a silicon layer of an SOI substrate.
  • the semiconductor layer 11 may be, for example, a single silicon substrate.
  • the semiconductor layer 11 also has a P-type well region 20.
  • Well region 20 is a fixed region formed on the main surface 19 side of semiconductor layer 11.
  • a channel is generated along one of the plane directions of the main surface 19 of the semiconductor layer 11. The channel occurs on the main surface 19 side of the well region 20.
  • the source region 12 and the drain region 13 are N-type regions formed in the surface layer portion of the semiconductor layer 11.
  • the “surface layer portion of the semiconductor layer 11” is a region on the main surface 19 side in the thickness direction of the semiconductor layer 11.
  • the surface layer portion includes the main surface 19.
  • the N-type region electrically connected to the power supply side becomes the drain region 13.
  • the N-type region electrically connected to the ground side serves as the source region 12.
  • the source region 12 and the drain region 13 are formed on the main surface 19 side of the well region 20 so as to sandwich the portion of the semiconductor layer 11 where a channel is generated. That is, the source region 12 and the drain region 13 are formed with a constant space.
  • gate oxide film 14 is formed in a region of main surface 19 of semiconductor layer 11 where a channel is generated. Gate oxide film 14 is formed by oxidation treatment of main surface 19 of semiconductor layer 11. The gate oxide film 14 is an insulating film such as SiO 2 .
  • the gate electrode 15 is formed on the gate oxide film 14. That is, the gate electrode 15 is formed above the channel.
  • the gate voltage is applied to the gate electrode 15, a channel is generated in the surface layer portion of the semiconductor layer 11. As a result, a current flows between the drain and the source.
  • gate electrode 15 is formed along one of the plane directions of main surface 19 of semiconductor layer 11. That is, the gate electrode 15 is laid out linearly.
  • the gate electrode 15 is, for example, polysilicon. Polysilicon is formed by, for example, the CVD method.
  • one of the plane directions of the main surface 19 of the semiconductor layer 11 is defined as the gate width direction of the gate electrode 15. Further, in the plane direction of the main surface 19 of the semiconductor layer 11, the direction perpendicular to the gate width direction is defined as the gate length direction. Therefore, the source region 12 and the drain region 13 are formed along the gate width direction and are located apart from each other in the gate length direction.
  • the insulating film 16 is mainly formed on the main surface 19 of the semiconductor layer 11.
  • the insulating film 16 covers the region corresponding to the source region 12 and the drain region 13 in the main surface 19 of the semiconductor layer 11, the gate oxide film 14, and the gate electrode 15.
  • the insulating film 16 is, for example, a silicon oxide film.
  • the insulating film 16 is formed by, for example, the CVD method.
  • the insulating film 16 also has a plurality of holes 21 and 22.
  • the holes 21 and 22 are contact holes.
  • Two first holes 21 are provided.
  • First hole 21 communicates with a region of main surface 19 of semiconductor layer 11 corresponding to source region 12.
  • the two first holes 21 are arranged in a line along the gate width direction of the gate electrode 15.
  • Second hole 22 communicates with a region of main surface 19 of semiconductor layer 11 corresponding to drain region 13.
  • the two second holes 22 are arranged in a line along the gate width direction of the gate electrode 15.
  • the insulating film 16 also has a contact hole (not shown) communicating with the gate electrode 15.
  • the first electrode part 17 is a source electrode.
  • the first electrode portion 17 is connected to a region of the main surface 19 of the semiconductor layer 11 corresponding to the source region 12.
  • the first electrode portion 17 has two first contacts 23 connected to a region corresponding to the source region 12.
  • the two first contacts 23 are filled in the two first holes 21, respectively. That is, as shown in FIG. 1, the two first contacts 23 are arranged in a line along the gate width direction of the gate electrode 15. In other words, in the gate length direction, the distance from the gate electrode 15 to the first contact 23 on one side is the same as the distance from the gate electrode 15 to the first contact 23 on the other side.
  • the two first contacts 23 are arranged apart from each other along the gate width direction of the gate electrode 15. That is, the two first contacts 23 are located apart from each other along the gate width direction.
  • the second electrode portion 18 is a drain electrode.
  • the second electrode portion 18 is connected to a region of the main surface 19 of the semiconductor layer 11 corresponding to the drain region 13.
  • the second electrode portion 18 has a plurality of second contacts 24 connected to a region corresponding to the drain region 13.
  • the two second contacts 24 are buried in the two second holes 22, respectively. That is, the two second contacts 24 are arranged in a line along the gate width direction of the gate electrode 15. In the gate length direction, the distance from the gate electrode 15 to the one second contact 24 is the same as the distance from the gate electrode 15 to the other second contact 24.
  • the two second contacts 24 are arranged apart from each other along the gate width direction of the gate electrode 15.
  • each contact 23, 24 is, for example, a square.
  • the planar shape of each contact 23, 24 may be rectangular.
  • Each contact 23, 24 is, for example, a metal material such as Al, Cu, W or the like.
  • Each contact 23, 24 is connected to a wiring (not shown).
  • Each contact 23, 24 is formed by, for example, a CVD method.
  • two gate electrodes 15 are formed in the gate length direction. Further, the well regions 20 are formed at two locations in the gate width direction so as to be separated from each other. In the plane direction of the main surface 19 of the semiconductor layer 11, two well regions 20 intersect the two gate electrodes 15.
  • the source region 12 is located between the two gate electrodes 15 in the well region 20.
  • the drain region 13 is formed in the well region 20 at a position not sandwiched by the two gate electrodes 15. That is, two semiconductor elements 25 are formed in the gate length direction.
  • the source region 12 is common to the two semiconductor elements 25.
  • the other well region 20 has the same structure. Therefore, in FIG. 1, four semiconductor elements 25 are shown as one cell. Note that the cell may be configured as a digital cell or an analog cell.
  • the semiconductor device 10 is provided with the two first contacts 23, it is difficult for both the first contacts 23 to open. Similarly, since the two second contacts 24 are provided, it is difficult for all of the second contacts 24 to open. Therefore, contact open defects in the semiconductor device 10 can be reduced.
  • the inventors of the present disclosure formed a large number of semiconductor devices 10 each having two contacts 23 and 24, and examined the number of semiconductor devices 10 that were opened. As a result, the contact-open semiconductor device 10 was almost zero. From this result, it was found that the contact open defect could be reduced.
  • the contacts 23 and 24 are arranged in a line in the gate width direction. In other words, since the distance from the gate electrode 15 to each first contact 23 is the same in the gate length direction, the range in which the current flows in the gate length direction can be minimized. That is, the range in which heat is generated in the gate length direction can be minimized. Therefore, even if the number of each of the contacts 23 and 24 is two, it is possible to provide the semiconductor device 10 having a strong temperature characteristic.
  • the semiconductor device 10 is provided with the two contacts 23 and 24, the semiconductor device 10 that is more resistant to manufacturing variations can be obtained than when one contact is provided. Further, even if one of the two first contacts 23 is opened, the electrical connection of the other is maintained. Therefore, it is possible to prevent the operation speed of the semiconductor element 25 from decreasing.
  • the first electrode portion 17 may have three first contacts 23.
  • the three first contacts 23 are provided in a line along the gate width direction.
  • the number of the first contacts 23 is not limited to three and may be four or more. The same applies to the second electrode portion 18.
  • the first electrode part 17 has a first connection part 26.
  • the first connection portion 26 is an electrode having a width narrower than the width of the first contact 23 in the gate length direction.
  • the first connecting portion 26 connects one side and the other side of the first contact 23.
  • the first connection portion 26 is connected to the center of each first contact 23 in the gate length direction.
  • the second electrode portion 18 also has a second connecting portion 27.
  • the second connection portion 27 is an electrode having a width narrower than the width of the second contact 24 in the gate length direction.
  • the second connecting portion 27 connects one side and the other side of the second contact 24.
  • the second connection portion 27 is connected to the center of each second contact 24 in the gate length direction.
  • connection parts 26 and 27 are filled in a contact hole formed in the insulating film 16.
  • the first connection portion 26 is connected to the source region 12.
  • the second connection portion 27 is connected to the drain region 13.
  • the two first contacts 23 are connected in the gate width direction by the first connecting portion 26. Further, the two second contacts 24 are connected to each other in the gate width direction by the second connecting portion 27. As a result, the connection area between the wiring and each of the contacts 23, 24 is increased by the area of each of the connection portions 26, 27, so that the contact open defect can be further reduced.
  • the first connecting portion 26 may be connected to one end side of each first contact 23 in the gate length direction.
  • the first connecting portion 26 may be connected to the other end side of each first contact 23 in the gate length direction. The same applies to the second contact 24.
  • the first electrode part 17 may have a plurality of first connection parts 26.
  • first connection parts 26 For example, as shown in FIG. 7, two first connecting portions 26 are connected to both ends of each first contact 23 in the gate length direction.
  • the two first connecting portions 26 are connected to positions other than both ends of each first contact 23 in the gate length direction.
  • the number of the first connecting portions 26 is not limited to two and may be three or more. The same applies to the second electrode portion 18.
  • first connecting portions 26 may be connected to each other in the gate width direction by the first connecting portions 26.
  • the connection method may be the same as the method shown in FIGS. 6 to 8. Of course, it is also applicable to four or more first contacts 23. The same applies to the second contact 24.
  • the semiconductor device 10 is not limited to the element structure shown in FIGS. 2 and 3.
  • the MOSFET may be configured as a P type.
  • an N + type region for contact may be formed in the source region 12 and the drain region 13. In this case, each contact 23, 24 is connected to the contact area.
  • the number of contacts 23 and 24 is two, but this does not limit the number of contacts 23 and 24 being the same.
  • Each of the contacts 23 and 24 has a plurality of numbers and may be set to different numbers.

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Abstract

半導体装置（１０）は、半導体層（１１）の主表面（１９）のうちソース領域（１２）に対応する領域に接続された第１電極部（１７）を含む。半導体装置は、半導体層の主表面のうちドレイン領域（１３）に対応する領域に接続された第２電極部（１８）を含む。第１電極部は、ソース領域に対応する領域に接続された複数の第１コンタクト（２３）を有する。第２電極部は、ドレイン領域に対応する領域に接続された複数の第２コンタクト（２４）を有する。半導体層の主表面の面方向のうちの一方向をゲート電極のゲート幅方向と定義する。複数の第１コンタクトは、ゲート電極のゲート幅方向に沿って一列に配置される。複数の第２コンタクトは、ゲート電極のゲート幅方向に沿って一列に配置される。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１８年１１月２３日に出願された日本特許出願２０１８－２１９７９５号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体装置に関する。
　従来より、ゲート領域を挟んでソース領域とドレイン領域とが配置された半導体素子が、例えば特許文献１で提案されている。ソース領域は、ソース領域用のコンタクトに接続される１個のコンタクト領域を有する。ドレイン領域は、ドレイン領域用のコンタクトに接続される１個のコンタクト領域を有する。コンタクトは、配線に接続される電極である。
特開平７－１２２７４３号公報
　半導体技術の分野では、異物のスクリーニング等の検査検出率や製造工程の異物低減対策が継続して行われている。しかし、上記従来の技術では、ソース領域やドレイン領域に接続されるコンタクトは１個である。このため、コンタクトに異物が付着した場合、コンタクトオープンになる可能性がある。そして、コンタクトオープンの不良を低減する検査の手法は未だに確立されていない。したがって、コンタクトオープンの不良そのものを低減させる必要が生じている。
　本開示は、コンタクトオープンの不良を低減させることができる構成を備えた半導体装置を提供することを目的とする。
　本開示の一態様による半導体装置は、半導体層、ソース領域、ドレイン領域、ゲート電極、第１電極部、及び第２電極部を含む。
　半導体層は、主表面を有し、主表面の面方向のうちの一方向に沿って主表面側にチャネルが発生する。
　ソース領域及びドレイン領域は、半導体層のうちチャネルが発生する部分を挟むように半導体層の表層部に形成される。
　ゲート電極は、チャネルの上方に形成されていると共に、主表面の面方向のうちの一方向に沿って形成される。
　第１電極部は、半導体層の主表面のうちソース領域に対応する領域に接続される。第２電極部は、半導体層の主表面のうちドレイン領域に対応する領域に接続される。
　第１電極部は、ソース領域に対応する領域に接続された複数の第１コンタクトを有する。第２電極部は、ドレイン領域に対応する領域に接続された複数の第２コンタクトを有する。
　半導体層の主表面の面方向のうちの一方向をゲート電極のゲート幅方向と定義する。複数の第１コンタクトは、ゲート電極のゲート幅方向に沿って一列に配置されている。複数の第２コンタクトは、ゲート電極のゲート幅方向に沿って一列に配置されている。
　これによると、第１コンタクトが複数設けられているので、第１コンタクトの全てがコンタクトオープンになりにくくなる。同様に、第２コンタクトが複数設けられているので、第２コンタクトの全てがコンタクトオープンになりにくくなる。したがって、コンタクトオープンの不良を低減させることができる。
　本開示についての上記及び他の目的、特徴や利点は、添付図面を参照した下記詳細な説明から、より明確になる。添付図面において、
図１は、第１実施形態に係る半導体装置の平面図であり、 図２は、図１のII－II断面図であり、 図３は、図１のIII－III断面図であり、 図４は、第１実施形態に係る第１電極部の変形例を示した平面図であり、 図５は、第２実施形態に係る半導体装置の平面図であり、 図６は、第２実施形態に係る第１電極部の変形例を示した平面図であり、 図７は、第２実施形態に係る第１電極部の変形例を示した平面図であり、 図８は、第２実施形態に係る第１電極部の変形例を示した平面図であり、 図９は、第２実施形態に係る第１電極部の変形例を示した平面図である。
　以下に、図面を参照しながら本開示を実施するための複数の形態を説明する。各実施形態において先行する実施形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各実施形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の実施形態を適用することができる。各実施形態で具体的に組合せが可能であることを明示している部分同士の組合せばかりではなく、特に組合せに支障が生じなければ、明示してなくとも実施形態同士を部分的に組み合せることも可能である。
　（第１実施形態）
　以下、第１実施形態について図を参照して説明する。本実施形態に係る半導体装置は、例えばＮ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET）である。
　図１～図３に示されるように、半導体装置１０は、Ｎ型の半導体層１１、Ｎ型のソース領域１２、Ｎ型のドレイン領域１３、ゲート酸化膜１４、ゲート電極１５、絶縁膜１６、第１電極部１７、及び第２電極部１８を含む。
　図２及び図３に示されるように、半導体層１１は、主表面１９を有する。半導体層１１は、例えば、ＳＯＩ基板のシリコン層である。半導体層１１は、例えば単独のシリコン基板でも良い。
　また、半導体層１１は、Ｐ型のウェル領域２０を有する。ウェル領域２０は、半導体層１１の主表面１９側に形成された一定の領域である。半導体層１１の主表面１９側には、半導体層１１の主表面１９の面方向のうちの一方向に沿って、チャネルが発生する。チャネルは、ウェル領域２０のうちの主表面１９側に発生する。
　ソース領域１２及びドレイン領域１３は、半導体層１１の表層部に形成されたＮ型の領域である。「半導体層１１の表層部」とは、半導体層１１の厚み方向における主表面１９側の領域である。表層部には主表面１９が含まれる。電源側に電気的に接続されるＮ型の領域がドレイン領域１３となる。グランド側に電気的に接続されるＮ型の領域がソース領域１２となる。
　ソース領域１２及びドレイン領域１３は、半導体層１１のうちチャネルが発生する部分を挟むように、ウェル領域２０のうちの主表面１９側に形成されている。つまり、ソース領域１２及びドレイン領域１３は、一定の間隔を空けて形成されている。
　図２に示されるように、ゲート酸化膜１４は、半導体層１１の主表面１９のうちのチャネルが発生する領域に形成されている。ゲート酸化膜１４は、半導体層１１の主表面１９の酸化処理等によって形成される。ゲート酸化膜１４は、例えばＳｉＯ２等の絶縁膜である。
　ゲート電極１５は、ゲート酸化膜１４の上に形成されている。すなわち、ゲート電極１５は、チャネルの上方に形成されている。ゲート電圧がゲート電極１５に印加されると、半導体層１１の表層部にチャネルが発生する。これにより、ドレイン・ソース間に電流が流れる。
　また、図１に示されるように、ゲート電極１５は、半導体層１１の主表面１９の面方向のうちの一方向に沿って形成されている。つまり、ゲート電極１５は、直線状にレイアウトされている。ゲート電極１５は、例えばポリシリコンである。ポリシリコンは、例えばＣＶＤ法によって形成される。
　ここで、半導体層１１の主表面１９の面方向のうちの一方向をゲート電極１５のゲート幅方向と定義する。また、半導体層１１の主表面１９の面方向において、ゲート幅方向に垂直な方向をゲート長方向と定義する。よって、ソース領域１２及びドレイン領域１３はゲート幅方向に沿って形成されていると共に、ゲート長方向において離間して位置している。
　図２及び図３に示されるように、絶縁膜１６は、主に、半導体層１１の主表面１９に形成されている。絶縁膜１６は、半導体層１１の主表面１９のうち、ソース領域１２及びドレイン領域１３に対応する領域、ゲート酸化膜１４及びゲート電極１５を覆っている。絶縁膜１６は、例えばシリコン酸化膜である。絶縁膜１６は、例えばＣＶＤ法によって形成される。
　また、絶縁膜１６は、複数のホール２１、２２を有する。各ホール２１、２２はコンタクトホールである。第１ホール２１は、２個設けられている。第１ホール２１は、半導体層１１の主表面１９のうち、ソース領域１２に対応する領域に通じている。２個の第１ホール２１は、ゲート電極１５のゲート幅方向に沿って一列に配置されている。
　第２ホール２２は、２個設けられている。第２ホール２２は、半導体層１１の主表面１９のうち、ドレイン領域１３に対応する領域に通じている。２個の第２ホール２２は、ゲート電極１５のゲート幅方向に沿って一列に配置されている。なお、絶縁膜１６は、ゲート電極１５に通じる図示しないコンタクトホールも有している。
　第１電極部１７は、ソース用の電極である。第１電極部１７は、半導体層１１の主表面１９のうちソース領域１２に対応する領域に接続されている。第１電極部１７は、ソース領域１２に対応する領域に接続された２個の第１コンタクト２３を有する。
　２個の第１コンタクト２３は、２個の第１ホール２１にそれぞれ埋められている。すなわち、図１に示されるように、２個の第１コンタクト２３がゲート電極１５のゲート幅方向に沿って一列に配置されている。言い換えると、ゲート長方向において、ゲート電極１５から一方の第１コンタクト２３までの距離と、ゲート電極１５から他方の第１コンタクト２３までの距離と、が同じである。
　本実施形態では、２個の第１コンタクト２３は、ゲート電極１５のゲート幅方向に沿って互いに離間して配置されている。つまり、２個の第１コンタクト２３は、ゲート幅方向に沿って離れて位置している。
　第２電極部１８は、ドレイン用の電極である。第２電極部１８は、半導体層１１の主表面１９のうちドレイン領域１３に対応する領域に接続されている。第２電極部１８は、ドレイン領域１３に対応する領域に接続された複数の第２コンタクト２４を有する。
　２個の第２コンタクト２４は、２個の第２ホール２２にそれぞれ埋められている。すなわち、２つの第２コンタクト２４がゲート電極１５のゲート幅方向に沿って一列に配置されている。ゲート長方向において、ゲート電極１５から一方の第２コンタクト２４までの距離と、ゲート電極１５から他方の第２コンタクト２４までの距離と、が同じである。２個の第２コンタクト２４は、ゲート電極１５のゲート幅方向に沿って互いに離間して配置されている。
　各コンタクト２３、２４の平面形状は、例えば正方形である。各コンタクト２３、２４の平面形状は、長方形でも良い。各コンタクト２３、２４は、例えば、Ａｌ、Ｃｕ、Ｗ等の金属材料である。各コンタクト２３、２４は、図示しない配線に接続される。各コンタクト２３、２４は、例えばＣＶＤ法によって形成される。
　図１に示されるように、本実施形態では、ゲート電極１５がゲート長方向に２本形成されている。また、ウェル領域２０がゲート幅方向に互いに離間して２箇所形成されている。半導体層１１の主表面１９の面方向において、２箇所のウェル領域２０は２本のゲート電極１５と交差している。
　一方のウェル領域２０において、ソース領域１２は、ウェル領域２０のうち２本のゲート電極１５の間に位置している。ドレイン領域１３は、ウェル領域２０のうち２本のゲート電極１５に挟まれていない位置に形成されている。つまり、ゲート長方向に２個の半導体素子２５が形成されている。ソース領域１２は２個の半導体素子２５に共通になっている。
　他方のウェル領域２０も同じ構造である。したがって、図１には４個の半導体素子２５が１つのセルとして示されている。なお、セルはデジタルセルとして構成されていても良いし、アナログセルとして構成されていても良い。
　以上説明したように、半導体装置１０には第１コンタクト２３が２個設けられているので、第１コンタクト２３の両方がコンタクトオープンになりにくくなる。同様に、第２コンタクト２４が２個設けられているので、第２コンタクト２４の全てがコンタクトオープンになりにくくなる。したがって、半導体装置１０におけるコンタクトオープンの不良を低減させることができる。
　本開示の発明者らは、各コンタクト２３、２４を２個設けた半導体装置１０を多数形成すると共に、コンタクトオープンとなった半導体装置１０の数を調べた。その結果、コンタクトオープンの半導体装置１０はほぼ０であった。この結果から、コンタクトオープンの不良を低減できたことがわかった。
　また、半導体層１１に電流が流れることで、半導体層１１の温度上昇と共にスイッチング時間が増加する等の温度特性が生じることが知られている。しかし、各コンタクト２３、２４がゲート幅方向に一列に配置されている。言い換えると、ゲート長方向において、ゲート電極１５から各第１コンタクト２３までの距離が同じであるので、ゲート長方向において電流が流れる範囲を最小限に留めることができる。すなわち、ゲート長方向において熱が発生する範囲を最小限に留めることができる。したがって、各コンタクト２３、２４の数が２個であるとしても、温度特性に強い半導体装置１０を提供することができる。
　また、半導体装置１０には各コンタクト２３、２４が２個設けられているので、１個設けられる場合よりも製造ばらつきに強い半導体装置１０を得ることができる。さらに、２個の第１コンタクト２３のうちの一方がコンタクトオープンになったとしても、他方の電気的接続は保たれている。よって、半導体素子２５の動作速度の低下を防止することができる。
　変形例として、図４に示されるように、第１電極部１７は３個の第１コンタクト２３を有していても良い。この場合、３個の第１コンタクト２３がゲート幅方向に沿って一列に設けられる。また、第１コンタクト２３は３個に限られず、４個以上設けられていても良い。第２電極部１８についても同様である。
　（第２実施形態）
　本実施形態では、主に、第１実施形態と異なる部分について説明する。図５に示されるように、第１電極部１７は、第１接続部２６を有する。第１接続部２６は、ゲート長方向における第１コンタクト２３の幅よりも狭い幅の電極である。第１接続部２６は、第１コンタクト２３の一方と他方とを接続する。第１接続部２６は、ゲート長方向における各第１コンタクト２３の中央に接続されている。
　また、第２電極部１８は、第２接続部２７を有する。第２接続部２７は、ゲート長方向における第２コンタクト２４の幅よりも狭い幅の電極である。第２接続部２７は、第２コンタクト２４の一方と他方とを接続する。第２接続部２７は、ゲート長方向における各第２コンタクト２４の中央に接続されている。
　各接続部２６、２７は、絶縁膜１６に形成されたコンタクトホールに埋められている。第１接続部２６はソース領域１２に接続されている。第２接続部２７はドレイン領域１３に接続されている。
　したがって、２個の第１コンタクト２３は、第１接続部２６によってゲート幅方向に接続されている。また、２個の第２コンタクト２４は、第２接続部２７によってゲート幅方向に接続されている。これにより、配線と各コンタクト２３、２４との接続面積が各接続部２６、２７の面積だけ増えるので、コンタクトオープンの不良をさらに低減することができる。
　変形例として、図６に示されるように、第１接続部２６は、ゲート長方向における各第１コンタクト２３の一端側に接続されていても良い。もちろん、第１接続部２６は、ゲート長方向における各第１コンタクト２３の他端側に接続されていても良い。これは、第２コンタクト２４についても同様である。
　変形例として、第１電極部１７は、複数の第１接続部２６を有していても良い。例えば図７に示されるように、２本の第１接続部２６がゲート長方向における各第１コンタクト２３の両端に接続される。あるいは、図８に示されるように、２本の第１接続部２６がゲート長方向における各第１コンタクト２３の両端以外の位置に接続される。第１接続部２６は２本に限られず、３本以上でも良い。これは、第２電極部１８についても同様である。
　変形例として、図９に示されるように、３個の第１コンタクト２３の隣同士が第１接続部２６によってゲート幅方向に接続されていても良い。接続方法は図６～図８に示された方法と同じでも良い。もちろん、４個以上の第１コンタクト２３にも適用できる。これは、第２コンタクト２４についても同様である。
　本開示は上述の実施形態に限定されることなく、本開示の趣旨を逸脱しない範囲内で、以下のように種々変形可能である。
　例えば、半導体装置１０は、図２及び図３に示された素子構造に限定されない。ＭＯＳＦＥＴはＰ型として構成されていても良い。また、ソース領域１２やドレイン領域１３にはコンタクト用のＮ＋型領域が形成されていても良い。この場合、各コンタクト２３、２４はコンタクト用の領域に接続される。
　上記各実施形態では、各コンタクト２３、２４は２個ずつであるが、これは各コンタクト２３、２４が同数であることを限定するものではない。各コンタクト２３、２４は複数の個数であり、かつ、異なる個数に設定されていても良い。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (4)

  1. 　主表面（１９）を有し、前記主表面の面方向のうちの一方向に沿って前記主表面側にチャネルが発生する半導体層（１１）と、
    　前記半導体層のうち前記チャネルが発生する部分を挟むように前記半導体層の表層部に形成されたソース領域（１２）及びドレイン領域（１３）と、
    　前記チャネルの上方に形成されていると共に、前記主表面の面方向のうちの一方向に沿って形成されたゲート電極（１５）と、
    　前記半導体層の前記主表面のうち前記ソース領域に対応する領域に接続された第１電極部（１７）と、
    　前記半導体層の前記主表面のうち前記ドレイン領域に対応する領域に接続された第２電極部（１８）と、
    　を含み、
    　前記第１電極部は、前記ソース領域に対応する領域に接続された複数の第１コンタクト（２３）を有し、
    　前記第２電極部は、前記ドレイン領域に対応する領域に接続された複数の第２コンタクト（２４）を有し、
    　前記半導体層の前記主表面の面方向のうちの前記一方向を前記ゲート電極のゲート幅方向と定義すると、
    　前記複数の第１コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って一列に配置され、
    　前記複数の第２コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って一列に配置された半導体装置。
  2. 　前記複数の第１コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って互いに離間して配置され、
    　前記複数の第２コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って互いに離間して配置された請求項１に記載の半導体装置。
  3. 　前記半導体層の前記主表面の面方向において、前記ゲート幅方向に垂直な方向をゲート長方向と定義すると、
    　前記第１電極部は、前記ゲート長方向における前記第１コンタクトの幅よりも狭い幅の第１接続部（２６）を有し、
    　前記複数の第１コンタクトの隣同士が前記第１接続部によって前記ゲート幅方向に接続され、
    　前記第２電極部は、前記ゲート長方向における前記第２コンタクトの幅よりも狭い幅の第２接続部（２７）を有し、
    　前記複数の第２コンタクトの隣同士が前記第２接続部によって前記ゲート幅方向に接続された請求項１に記載の半導体装置。
  4. 　前記複数の第１コンタクトは、２個であり、
    　前記複数の第２コンタクトは、２個である請求項１ないし３のいずれか１つに記載の半導体装置。
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