JP3928608B2 - 薄膜半導体素子 - Google Patents

Description

本発明はオン状態とオフ状態が切換可能な半導体素子に関するものであり、特に薄膜状の半導体層で高い耐圧特性を実現し得る半導体素子に関する。

薄膜状の半導体層によってオン状態とオフ状態が切換可能な半導体素子を構成する技術が知られており、特開昭６２−１７４９７７号公報に開示されている。
本明細書に添付する図４はこれを説明するものであり、絶縁性の支持基板４０上にドレイン電極４５ｃが形成されている。ドレイン電極４５ｃの上部に高不純物濃度のｎ⁺ ドレイン領域４５が形成されている。ドレイン領域４５の上部に低不純物濃度のｎチャンネル領域４６が形成されている。ｎチャンネル領域４６の上面には凹凸が形成されており、凸部頂点に高不純物濃度のｎ⁺ ソース領域４３が形成されている。ｎ⁺ ソース領域４３の上部にはソース電極４３ｃが形成されている。凹部の側面と底面にはアンドープのゲート領域４４が形成されている。ゲート領域４４の外側にゲート電極４４ｃが形成されている。 この構成の半導体素子によると、ゲート電極４４ｃに印加する電位の切換えによって、ソース領域４３とドレイン領域４５間の抵抗値を切換えることができる。
特開昭６２−１７４９７７号公報

上記素子は静電誘導トランジスタとして良好に作動するものの、その耐圧が基本的にチャンネル領域４６の膜厚Ｌに大きく依存する。そのためＳ_i基板中に酸素イオンを注入した後高温アニール処理してＳ_iＯ₂ 絶縁膜上にＳｉ膜を形成するＳＩＭＯＸ法等のように、薄い膜厚の半導体層を形成する方法によると充分な耐圧を得ることができない。
そこで本発明では薄い膜厚であってもなお充分な耐圧を得ることのできる半導体素子を実現したものである。

本発明に係わる薄膜半導体は、薄膜状の第１導電型の半導体層を備え、この第１導電型の半導体層の主表面内における中間部位において、少なくとも２箇所に第２導電型のゲート領域が形成されている。
又、前記第１導電型の半導体層の主表面内で、前記ゲート領域を挟んで、前記ゲート領域の配列と対向する部位において、第１導電型のソース領域とドレイン領域が形成されている。
また、前記第１導電型の半導体層は、前記ゲート領域と接触した上下の薄膜状の第２導電型の半導体層間に挟み込まれた状態で絶縁材中に形成されている。
前記上下の薄膜状の第２導電型の半導体層のうち、下側の薄膜状の第２導電型の半導体層は、前記ソース領域と前記ドレイン領域に非接触であり、前記ゲート領域と前記ドレイン領域の不純物濃度は、前記薄膜状の第１導電型の半導体層の濃度より濃い。

本発明の構成によると、基本的に１層の半導体層で素子が形成される。すなわち半導体層の積層構造ではなく、層の面的ひろがりのなかにソース領域・ゲート領域・ドレイン領域が形成される。この構成は静電誘導トランジスタまたは接合形の電界効果トランジスタを一層のなかに実現したものであり、ゲート領域の電位によってソース領域とドレイン領域間の導通・非導通が切換えられる。
この構成によると、ゲート領域とドレイン領域の面内における距離の調整によって耐圧特性を調整できることから、薄い膜厚でも必要な耐圧を確保できる。
また、第１導電型の薄膜が第２導電型の薄膜に挟み込まれた状態で絶縁材中に形成されていて、第２導電型の下側の層が前記ソース領域と前記ドレイン領域に非接触であり、前記ゲート領域と前記ドレイン領域の不純物濃度は、前記薄膜状の第１導電型の半導体層の濃度より濃い状態であるので、第１導電型の半導体層と絶縁材の界面にリーク電流が流れることが抑制されると共に、高耐圧化を図ることができる。

本発明によると、第１導電型の薄膜が第２導電型の薄膜に挟み込まれた状態で絶縁材中に形成されて第２導電型の下側の層がソース領域とドレイン領域に非接触であり、前記ゲート領域と前記ドレイン領域の不純物濃度は、前記薄膜状の第１導電型の半導体層の濃度より濃い状態であるので、第１導電型の半導体層と絶縁材の界面にリーク電流が流れることが抑制されると共に、高耐圧化を図ることができる。

次に本発明の３つの実施例を順に説明する。
第１実施例（図１参照）
図１において(A) は(C) 図のＡ−Ａ断面、(B) は (A)図のＢ−Ｂ矢視図を示している。図中１０は支持基板であり、Ｓｉあるいはガラスが好適であるが金属であってもよい。図中１１は絶縁膜であり、この実施例ではＳ_iＯ₂ で形成されている。支持基板１０とその表面に形成された絶縁膜１１で絶縁性の支持基板が形成されている。

絶縁膜１１中に薄膜状の第１導電型（この場合はＮ型）の半導体層１２が形成されている。製造の際には絶縁膜１１中に(A) 図に示されているように、１つ１つの素子に対応する面積を有する半導体層１２が複数形成されている。製造後半導体層１２間でダイシングされ、(B)(C)に示す単位素子に分割される。

半導体層１２の主表面Ｓ内における中間部位において、第２導電型（この場合はＰ型）のゲート領域が複数箇所（この場合は１４Ｌと１４Ｒの２箇所）に形成されている。この実施例の場合、ゲート領域１４Ｌ，１４Ｒは、図中左右方向における中間部位に形成されており、ゲート領域１４Ｌは図示上方に、ゲート領域１４Ｒは図示下方の位置に形成されている。ゲート領域１４は３箇所以上に分割されていてもよいし、また１箇所に集中されていてもよい。

半導体層１２の主表面Ｓ内でゲート領域１４Ｌ，１４Ｒを挟んで対向する箇所に、Ｎ型不純物が高濃度にドープされているｎ⁺ ソース領域１３とｎ⁺ ドレイン領域１５が形成されている。半導体層１２のうち、ゲート領域１４Ｌとゲート領域１４Ｒ間の領域がチャンネル領域となる。

ソース領域１３とゲート領域１４Ｌ，Ｒとドレイン領域１５に対応する部位において絶縁膜１１に窓があけられており、これらの窓を通してソース電極１３ｃがソース領域１３に接続され、ゲート電極１４ｃがゲート領域１４Ｌ，Ｒに接続され、ドレイン電極１５ｃがドレイン領域１５に接続されている。

この半導体素子は静電誘導トランジスタとなっており、ノーマリオン形もしくはノーマリオフ形のいずれかを実現できる。ノーマリオン形で形成されている場合、ゲート電極１４ｃに電位が加えられない間、ソース・ドレイン間抵抗が低くなっている。ゲート電極１４ｃにマイナスの電位を加えてゆくと、ゲート領域１４Ｌ，１４Ｒ間のチャンネル領域に空乏層が広がり、ソース・ドレイン間抵抗が高くなる。例えばゲート電極１４ｃに−５ボルトが加わると、ドレイン電圧が３０ボルト以下ではソース・ドレイン間に電流が流れないという特性を実現できる。

この実施例によると、ゲート領域１４Ｌ，Ｒとドレイン領域１５間の距離Ｌ１と、半導体層１２の不純物濃度の調整によって耐圧を調整することができる。また静電誘導トランジスタに実現したい特性によっては不純物濃度を任意に選択できないこともあるが、その場合にも前記距離Ｌ１の調整によって必要な耐圧を得ることができる。

第２実施例（図２参照）
この実施例は図２に示されている。なお平面図は図１(B)(C)と同一のため省略してある。
この実施例では、薄膜状の第１導電型半導体層２２ｂが第２導電型半導体層２２ａ，２２ｃに挟み込まれた状態で絶縁膜２１中に形成されている。その他の点は第１実施例と同等であり、同等の部材には下一桁が同じ参照数字を付してある。
このように、第１導電型半導体層２２ｂが第２導電型半導体層２２ａ，２２ｃに挟み込まれていると、半導体層と絶縁材の界面を流れるソース・ドレイン間のリーク電流が低減される。

第３実施例（図３参照）
この実施例は、薄膜半導体素子として、静電誘導トランジスタとＭＯＳトランジスタを直列に接続した構造を実現したものであり、図３に示されている。なお第１、第２実施例と共通部分には下一桁が同じ参照数字を用いることで説明を省略する。
図３(B) によく示されているように、この実施例の場合、ゲート領域３４Ｌ，３４Ｒとソース領域３３間の第１導電型半導体層３２の主表面Ｓ内の中間部位において第２導電型のＭＯＳトランジスタ用チャンネル領域３８が形成されている。

このために、図３(A) に示されているように、絶縁膜３１中にまずＰ型の半導体膜３２ｄを作っておく。次にＭＯＳトランジスタ用チャンネル領域３８を除いて少なくとも上半分をＮ型の半導体膜３２ｅに変換する。その後は第１、第２実施例と同様、ｎ⁺ ソース領域３３、Ｐ⁺ ゲート領域３４Ｌ，３４Ｒ、ｎ⁺ ドレイン領域３５を形成する。ＭＯＳトランジスタ用チャンネル領域３８に絶縁膜３１を介して対向する位置にＭＯＳトランジスタ用ゲート電極３７が形成されている。またソース領域３３に接続される電極３３ｃとゲート領域３４Ｌ，３４Ｒに接続される電極３４ｃは相互に接続され、ソース領域３３とゲート領域３４Ｌ，３４Ｒは常時同電位に保たれる。

この構成によると、ゲート領域３４Ｌ，３４ＲとＭＯＳトランジスタ用チャンネル領域３８間の第１導電型半導体層３６Ｂ１がＭＯＳトランジスタのドレイン領域となり、ソース領域３３とチャンネル領域３８とドレイン領域３６Ｂ１でＭＯＳトランジスタが構成される。またＭＯＳトランジスタのドレイン領域３６Ｂ１は同時に静電誘導トランジスタのソース領域ともなり、ソース領域３６Ｂ１とゲート領域３４Ｌ，３４Ｒとドレイン領域３５で静電誘導トランジスタが構成されている。

電極３３ｃ（３４ｃ）でＭＯＳトランジスタのソース領域３３と静電誘導トランジスタのゲート領域３４Ｌ，３４Ｒは同電位に保たれる。また静電誘導トランジスタとしてはノーマリオン形として形成されている。
ＭＯＳトランジスタ用ゲート電極３７にＭＯＳトランジスタをオンさせる電位が加わると、ＭＯＳトランジスタはオンする。このときは静電誘導型トランジスタのソース領域３６Ｂ１とゲート領域３４Ｌ，３４Ｒ間に電圧が加わらない。静電誘導トランジスタはノーマリオンの特性を有するため、全体としてオンする。すなわちＭＯＳトランジスタ用ゲート電極３７にオン電圧が加えられることで電極３３ｃと電極３５ｃ間に電流が流れる。

ＭＯＳトランジスタ用ゲート電極３７の電圧がＭＯＳトランジスタをオフする電圧になると、ＭＯＳトランジスタのドレイン領域であり静電誘導トランジスタのソース領域である領域３６Ｂ１が正電位となり、静電誘導トランジスタのソース３６Ｂ１とゲート３４Ｌ，３４Ｒ間は逆バイアス状態となる。このために静電誘導トランジスタもオフされてしまう。ＭＯＳトランジスタのドレイン領域３６Ｂ１の正電位がＭＯＳトランジスタの耐圧以下であり、しかもこの電位が静電誘導トランジスタのゲート領域３４Ｌ，３４Ｒからの空乏層を広げて静電誘導トランジスタをオフさせてしまうのである。この結果、素子全体の耐圧は著しく高められる。以上の実施例において、ゲート領域（１４，２４，３４）を、他の領域の半導体とショットキー接合を形成する物質にすると、さらに耐圧性を高めることができる。
なお以上の実施例では、第１導電型をＮ型とする例について説明したが、Ｐ型としてもよいことは当然のことである。また図３のＭＯＳトランジスタをＬＤＭＯＳ（横型２重拡散ＭＯＳ）としてもよい。さらに静電誘導トランジスタを接合形の電界効果トランジスタとしてもよい。

第１実施例の薄膜半導体素子を示す図 第２実施例の薄膜半導体素子を示す図 第３実施例の薄膜半導体素子を示す図 従来の薄膜半導体素子を示す図

符号の説明

１０，２０，３０：支持基板
１１，２１，３１：絶縁膜
１２，２２，３２：第１導電型半導体層
１３，２３，３３：ソース領域
１４Ｌ，２４Ｌ，３４Ｌ，１４Ｒ，２４Ｒ，３４Ｒ：ゲート領域
１５，２５，３５：ドレイ領域
３８：ＭＯＳトランジスタ用チャンネル領域

Claims (1)

1. 薄膜状の第１導電型の半導体層を備え、第１導電型の半導体層の主表面内における中間部位において、少なくとも２箇所に第２導電型のゲート領域が形成されており、
   前記第１導電型の半導体層の主表面内で前記ゲート領域を挟んで、前記ゲート領域の配列と対向する部位において、第１導電型のソース領域とドレイン領域が形成されており、
   前記第１導電型の半導体層が、前記ゲート領域と接触した上下の薄膜状の第２導電型の半導体層間に挟み込まれた状態で絶縁材中に形成され、
   前記下側の薄膜状の第２導電型の半導体層は、前記ソース領域と前記ドレイン領域に非接触で形成され、
   前記ゲート領域と前記ドレイン領域の不純物濃度は、前記薄膜状の第１導電型の半導体層の濃度より濃いことを特徴とする薄膜半導体素子。

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