JP2009004501A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置２０は、ｎ⁺型シリコン基板１の上面上に形成され、ｎ型ウェル領域２ａおよびｐ^-型領域２ｂを有するエピタキシャル層２と、ｎ型ウェル領域２ａに形成されたトレンチ３と、トレンチ３の内面上にシリコン酸化膜４を介して形成された埋め込み電極５とを備えている。そして、隣接するトレンチ３間の領域が電流通路１２となり、かつ、トレンチ３の周辺に形成される空乏層１３で隣接するトレンチ３間の領域が塞がれることにより電流通路１２が遮断される一方、トレンチ３の周辺に形成された空乏層１３の少なくとも一部が消滅することにより電流通路１２が開くように構成されており、ｎ⁺型シリコン基板１とｐ^-型領域２ｂとの接合部分がツェナーダイオードとなっている。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。

図１９は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１９を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ⁺型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ^-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域（ソース領域）１０２ｃが形成されている。

また、エピタキシャル層１０２には、ｎ⁺型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ^-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。

具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。

このように、従来のＭＯＳＦＥＴでは、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。

また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。

特開２００１−７１４９号公報

しかしながら、図１９に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の第１領域と、第１領域上に設けられた一導電型の第２領域および逆導電型の第３領域とを有する半導体層と、半導体層の第２領域に少なくとも形成され、互いに所定の間隔を隔てて配置された複数のトレンチと、複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備えている。そして、半導体層の隣接するトレンチ間の各領域が電流通路となり、かつ、トレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路が開くように構成されており、第１領域と第３領域との接合部分がツェナーダイオードとなっている。

この一の局面による半導体装置では、上記のように、一導電型の第１領域上に設けられた一導電型の第２領域に、埋め込み電極が埋め込まれる複数のトレンチを形成し、かつ、トレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路（半導体層の隣接するトレンチ間の各領域）が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路（半導体層の隣接するトレンチ間の各領域）が開くように構成することによって、たとえば、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することにより、オン状態（電流通路が開いている状態）からオフ状態（電流通路が遮断されている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、電流通路（半導体層の隣接するトレンチ間の各領域）の空乏層が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。

また、一の局面による半導体装置では、上記のように、一導電型の第１領域上に、一導電型の第２領域に加えて逆導電型の第３領域をさらに設け、かつ、一導電型の第１領域と逆導電型の第３領域との接合部分がツェナーダイオードとなるように構成することによって、スイッチングトランジスタのソース−ドレイン間にツェナーダイオードが接続された状態にすることが可能となる。これにより、半導体装置に静電気やサージ電圧などが入力されたとしても、その静電気やサージ電圧などをツェナーダイオードにより吸収することができるので、半導体装置に静電気やサージ電圧などが入力されることに起因する絶縁破壊などを抑制することができる。その結果、半導体装置が破損するのを抑制することができる。

また、上記した構成では、スイッチングトランジスタとツェナーダイオードとが一体化されているので、スイッチングトランジスタとツェナーダイオードとを接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタおよびツェナーダイオードを含む回路の小面積化を図ることができる。

上記一の局面による半導体装置において、好ましくは、半導体層の上面上に形成された電極層をさらに備え、第２領域および第３領域は、電極層を介して互いに電気的に接続されている。このように構成すれば、容易に、スイッチングトランジスタのソース−ドレイン間にツェナーダイオードが接続された状態にすることができる。

上記一の局面による半導体装置において、好ましくは、半導体層は、一導電型の第１領域、一導電型の第２領域および逆導電型の第３領域に加えて、逆導電型の第３領域に設けられた一導電型の第４領域をさらに有しており、第３領域と第４領域との接合部分がツェナーダイオードとなっている。このように構成すれば、スイッチングトランジスタのソース−ドレイン間に加えて、スイッチングトランジスタのソース−ゲート間にもツェナーダイオードが接続された状態にすることが可能となる。これにより、静電気やサージ電圧などに起因する半導体装置の絶縁破壊などをより抑制することができる。

この場合、好ましくは、第４領域は、複数の埋め込み電極のうちの所定の埋め込み電極に電気的に接続されている。このように構成すれば、容易に、スイッチングトランジスタのソース−ゲート間にツェナーダイオードが接続された状態にすることができる。

上記一の局面による半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより電流通路が開くように構成されていてもよい。

上記一の局面による半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより電流通路が開くように構成されていてもよい。

この場合、第２埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。

上記一の局面による半導体装置において、半導体層の隣接するトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散層をさらに備え、トレンチおよび拡散層の各々の周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより電流通路が開くように構成されていてもよい。

なお、上記一の局面による半導体装置において、電流通路を遮断する場合に、隣接するトレンチの各々の周辺に形成される空乏層が互いに連結された状態になるように構成されていてもよい。このように構成すれば、確実に、電流通路（半導体層の隣接するトレンチ間の各領域）を空乏層で塞ぐことができる。

また、上記一の局面による半導体装置において、隣接するトレンチ間の距離は、隣接するトレンチの各々の周辺に形成される空乏層の一部が互いに重なるように設定されていてもよい。このように構成すれば、容易に、隣接するトレンチの各々の周辺に形成される空乏層を互いに連結させることができる。

以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。

以下、発明を具体化した実施形態を、図面を参照して詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面図である。図２は、図１に示した第１実施形態による半導体装置の平面図である（ソース電極を省略した図）。図３は、図２の一部を拡大した図である。図４は、図１に示した第１実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。図５は、図１に示した第１実施形態による半導体装置の等価回路である。まず、図１〜図５を参照して、第１実施形態による半導体装置の構造について説明する。

第１実施形態の半導体装置２０は、図１および図２に示すように、領域２０ａと、その領域２０ａの外側に設けられた領域２０ｂとを有している。この半導体装置２０の領域２０ａおよび２０ｂは、平面的に見て、領域２０ａを領域２０ｂが囲むように配置されている。そして、半導体装置２０の領域２０ａは、ノーマリオフ型のスイッチングトランジスタとして機能するように構成されており、半導体装置２０の領域２０ｂは、ツェナーダイオードとして機能するように構成されている。すなわち、第１実施形態の半導体装置２０は、スイッチングトランジスタおよびツェナーダイオードが一体的に設けられた構造を有している。

具体的な構造としては、第１実施形態の半導体装置２０では、図１に示すように、ｎ⁺型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｐ^-型シリコンからなるエピタキシャル層２が形成されている。ｎ⁺型シリコン基板１には、後述するドレイン電極１０との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。なお、ｎ⁺型シリコン基板１は、本発明の「半導体層」および「一導電型の第１領域」の一例であり、エピタキシャル層２は、本発明の「半導体層」の一例である。

また、エピタキシャル層２は、ｎ型ウェル領域２ａおよび２ｃと、ｐ^-型領域２ｂとを有している。エピタキシャル層２のｎ型ウェル領域２ａおよび２ｃは、エピタキシャル層２の上面側からｎ型不純物がイオン注入されることによって形成されており、ｎ⁺型シリコン基板１の上面にまで達している。また、エピタキシャル層２のｐ^-型領域２ｂは、ｎ型不純物がイオン注入されていない領域によって構成されている。なお、エピタキシャル層２のｎ型ウェル領域２ａおよび２ｃのｎ型不純物濃度は、たとえば、約５×１０¹⁵ｃｍ^-3〜約１×１０¹⁸ｃｍ^-3に設定されている。また、エピタキシャル層２のｎ型不純物がイオン注入されていない領域（ｐ^-型領域２ｂ）のｐ型不純物濃度は、たとえば、約５×１０¹⁵ｃｍ^-3〜約１×１０¹⁸ｃｍ^-3に設定されている。

また、エピタキシャル層２のｎ型ウェル領域２ａは、半導体装置２０の領域２０ａに対応する全領域に設けられているとともに、エピタキシャル層２のｎ型ウェル領域２ｃは、半導体装置２０の領域２０ｂに対応する領域の最も外側に設けられている。このため、エピタキシャル層２のｐ^-型領域２ｂは、半導体装置２０の領域２０ｂに対応する領域において、ｎ型ウェル領域２ｃよりも内側に設けられていることになる。なお、ｎ型ウェル領域２ａは、本発明の「一導電型の第２領域」の一例であり、ｐ^-型領域２ｂは、本発明の「逆導電型の第３領域」の一例である。

また、エピタキシャル層２のｎ型ウェル領域２ａには、エピタキシャル層２の厚み方向に掘られた複数のトレンチ３が形成されている。この複数のトレンチ３は、エピタキシャル層２をその上面（主表面）側からエッチングすることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、エピタキシャル層２の上面側に位置している。さらに、複数のトレンチ３の各々の溝深さは、約０．５μｍ〜約１２μｍに設定されている。この第１実施形態のトレンチ３の溝深さは、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように設定されている。なお、図示しないが、トレンチ３がｎ型エピタキシャル層２を貫通してｎ⁺型シリコン基板１まで達していてもよい。

また、図２および図３に示すように、複数のトレンチ３は、平面的に見て、その各々がエピタキシャル層２の上面に対して平行な所定方向（ｙ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（ｙ方向）と直交する方向（ｘ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配置されている。また、複数のトレンチ３の各々のｘ方向の幅は、約０．１μｍ〜約１μｍに設定されている。なお、複数のトレンチ３のうちの最端に位置するトレンチ３は、エピタキシャル層２のｎ型ウェル領域２ａとｐ^-型領域２ｂとの境界部分を跨ぐように配置されている。

また、図１に示すように、複数のトレンチ３の各々の内面上には、エピタキシャル層２を構成するシリコンを熱酸化処理することによって得られるシリコン酸化膜（絶縁膜）４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。

また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極５が形成されている。この複数の埋め込み電極５の各々は、対応するトレンチ３の途中の深さまでを埋め込んでいる。なお、埋め込み電極５の構成材料としては、ｐ型ポリシリコン以外に金属などを用いることもできる。

上記のような複数の埋め込み電極５が設けられた第１実施形態の構成では、複数の埋め込み電極５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣接するトレンチ３間の距離は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣接するトレンチ３の各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣接するトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、第１実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、隣接するトレンチ３間の各領域を空乏層によって塞ぐことができる。

また、図４に示すように、第１実施形態の複数の埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極（ゲート電極）５ａおよび埋め込み電極（コモン電極）５ｂに分けられている。一方の埋め込み電極（ゲート電極）５ａは、所定の制御信号（オン／オフの切替を行うための信号）に対応する電圧が印加されるように構成されている。また、他方の埋め込み電極（コモン電極）５ｂは、後述するソース電極９に電気的に接続されている。すなわち、他方の埋め込み電極（コモン電極）５ｂは、ソース電極９と同電位となるように構成されている。なお、埋め込み電極５ａおよび５ｂは、それぞれ、本発明の「第１埋め込み電極」および「第２埋め込み電極」の一例である。

また、図１に示すように、複数のトレンチ３の各々の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極５と後述するソース電極９との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、エピタキシャル層２の上面（隣接するトレンチ３間の各領域の上端部の上面）に対して面一となっている。

また、エピタキシャル層２のｎ型ウェル領域２ａの上面側の部分（隣接するトレンチ３間の各領域の上端部）には、エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ｄが形成されている。このエピタキシャル層２の高濃度領域２ｄの濃度は、後述するソース電極９との間で良好なオーミック接触を得ることが可能なように設定されており、エピタキシャル層２のｎ型ウェル領域２ａの他の部分の濃度よりも高くなっている。また、エピタキシャル層２の高濃度領域２ｄの厚みは、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、エピタキシャル層２の高濃度領域２ｄの下端部は、埋め込み電極５の上端部よりも上方に位置している。

一方、エピタキシャル層２のｐ^-型領域２ｂの上面側の少なくとも一部には、後述するソース電極９との間で良好なオーミック接触を得るために、ｐ型不純物が高濃度（たとえば、約１×１０¹⁷ｃｍ^-3〜約１×１０²⁰ｃｍ^-3）でイオン注入されたｐ⁺型拡散領域８が設けられている。さらに、エピタキシャル層２のｎ型ウェル領域２ｃの上面側の部分には、エピタキシャル層２の上面にｎ型ウェル領域２ｃが露出しないように、ｎ型不純物が高濃度でイオン注入されたｎ⁺型拡散領域７ｂが設けられている。

また、エピタキシャル層２の上面上には、Ａｌ層などからなるソース電極９が形成されている。このソース電極９は、エピタキシャル層２の高濃度領域（隣接するトレンチ３間の各領域の上端部）２ｄおよびｐ⁺型拡散領域８に対してオーミック接触している。すなわち、エピタキシャル層２のｎ型ウェル領域２ａおよびｐ^-型領域２ｂは、ソース電極９を介して互いに電気的に接続されていることになる。なお、ソース電極９は、本発明の「電極層」の一例である。また、ｎ⁺型シリコン基板１の裏面上には、複数の金属層が積層された多層構造体からなるドレイン電極１０が形成されている。このドレイン電極１０は、ｎ⁺型シリコン基板１に対してオーミック接触している。

上記した構成では、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流（エピタキシャル層２の厚み方向に流れる電流）は、エピタキシャル層２の隣り合うトレンチ３間の各領域の少なくとも一部を通過することになる。すなわち、エピタキシャル層２の隣接するトレンチ３間の各領域の少なくとも一部が電流通路（チャネル）１２として機能することになる。

さらに、上記した構成では、エピタキシャル層２のｐ^-型領域２ｂとｎ⁺型シリコン基板１との接合部分がツェナーダイオードとして機能することになる。

なお、上記した第１実施形態の半導体装置２０は、図５に示すような等価回路で表すことができる。すなわち、第１実施形態の半導体装置２０では、図５に示すように、スイッチングトランジスタのソースからドレインへの方向を順方向として、スイッチングトランジスタのソース−ドレイン間にツェナーダイオードが接続された回路となる。なお、図５では、便宜上、半導体装置２０のスイッチングトランジスタの部分を、ＭＯＳＦＥＴの回路記号で表している。

図６および図７は、本発明の第１実施形態による半導体装置の動作を説明するための断面図である。図６には、半導体装置のスイッチングトランジスタとして機能する領域がオフ状態となっている場合を図示しており、図７には、半導体装置のスイッチングトランジスタとして機能する領域がオン状態となっている場合を図示している。次に、図６および図７を参照して、第１実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。

まず、図６および図７に示すように、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとすると、埋め込み電極（コモン電極）５ｂがソース電極９に電気的に接続されているため、埋め込み電極（コモン電極）５ｂに対して負電位が印加されることになる。したがって、埋め込み電極（コモン電極）５ｂが埋め込まれたトレンチ３（以下、トレンチ３ｂと言う）の周辺は、常に多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、常に空乏層１３（１３ｂ）が形成されている。

そして、オフ状態の場合には、図６に示すように、埋め込み電極（ゲート電極）５ａが埋め込まれたトレンチ３（以下、トレンチ３ａと言う）の周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）５ａに対する印加電圧が制御されている。これにより、トレンチ３ａの周辺には、トレンチ３ｂの周辺に形成された空乏層１３ｂと同様の空乏層１３（１３ａ）が形成されている。

この際、トレンチ３ａとトレンチ３ｂとの間の領域において、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１３ａおよび１３ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域において、空乏層１３ａおよび１３ｂが互いに連結された状態となる。これにより、電流通路１２が空乏層１３ａおよび１３ｂによって塞がれた状態となるので、電流通路１２を流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図７に示すように、埋め込み電極（ゲート電極）５ａに対して所定の正電位を印加することによって、トレンチ３ａの周辺に形成された空乏層１３ａ（図６参照）を消滅させる。すなわち、電流通路１２の埋め込み電極（ゲート電極）５ａ側の部分を塞いでいた空乏層１３ａを消滅させる。これにより、電流通路１２の埋め込み電極（ゲート電極）５ａ側の部分を介して電流を流すことができるので、オン状態にすることが可能となる。

また、オン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）５ａに対する所定の正電位の印加を解除する。これにより、図６に示した状態に戻るので、オフ状態にすることが可能となる。

第１実施形態では、上記のように、トレンチ３の周辺に形成される空乏層１３で隣接するトレンチ３間の各領域が塞がれることにより電流通路１２が遮断される一方、トレンチ３の周辺に形成された空乏層１３の少なくとも一部（トレンチ３ａの周辺に形成された空乏層１３ａ）が消滅することにより電流通路１２が開くように構成することによって、空乏層１３の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オン状態（電流通路１２が開いている状態）からオフ状態（電流通路１２が遮断されている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置２０にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、電流通路１２の空乏層１３が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層を電流通路（チャネル）として機能させる従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、オン抵抗を大幅に低減することができる。

また、第１実施形態では、上記のように、ｎ⁺型シリコン基板１とエピタキシャル層２のｐ^-型領域２ｂとの接合部分がツェナーダイオードとなるように構成することによって、スイッチングトランジスタのソース−ドレイン間にツェナーダイオードが接続された状態にすることが可能となる。これにより、半導体装置２０にサージ電圧などが入力されたとしても、そのサージ電圧などをツェナーダイオードにより吸収することができるので、半導体装置２０にサージ電圧が入力されることに起因する絶縁破壊などを抑制することができる。その結果、半導体装置２０が破損してしまうのを抑制することができる。

また、上記した構成では、スイッチングトランジスタとツェナーダイオードとが一体化されているので、スイッチングトランジスタとツェナーダイオードとを接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタおよびツェナーダイオードを含む回路の小面積化を図ることができる。

また、第１実施形態では、上記のように、電流通路１２を遮断する場合に、隣り合うトレンチ３の各々の周辺に形成される空乏層１３が互いに連結するように構成することによって、確実に、隣り合うトレンチ３の各々の周辺に形成される空乏層１３で電流通路１２を塞ぐことができる。

また、第１実施形態では、上記のように、隣接するトレンチ３間の距離を、隣接するトレンチ３の各々の周辺に形成される空乏層１３の一部が互いに重なるように設定することによって、容易に、隣接するトレンチ３の各々の周辺に形成される空乏層１３を互いに連結させることができる。

（第２実施形態）
図８は、本発明の第２実施形態による半導体装置を示した断面図である。図９は、図８に示した第２実施形態による半導体装置の平面図である（ソース電極を省略した図）。図１０は、図９の一部を拡大した図である。図１１は、図８に示した第２実施形態による半導体装置の等価回路である。次に、図８〜図１１を参照して、第２実施形態による半導体装置の構造について説明する。

この第２実施形態の半導体装置３０は、図８〜図１０に示すように、領域３０ａと、その領域３０ａを囲むように設けられた領域３０ｂとを有している。この半導体装置３０の領域３０ａおよび３０ｂは、それぞれ、スイッチングトランジスタおよびツェナーダイオードとして機能するように構成されている。

そして、第２実施形態では、半導体装置３０の領域３０ｂに対応する領域において、エピタキシャル層２のｐ^-型領域２ｂに、ｐ⁺型拡散領域８に加えて、ｎ型不純物が高濃度（たとえば、約１×１０¹⁷ｃｍ^-3〜約１×１０²⁰ｃｍ^-3）でイオン注入されたｎ⁺型拡散領域７ａが設けられている。なお、ｎ⁺型拡散領域７ａは、本発明の「一導電型の第４領域」の一例である。

このエピタキシャル層２のｎ⁺型拡散領域７ａは、ｐ^-型領域２ｂの上面側の所定部分に、ｐ⁺型拡散領域８と接しないように配置されている。さらに、エピタキシャル層２のｎ⁺型拡散領域７ａは、外周配線１４を介して、埋め込み電極（ゲート電極）５ａに電気的に接続されている。なお、外周配線１４は、ＳｉＯ₂層１１により、エピタキシャル層２のｎ⁺型拡散領域７ａ以外の部分と絶縁されている。

なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

上記した第２実施形態の構成では、エピタキシャル層２のｐ^-型領域２ｂとｎ⁺型シリコン基板１との接合部分に加えて、エピタキシャル層２のｐ^-型領域２ｂとｎ⁺型拡散領域７ａとの接合部分もツェナーダイオードとして機能することになる。

そして、上記した第２実施形態の半導体装置３０は、図１１に示すような等価回路で表すことができる。すなわち、第２実施形態の半導体装置３０では、図１１に示すように、スイッチングトランジスタのソースからドレインへの方向を順方向として、スイッチングトランジスタのソース−ドレイン間にツェナーダイオードが接続され、スイッチングトランジスタのソースからゲートへの方向を順方向として、スイッチングトランジスタのソース−ゲート間にもう１つのツェナーダイオードが接続された回路となる。なお、図１1では、便宜上、半導体装置３０のスイッチングトランジスタの部分を、ＭＯＳＦＥＴの回路記号で表している。

第２実施形態では、上記のように構成することによって、スイッチングトランジスタのソース−ドレイン間に加えて、スイッチングトランジスタのソース−ゲート間にもツェナーダイオードが接続された状態にすることが可能となる。これにより、半導体装置３０にサージ電圧などが入力されたとしても、そのサージ電圧などを２種類のツェナーダイオードにより吸収することができるので、半導体装置３０にサージ電圧が入力されることに起因する絶縁破壊などをより抑制することができる。その結果、半導体装置３０が破損してしまうのをより抑制することができる。

また、第２実施形態の変形例として、図１２に示すように、ｐ^-型領域２ｂがｎ型ウェル領域２ａに挟まれた構成とすることも可能である。

（第３実施形態）
図１３は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１３を参照して、第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造について説明する。

第３実施形態の半導体装置４０では、図１３に示すように、そのスイッチングトランジスタとして機能する領域４０ａに、所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）のみが設けられている。

そして、第３実施形態では、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流は、隣接するトレンチ３ａ間の各領域を通過することになる。すなわち、第３実施形態では、隣接するトレンチ３ａ間の各領域が電流通路４２として機能することになる。

なお、第３実施形態の半導体装置４０のスイッチングトランジスタとして機能する領域４０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第３実施形態の半導体装置４０のツェナーダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０のツェナーダイオードとして機能する領域２０ｂ、または上記第２実施形態の半導体装置３０のツェナーダイオードとして機能する領域３０ｂの構造と同様である。

図１４は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１３および図１４を参照して、第３実施形態の半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。

まず、オフ状態の場合には、図１３に示すように、全てのトレンチ３ａの周辺に空乏層１３（１３ａ）が形成されるように、全ての埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路４２が空乏層１３ａによって塞がれた状態となるので、電流通路４２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１４に示すように、全ての埋め込み電極５ａに対して正電位を印加することによって、図１３に示した全ての空乏層１３ａを消滅させる。これにより、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとすれば、電流通路４２を介して図１４中の矢印方向に電流を流すことができる。

この第３実施形態の効果は、上記第１実施形態の効果と同様である。

（第４実施形態）
図１５は、本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１５を参照して、第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造について説明する。

第４実施形態の半導体装置５０では、図１５に示すように、そのスイッチングトランジスタとして機能する領域５０ａに、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）と、ソース電極５１の一部（以下、埋め込み部５１ａと言う）が埋め込まれたトレンチ３（３ｃ）とが設けられている。このトレンチ３ａおよび３ｃは、互いに所定の間隔を隔てて１つずつ交互に配列されている。また、ソース電極５１の埋め込み部５１ａは、トレンチ３ｃの内部において、エピタキシャル層２に対してショットキー接触している。なお、ソース電極５１は、本発明の「電極層」の一例であり、埋め込み部５１ａは、本発明の「第２埋め込み電極」の一例である。

そして、第４実施形態では、ソース電極５１とドレイン電極１０との間に電圧が印加された場合、ソース電極５１とドレイン電極１０との間を流れる電流は、トレンチ３ａとトレンチ３ｃとの間の各領域を通過することになる。すなわち、第４実施形態では、トレンチ３ａとトレンチ３ｃとの間の各領域が電流通路５２として機能することになる。

なお、第４実施形態の半導体装置５０のスイッチングトランジスタとして機能する領域５０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第４実施形態の半導体装置５０のツェナーダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０のツェナーダイオードとして機能する領域２０ｂ、または上記第２実施形態の半導体装置３０のツェナーダイオードとして機能する領域３０ｂの構造と同様である。

図１６は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１５および図１６を参照して、第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。

なお、以下の動作説明では、ソース電極５１およびドレイン電極１０の各々に負電位および正電位が印加されているとする。すなわち、ソース電極５１の埋め込み部５１ａが埋め込まれたトレンチ３ｃの周辺には、オン状態およびオフ状態にかかわらず、空乏層１３（１３ｃ）が形成されている。

まず、オフ状態の場合には、図１５に示すように、トレンチ３ａの周辺に空乏層１３（１３ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路５２が空乏層１３ａおよび１３ｃによって塞がれた状態となるので、電流通路５２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１６に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１５に示した空乏層１３ａを消滅させる。これにより、電流通路５２の埋め込み電極５ａ側の部分を介して図１６中の矢印方向に電流を流すことができる。

この第４実施形態の効果は、上記第１実施形態の効果と同様である。

（第５実施形態）
図１７は、本発明の第５実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１７を参照して、第５実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造について説明する。

第５実施形態の半導体装置６０では、図１７に示すように、そのスイッチングトランジスタとして機能する領域６０ａに、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）に加えて、ｐ型不純物が高濃度で導入されたｐ⁺型拡散層６１がさらに設けられている。このｐ⁺型拡散層６１は、隣接するトレンチ３ａ間の各領域に、トレンチ３ａに対して所定の間隔を隔てて１つずつ配置されている。また、ｐ⁺型拡散層６１は、ソース電極９に対してオーミック接触している。なお、ｐ⁺型拡散層６１は、本発明の「逆導電型の拡散層」の一例である。

そして、第５実施形態では、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流は、トレンチ３ａとｐ⁺型拡散層６１との間の各領域を通過することになる。すなわち、第５実施形態では、トレンチ３ａとｐ⁺型拡散層６１との間の各領域が電流通路６２として機能することになる。

なお、第５実施形態の半導体装置６０のスイッチングトランジスタとして機能する領域６０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第４実施形態の半導体装置６０のツェナーダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０のツェナーダイオードとして機能する領域２０ｂ、または上記第２実施形態の半導体装置３０のツェナーダイオードとして機能する領域３０ｂの構造と同様である。

図１８は、本発明の第５実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１７および図１８を参照して、第５実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。

なお、以下の動作説明では、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとする。すなわち、ｐ⁺型拡散層６１の周辺には、オン状態およびオフ状態にかかわらず、空乏層１３（１３ｄ）が形成されている。

まず、オフ状態の場合には、図１７に示すように、トレンチ３ａの周辺に空乏層１３（１３ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路６２が空乏層１３ａおよび１３ｄによって塞がれた状態となるので、電流通路６２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１８に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１７に示した空乏層１３ａを消滅させる。これにより、電流通路６２の埋め込み電極５ａ側の部分を介して図１８中の矢印方向に電流を流すことができる。

この第５実施形態の効果は、上記第１実施形態の効果と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。

たとえば、上記実施形態では、複数のトレンチをｎ型ウェル領域に形成し、そのｎ型ウェル領域の隣り合うトレンチ間の各領域の少なくとも一部を電流通路として機能させるようにしたが、本発明はこれに限らず、複数のトレンチをｐ型ウェル領域に形成し、そのｐ型ウェル領域の隣り合うトレンチ間の各領域の少なくとも一部を電流通路として機能させるようにしてもよい。

また、上記実施形態では、層間絶縁膜の上面とエピタキシャル層の上面とが同一面となるようにしたが、本発明はこれに限らず、層間絶縁膜の上面がエピタキシャル層の上面から突出していてもよいし、層間絶縁膜の上面がエピタキシャル層の上面よりも下方に位置していてもよい。

また、上記実施形態では、シリコン基板を用いたが、本発明はこれに限らず、ＳｉＣ基板などを用いてもよい。

本発明の第１実施形態による半導体装置を示した断面図である。 図１に示した第１実施形態による半導体装置の平面図である。 図２の一部を拡大した図である。 図１に示した第１実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。 図１に示した第１実施形態による半導体装置の等価回路である。 本発明の第１実施形態による半導体装置の動作を説明するための断面図である。 本発明の第１実施形態による半導体装置の動作を説明するための断面図である。 本発明の第２実施形態による半導体装置を示した断面図である。 図８に示した第２実施形態による半導体装置の平面図である。 図９の一部を拡大した図である。 図８に示した第２実施形態による半導体装置の等価回路である。 本発明の第２実施形態の変形例による半導体装置を示した断面図である。 本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。 本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。 本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。 本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。 本発明の第５実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。 本発明の第５実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。 従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。

符号の説明

１ ｎ⁺型シリコン基板（半導体層、第１領域）
２ エピタキシャル層（半導体層）
２ａ ｎ型ウェル領域（第２領域）
２ｂ ｐ^-型領域（第３領域）
３、３ａ、３ｂ、３ｃ トレンチ
５ 埋め込み電極
５ａ 埋め込み電極（第１埋め込み電極）
５ｂ 埋め込み電極（第２埋め込み電極）
７ａ ｎ⁺型拡散領域（第４領域）
９、５１ ソース電極（電極層）
１２、４２、５２、６２ 電流通路
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ 空乏層
２０、３０、４０、５０、６０ 半導体装置
５１ａ 埋め込み部（第２埋め込み電極）

Claims (8)

1. 一導電型の第１領域と、前記第１領域上に設けられた一導電型の第２領域および逆導電型の第３領域とを有する半導体層と、
   前記半導体層の第２領域に少なくとも形成され、互いに所定の間隔を隔てて配置された複数のトレンチと、
   前記複数のトレンチの各々に埋め込まれた複数の埋め込み電極とを備え、
   前記半導体層の隣接する前記トレンチ間の各領域が電流通路となり、かつ、前記トレンチの周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより前記電流通路が開くように構成されており、
   前記第１領域と前記第３領域との接合部分がツェナーダイオードとなっていることを特徴とする半導体装置。
2. 前記半導体層の上面上に形成された電極層をさらに備え、
   前記第２領域および前記第３領域は、前記電極層を介して互いに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体層は、前記一導電型の第１領域、前記一導電型の第２領域および前記逆導電型の第３領域に加えて、前記逆導電型の第３領域に設けられた一導電型の第４領域をさらに有しており、
   前記第３領域と前記第４領域との接合部分がツェナーダイオードとなっていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第４領域は、前記複数の埋め込み電極のうちの所定の埋め込み電極に電気的に接続されていることを特徴とする請求項３に記載の半導体装置。
5. 前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
   前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
7. 前記第２埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする請求項６に記載の半導体装置。
8. 前記半導体層の前記隣接するトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散層をさらに備え、
   前記トレンチおよび前記拡散層の各々の周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。

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