JP2008300494A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、トレンチ３ａとトレンチ３ｂとの間の領域がチャネル９となるｎ型エピタキシャル層２と、トレンチ３ａにシリコン酸化膜４を介して埋め込まれた埋め込み電極５と、トレンチ３ｂに埋め込まれ、トレンチ３ｂの内部においてｎ型エピタキシャル層２に対してショットキー接触するソース電極７の埋め込み部７ａとを備えている。そして、トレンチ３ａおよび３ｂの各々の周辺に形成される空乏層１０ａおよび１０ｂでチャネル９を塞ぐことにより、チャネル９を流れる電流が遮断される一方、トレンチ３ａの周辺に形成された空乏層１０ａを消滅させることにより、チャネル９を介して電流が流れるように構成されている。
【選択図】図２

Description

この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。

図５は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図５を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ⁺型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ^-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域（ソース領域）１０２ｃが形成されている。

また、エピタキシャル層１０２には、ｎ⁺型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ^-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。

具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。

このように、従来のＭＯＳＦＥＴでは、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。

また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。

特開２００１−７１４９号公報

しかしながら、図５に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列された複数のトレンチを有し、隣接するトレンチ間の各領域がチャネルとなる一導電型の半導体層と、複数のトレンチのうちの所定のトレンチに絶縁膜を介して埋め込まれた第１埋め込み電極と、第１埋め込み電極が埋め込まれたトレンチ以外のトレンチに埋め込まれ、第１埋め込み電極とは別個に電圧が印加されるとともに、トレンチの内部において半導体層に対してショットキー接触する第２埋め込み電極とを備えている。そして、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域を塞ぐことにより、隣接するトレンチ間の各領域を流れる電流が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層を消滅させることにより、隣接するトレンチ間の各領域を介して電流が流れるように構成されている。

この一の局面による半導体装置では、上記のように、全てのトレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域（チャネル）を塞ぐことにより、隣接するトレンチ間の各領域（チャネル）を流れる電流が遮断される一方、第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層を消滅させることにより、隣接するトレンチ間の各領域（チャネル）を介して電流が流れるように構成することによって、第１埋め込み電極が埋め込まれたトレンチの周辺に形成される空乏層の形成状態は第１埋め込み電極に対する印加電圧に応じて変化するので、第１埋め込み電極に対する印加電圧を制御することにより、オフ状態（隣接するトレンチ間の各領域を流れる電流が遮断される状態）からオン状態（隣接するトレンチ間の各領域を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ間の各領域の空乏層が消滅した部分の全てをチャネルとして機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。

また、一の局面による半導体装置では、上記のように、第１埋め込み電極と、その第１埋め込み電極とは別個に電圧が印加される第２埋め込み電極とを設けることによって、オフ状態からオン状態に切り替える際に、第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層のみを消滅させ、第２埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層を残すことができる。この場合、２つの第１埋め込み電極の間に少なくとも１つの第２埋め込み電極を配置するようにすれば、隣接するトレンチ間の各領域（チャネル）の第２埋め込み電極側の部分が常に空乏層で塞がれた状態になるので、オフ状態からオン状態に切り替える際の閾値電圧（隣接するトレンチ間の各領域を流れる電流の遮断が解除されてオン状態になる時の第１埋め込み電極に対する印加電圧）が高くなる。これにより、半導体装置にノイズが入った場合に、オフ状態に保持しているにもかかわらず、第１埋め込み電極に対する印加電圧が閾値電圧に達してオン状態になるという誤動作が発生しやすくなるのを抑制することができる。

また、一の局面による半導体装置では、上記のように、第２埋め込み電極を、トレンチの内部において半導体層に対してショットキー接触させることによって、絶縁膜などを設けることなく、簡単な構造で、第２埋め込み電極が埋め込まれたトレンチの周辺に空乏層を形成することができる。

上記一の局面による半導体装置において、好ましくは、半導体層の上面上に形成された電極層をさらに備え、電極層は、第１埋め込み電極が埋め込まれたトレンチ以外のトレンチに埋め込まれた埋め込み部を有しており、第２埋め込み電極は、電極層の埋め込み部によって構成されている。このように構成すれば、電極層を形成する工程の際に、同時に、第２埋め込み電極（電極層の埋め込み部）も形成することができる。さらに、電極層と第２埋め込み電極（電極層の埋め込み部）とを電気的に接続するための工程が不要となる。これにより、製造工程を簡略化することができる。

上記一の局面による半導体装置において、好ましくは、第１埋め込み電極および第２埋め込み電極は、２つの第１埋め込み電極の間に少なくとも１つの第２埋め込み電極が配置されるように、複数のトレンチの各々に埋め込まれている。このように構成すれば、上記した閾値電圧に関する効果を容易に得ることができる。

上記一の局面による半導体装置において、好ましくは、第２埋め込み電極に対する印加電圧は、隣接するトレンチ間の各領域を流れる電流を遮断する場合および隣接するトレンチ間の各領域を介して電流を流す場合にかかわらず、第２埋め込み電極が埋め込まれたトレンチの周辺に空乏層が形成されるように制御されている。このように構成すれば、上記した閾値電圧に関する効果を容易に得ることができる。

上記一の局面による半導体装置において、好ましくは、第１埋め込み電極に対して所定電圧が印加されることにより、第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅し、第１埋め込み電極に対する所定電圧の印加が解除されることにより、第１埋め込み電極が埋め込まれたトレンチの周辺に空乏層が形成されるように構成されている。このように構成すれば、第１埋め込み電極に対する印加電圧を制御することにより、容易に、オフ状態からオン状態への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。

上記一の局面による半導体装置において、好ましくは、隣接するトレンチ間の各領域を流れる電流を遮断する場合に、隣接するトレンチの各々の周辺に形成された空乏層が互いに連結された状態になるように構成されている。このように構成すれば、オフ時において、確実に、隣接するトレンチ間の各領域（チャネル）を空乏層で塞ぐことができる。

上記一の局面による半導体装置において、好ましくは、隣接するトレンチ間の距離は、隣接するトレンチの各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。このように構成すれば、容易に、隣接するトレンチの各々の周辺に形成された空乏層を互いに連結させることができる。

以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。

図１は、本発明の一実施形態による半導体装置を示した断面斜視図である。図２は、図１に示した一実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。まず、図１および図２を参照して、本実施形態による半導体装置の構造について説明する。なお、本実施形態の半導体装置は、ノーマリオフ型のスイッチ装置として機能するように構成されている。

本実施形態の半導体装置では、図１および図２に示すように、ｎ⁺型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ⁺型シリコン基板１には、後述するドレイン電極８との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ⁺型シリコン基板１よりも低い濃度（約５×１０¹⁵ｃｍ^-3〜約１×１０¹⁸ｃｍ^-3）で導入されている。なお、ｎ⁺型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。

また、ｎ型エピタキシャル層２は、その厚み方向に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。

また、複数のトレンチ３は、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（Ａ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ａ方向）と直交する方向（Ｂ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３の各々のＢ方向の幅は、約０．１μｍ〜約１μｍに設定されている。

また、複数のトレンチ３のうちの所定のトレンチ３ａの内面上には、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。このシリコン酸化膜４は、所定のトレンチ３ａにのみ設けられており、所定のトレンチ３ａ以外のトレンチ３ｂには設けられていない。そして、本実施形態では、シリコン酸化膜４が設けられたトレンチ３ａおよびシリコン酸化膜４が設けられていないトレンチ３ｂは、Ｂ方向に１つずつ交互に配置されている。すなわち、２つのトレンチ３ａの間に１つのトレンチ３ｂが配置されることになる。なお、シリコン酸化膜４は、本発明の「絶縁膜」の一例である。

また、所定のトレンチ３ａの内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）５が形成されている。この埋め込み電極（ゲート電極）５の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。また、埋め込み電極（ゲート電極）５は、トレンチ３ａの途中の深さまでを埋め込んでいる。このような埋め込み電極（ゲート電極）５を設けることにより、埋め込み電極（ゲート電極）５に対する印加電圧を制御すれば、トレンチ３ａの周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。なお、埋め込み電極（ゲート電極）５は、本発明の「第１埋め込み電極」の一例である。

また、トレンチ３ａの埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この層間絶縁膜６は、埋め込み電極（ゲート電極）５と後述するソース電極７との間で絶縁を行うために設けられている。また、層間絶縁膜６の厚みは、トレンチ３ａの埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、層間絶縁膜６の上面は、ｎ型エピタキシャル層２の上面（隣接するトレンチ３間の各領域の上端部の上面）に対して面一となっている。

また、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａが形成されている。このｎ型エピタキシャル層２の高濃度領域２ａの濃度は、後述するソース電極７との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分の濃度よりも高くなっている。また、ｎ型エピタキシャル層２の高濃度領域２ａの厚み（イオン注入深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、ｎ型エピタキシャル層２の高濃度領域２ａの下端部は、埋め込み電極（ゲート電極）５の上端部よりも上方に位置していることになる。

また、ｎ型エピタキシャル層２の上面上には、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層からなるソース電極７が形成されている。このソース電極７は、ｎ型エピタキシャル層２の高濃度領域（隣接するトレンチ３間の各領域の上端部）２ａに対してオーミック接触している。なお、ソース電極７は、本発明の「電極層」の一例である。

ここで、本実施形態のソース電極７は、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３ａ以外のトレンチ３ｂの内部において、ｎ型エピタキシャル層２に対してショットキー接触するように構成されている。具体的には、ソース電極７には、トレンチ３ｂを完全に埋め込む埋め込み部（埋め込み電極）７ａが一体的に設けられている。そして、このソース電極７の埋め込み部７ａが、トレンチ３ｂの内部において、ｎ型エピタキシャル層２に対してショットキー接触している。このように構成すれば、ソース電極７の埋め込み部７ａに対する印加電圧を制御することにより、トレンチ３ｂの周辺に空乏層を形成することが可能となる。なお、ソース電極７の埋め込み部７ａは、本発明の「第２埋め込み電極」の一例である。

また、トレンチ３ａに埋め込み電極（ゲート電極）５が埋め込まれ、トレンチ３ｂにソース電極７の埋め込み部７ａが埋め込まれているため、埋め込み電極（ゲート電極）５とソース電極７の埋め込み部７ａとがＢ方向に１つずつ交互に配置された状態となっている。すなわち、２つの埋め込み電極（ゲート電極）５の間にソース電極７の埋め込み部７ａが１つ配置された状態となっている。

そして、本実施形態では、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３ａとソース電極７の埋め込み部７ａが埋め込まれたトレンチ３ｂとの間の距離は、トレンチ３ａおよび３ｂの各々の周辺に空乏層を形成した時に、トレンチ３ａおよび３ｂの各々に形成された空乏層の一部が互いに重なるように設定されている。すなわち、トレンチ３ａおよび３ｂの各々の周辺に空乏層を形成した場合には、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層が互いに連結される。このため、本実施形態では、トレンチ３ａおよび３ｂの各々の周辺に空乏層を形成すれば、トレンチ３ａとトレンチ３ｂとの間の各領域を空乏層によって塞ぐことができる。

また、ｎ⁺型シリコン基板１の裏面上には、複数の金属層が積層された多層構造体からなるドレイン電極８が形成されている。このドレイン電極８は、ｎ⁺型シリコン基板１に対してオーミック接触している。

上記した構成では、ソース電極７とドレイン電極８との間に電圧を印加した場合に、ソース電極７とドレイン電極８との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域がチャネル９として機能することになる。

図３および図４は、本発明の一実施形態による半導体装置の動作を説明するための断面図である。図３には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図４には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図３および図４を参照して、本実施形態のスイッチ装置として機能する半導体装置の動作について説明する。

なお、以下の説明では、ソース電極７に負電位が印加され、ドレイン電極８に正電位が印加されているとする。すなわち、スイッチ装置として機能する半導体装置がオン状態の場合には、ドレイン電極８からソース電極７（図４の矢印の方向）に電流が流れる。

まず、図３および図４に示すように、ソース電極７およびドレイン電極８の各々に負電位および正電位が印加されると、ソース電極７に一体的に設けられた埋め込み部７ａに対して負電位が印加されることになる。したがって、ソース電極７の埋め込み部７ａが埋め込まれたトレンチ３ｂの周辺は、常に多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、常に空乏層１０（１０ｂ）が形成されている。

そして、スイッチ装置として機能する半導体装置がオフ状態の場合には、図３に示すように、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３ａの周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）５に対する印加電圧が制御されている。これにより、トレンチ３ａの周辺には、トレンチ３ｂの周辺に形成された空乏層１０（１０ｂ）と同様の空乏層１０（１０ａ）が形成されている。

この際、トレンチ３ａとトレンチ３ｂとの間の領域において、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１０ａおよび１０ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域において、空乏層１０ａおよび１０ｂが互いに連結された状態となる。これにより、チャネル９が空乏層１０ａおよび１０ｂによって塞がれた状態となるので、チャネル９を流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置がオフ状態となる。

次に、スイッチ装置として機能する半導体装置をオフ状態からオン状態に切り替える場合には、図４に示すように、埋め込み電極（ゲート電極）５に対して所定の正電位（所定電圧）を印加することによって、トレンチ３ａの周辺に形成された空乏層１０ａ（図３参照）を消滅させる。すなわち、チャネル９の埋め込み電極（ゲート電極）５側の部分を塞いでいた空乏層１０ａを消滅させる。これにより、チャネル９の埋め込み電極（ゲート電極）５側の部分を介して電流を流すことができるので、スイッチ装置として機能する半導体装置をオン状態にすることが可能となる。

また、スイッチ装置として機能する半導体装置をオン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）５に対する所定の正電位の印加を解除する。これにより、図３に示した状態に戻るので、スイッチ装置として機能する半導体装置をオフ状態にすることが可能となる。

本実施形態では、上記のように、全てのトレンチ３の周辺に形成される空乏層１０でチャネル（隣接するトレンチ３間の各領域）９を塞ぐことにより、チャネル（隣接するトレンチ３間の各領域）９を流れる電流が遮断される一方、埋め込み電極５が埋め込まれたトレンチ３ａの周辺に形成された空乏層１０ａを消滅させることにより、チャネル（隣接するトレンチ３間の各領域）９を介して電流が流れるように構成することによって、トレンチ３ａの周辺に形成される空乏層１０ａの形成状態は埋め込み電極（ゲート電極）５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オフ状態（チャネル９を流れる電流が遮断される状態）からオン状態（チャネル９を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ３間の各領域の空乏層１０ａが消滅した部分の全てをチャネル９として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネル９を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。

また、本実施形態では、上記のように、トレンチ３ａに埋め込み電極（ゲート電極）５を埋め込み、トレンチ３ｂにソース電極７の埋め込み部７ａを埋め込むことによって、オフ状態からオン状態に切り替える際に、複数のトレンチ３のうちの埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３ａの周辺に形成された空乏層１０ａのみを消滅させ、ソース電極７の埋め込み部７ａが埋め込まれたトレンチ３ｂの周辺に形成された空乏層１０ｂを残すことができる。この場合、埋め込み電極（ゲート電極）５が埋め込まれた２つのトレンチ３ａの間にソース電極７の埋め込み部７ａが埋め込まれたトレンチ３ｂを１つ配置するようにすれば、チャネル（隣接するトレンチ３間の各領域）９のソース電極７の埋め込み部７ａ側の部分が常に空乏層１０ｂで塞がれた状態になるので、オフ状態からオン状態に切り替える際の閾値電圧（チャネル９を流れる電流の遮断が解除されてオン状態になる時の埋め込み電極（ゲート電極）５に対する印加電圧）が高くなる。これにより、半導体装置にノイズが入った場合に、オフ状態に保持しているにもかかわらず、埋め込み電極（ゲート電極）５に対する印加電圧が閾値電圧に達してオン状態になるという誤動作が発生しやすくなるのを抑制することができる。

また、本実施形態では、上記のように、ソース電極７の埋め込み電極７ａを、トレンチ３ｂの内部において、ｎ型エピタキシャル層２に対してショットキー接触させることによって、絶縁膜などを設けることなく、簡単な構造で、ソース電極７の埋め込み電極７ａが埋め込まれたトレンチ３ｂの周辺に空乏層１０ｂを形成することができる。

また、本実施形態では、上記のように、トレンチ３ｂに埋め込まれる埋め込み電極を、ソース電極７に一体的に設けられた埋め込み部７ａにより構成することによって、ソース電極７を形成する工程の際に、同時に、トレンチ３ｂに埋め込まれる埋め込み電極（ソース電極７の埋め込み部７ａ）も形成することができる。さらに、ソース電極７とトレンチ３ｂに埋め込まれる埋め込み電極（ソース電極７の埋め込み部７ａ）とを電気的に接続するための工程が不要となる。これにより、製造工程を簡略化することができる。

また、本実施形態では、上記のように、埋め込み電極（ゲート電極）５に対して所定の正電位が印加されることにより、トレンチ３ａの周辺に形成された空乏層１０ａが消滅し、埋め込み電極（ゲート電極）５に対する所定の正電位の印加が解除されることにより、トレンチ３ａの周辺に空乏層１０ａが形成されるように構成することによって、埋め込み電極（ゲート電極）５に対する印加電圧を制御することにより、容易に、オフ状態からオン状態への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。

また、本実施形態では、上記のように、オフ時において、隣接するトレンチ３の各々の周辺に形成された空乏層１０が互いに連結された状態になるように構成することによって、確実に、チャネル（隣接するトレンチ３間の各領域）９を空乏層１０で塞ぐことができる。

また、本実施形態では、上記のように、隣接するトレンチ３間の距離を、隣接するトレンチ３の各々の周辺に形成された空乏層１０の一部が互いに重なるように設定することによって、容易に、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、複数のトレンチをｎ型エピタキシャル層に形成し、そのｎ型エピタキシャル層の隣接するトレンチ間の各領域をチャネルとして機能させるようにしたが、本発明はこれに限らず、複数のトレンチをｐ型エピタキシャル層に形成し、そのｐ型エピタキシャル層の隣接するトレンチ間の各領域をチャネルとして機能させるようにしてもよい。

また、上記実施形態では、Ａｌ層のみによって構成されたソース電極を用いるようにしたが、本発明はこれに限らず、下層のバリアメタル層と上層のＡｌ層とによって構成されたソース電極を用いるようにしてもよい。この場合、バリアメタル層の最下層をＴｉ層とし、そのＴｉ層とｎ型エピタキシャル層とをショットキー接触させるようにするのが好ましい。

また、上記実施形態では、トレンチの溝深さがｎ型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがｎ型エピタキシャル層を貫通してｎ⁺型シリコン基板にまで達していてもよい。

また、上記実施形態では、層間絶縁膜の上面がｎ型エピタキシャル層の上面に対して面一となるように構成したが、本発明はこれに限らず、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも上方に位置していてもよいし、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも下方に位置していてもよい。

本発明の一実施形態による半導体装置を示した断面斜視図である。 図１に示した一実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。 本発明の一実施形態による半導体装置の動作を説明するための断面図である。 本発明の一実施形態による半導体装置の動作を説明するための断面図である。 従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。

符号の説明

１ ｎ⁺型シリコン基板（半導体層）
２ ｎ型エピタキシャル層（半導体層）
３、３ａ、３ｂ トレンチ
４ シリコン酸化膜（絶縁膜）
５ 埋め込み電極
７ ソース電極（電極層）
７ａ 埋め込み部
９ チャネル
１０、１０ａ、１０ｂ 空乏層

Claims (7)

1. 互いに所定の間隔を隔てて配列された複数のトレンチを有し、隣接する前記トレンチ間の各領域がチャネルとなる一導電型の半導体層と、
   前記複数のトレンチのうちの所定のトレンチに絶縁膜を介して埋め込まれた第１埋め込み電極と、
   前記第１埋め込み電極が埋め込まれたトレンチ以外のトレンチに埋め込まれ、前記第１埋め込み電極とは別個に電圧が印加されるとともに、前記トレンチの内部において前記半導体層に対してショットキー接触する第２埋め込み電極とを備え、
   前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣接するトレンチ間の各領域を塞ぐことにより、前記隣接するトレンチ間の各領域を流れる電流が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層を消滅させることにより、前記隣接するトレンチ間の各領域を介して電流が流れるように構成されていることを特徴とする半導体装置。
2. 前記半導体層の上面上に形成された電極層をさらに備え、
   前記電極層は、前記第１埋め込み電極が埋め込まれたトレンチ以外のトレンチに埋め込まれた埋め込み部を有しており、
   前記第２埋め込み電極は、前記電極層の埋め込み部によって構成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１埋め込み電極および前記第２埋め込み電極は、２つの前記第１埋め込み電極の間に少なくとも１つの前記第２埋め込み電極が配置されるように、前記複数のトレンチの各々に埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２埋め込み電極に対する印加電圧は、前記隣接するトレンチ間の各領域を流れる電流を遮断する場合および前記隣接するトレンチ間の各領域を介して電流を流す場合にかかわらず、前記第２埋め込み電極が埋め込まれたトレンチの周辺に空乏層が形成されるように制御されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記第１埋め込み電極に対して所定電圧が印加されることにより、前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅し、前記第１埋め込み電極に対する前記所定電圧の印加が解除されることにより、前記第１埋め込み電極が埋め込まれたトレンチの周辺に空乏層が形成されるように構成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記隣接するトレンチ間の各領域を流れる電流を遮断する場合に、前記隣接するトレンチの各々の周辺に形成された空乏層が互いに連結された状態になるように構成されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記隣接するトレンチ間の距離は、前記隣接するトレンチの各々の周辺に形成された空乏層の一部が互いに重なるように設定されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。

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