KR101216811B1 - 전력 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 일실시예는 전력 반도체 소자 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 컨택 미스 얼라인(Contact Miss Align)을 줄이고, 신뢰성을 향상시킬 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1도전형 드리프트층을 제공하는 단계; 상기 제1도전형 드리프트층에 적어도 하나의 트렌치를 형성하는 단계; 상기 트렌치의 표면에 게이트 옥사이드를 형성하는 단계; 상기 트렌치에 도핑된 폴리실리콘을 형성하는 단계; 상기 폴리실리콘의 표면에 층간 절연막을 형성하는 단계; 트렌치의 외주연인 상기 제1도전형 드리프트층의 표면에 제2도전형 바디를 형성하는 단계; 및 상기 제 2 도전형 바디 표면에 제 1 도전형 에미터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법 및 이에 의해 제조된 전력 반도체 소자를 개시한다.
이를 위해 본 발명은 제1도전형 드리프트층을 제공하는 단계; 상기 제1도전형 드리프트층에 적어도 하나의 트렌치를 형성하는 단계; 상기 트렌치의 표면에 게이트 옥사이드를 형성하는 단계; 상기 트렌치에 도핑된 폴리실리콘을 형성하는 단계; 상기 폴리실리콘의 표면에 층간 절연막을 형성하는 단계; 트렌치의 외주연인 상기 제1도전형 드리프트층의 표면에 제2도전형 바디를 형성하는 단계; 및 상기 제 2 도전형 바디 표면에 제 1 도전형 에미터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법 및 이에 의해 제조된 전력 반도체 소자를 개시한다.
Description
본 발명의 일 실시예는 전력 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 고전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값) 등을 가져야 한다. 고전력 반도체 소자의 온-저항 값은 크게 채널 저항, JFET 저항, 축적(accumulation) 저항 및 에피텍셜 저항(또는, 드리프트 저항) 성분으로 이루어지는데, 정격 전압이 높아질수록 에피텍셜 저항 성분 값이 전체 온-저항 값의 대부분을 차지한다. 또한, 고전력 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 에피텍셜 영역의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 에피텍셜 영역의 온-저항 값을 증가시키게 된다. 따라서, 고전력 반도체 소자에서 낮은 온-저항 값과 높은 항복 전압 값 사이에는 서로 트레이드 오프 관계가 있으며, 고전력 반도체 소자의 설계시에 이러한 점을 고려해야 한다.
한편, 이러한 고전력 반도체 소자는 크게 플래나형(planar type)과 트렌치형(trench type)으로 분류될 수 있다. 특히 트렌치형 고전력 반도체 소자의 경우 트렌치의 폭이 점차 작아짐에 따라, 층간 절연막의 절연 특성이 취약해지는 문제가 있다. 또한, 트렌치의 폭이 점차 작게 됨에 따라, 트렌치의 내부에 형성된 게이트 전극과 트렌치의 외부에 형성된 게이트 라인 사이의 접촉 면적이 작아지고, 이에 따라 게이트 접촉 저항이 커지는 문제가 있다.
본 발명의 일 실시예는 컨택 미스 얼라인(Contact Miss Align)을 줄이고, 신뢰성을 향상시킬 수 있는 전력 반도체 소자의 제조 방법을 제공한다.
본 발명의 일실시예에 따른 전력 반도체 소자 및 그 제조 방법은 제1도전형 드리프트층을 제공하는 단계; 상기 제1도전형 드리프트층에 적어도 하나의 트렌치를 형성하는 단계; 상기 트렌치의 표면에 게이트 옥사이드를 형성하는 단계; 상기 트렌치에 도핑된 폴리실리콘을 형성하는 단계; 상기 폴리실리콘의 표면에 층간 절연막을 형성하는 단계; 트렌치의 외주연인 상기 제1도전형 드리프트층의 표면에 제2도전형 바디를 형성하는 단계; 및 상기 제 2 도전형 바디 표면에 제 1 도전형 에미터를 형성하는 단계를 포함한다.
상기 폴리실리콘의 형성 단계 이후 상기 게이트 옥사이드가 노출되도록 상기 폴리 실리콘을 오버 에칭하는 단계를 더 포함한다.
상기 층간 절연막의 형성 단계 이후 상기 층간 절연막의 상면과 상기 제 1 도전형 드리프트층의 상면이 동일 평면을 이루도록 상기 층간 절연막은 오버 에칭하는 단계를 더 포함한다.
상기 제 1 도전형 에미터에 에미터 전극을 형성하고, 상기 제 2 도전형 콜렉터에 콜렉터 전극을 형성하는 단계를 더 포함한다.
상기 에미터 전극의 상면과 하면은 평평하게 평행을 이루며 형성된다.
상기 트렌치 사이의 간격은 상기 에미터 전극이 접촉하는 부분은 동일하다.
상기 제 2 도전형 바디의 깊이는 상기 트렌치의 깊이보다 작게 형성된다.
제1도전형 드리프트층; 상기 제1도전형 드리프트층에 형성된 적어도 하나의 트렌치; 상기 트렌치의 표면에 형성된 게이트 옥사이드; 상기 트렌치에 도핑되어 형성된 폴리실리콘; 상기 폴리실리콘의 표면에 형성된 층간 절연막; 상기 트렌치의 외주연인 상기 제1도전형 드리프트층의 표면에 형성된 제2도전형 바디; 상기 제 2 도전형 바디 표면에 형성된 제 1 도전형 에미터; 및 상기 제 1 도전형 드리프르층의 하면에 형성된 콜렉터 전극을 포함하여 형성된다.
상기 층간 절연막 상면과 상기 제 1 도전형 에미터 상면은 동일 평면으로 형성된다.
상기 제 1 도전형 에미터의 상면에 형성되는 에미터 전극을 더 포함하여 이루진다.
상기 에미터 전극은 상면과 하면이 평평하게 평행을 이루며 형성된다.
상기 트렌치 사이의 간격은 상기 에미터 전극이 접촉하도록 형성된다.
상기 제 2 도전형 바디의 깊이는 상기 트렌치의 깊이보다 작게 형성된다.
본 발명의 일 실시예는 트렌치 내부에 층간 절연막을 형성하여, 에미터 전극이 제 1 도전형 에미터 영역 및 제 2 도전형 바디 영역 전체에 컨택(contact)된다. 따라서, 에미터 전극(170)과 제 1 도전형 에미터 및 제 2 도전형 바디에 컨택 미스 얼라인(Contact Miss Align)이 발생하지 않는다. 이에 따라, 제 1 도전형 에미터가 평평하게 형성되어, 신뢰성 향상될 수 있다. 또한, 셀 피치 감소에 따라 역전압에서 견디는 힘이 증가한다. 또한, 와이어 본딩(Wire Bonding) 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 드리프트층 제공 단계를 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 트렌치 형성 단계를 도시한 단면도이다.
도 3은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 게이트 옥사이드 형성 단계를 도시한 단면도이다.
도 4는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 폴리실리콘 형성 단계를 도시한 단면도이다.
도 5는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 폴리실리콘 에칭 단계를 도시한 단면도이다.
도 6은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 층간절연막 형성 단계를 도시한 단면도이다.
도 7은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 층간절연막 에칭 단계를 도시한 단면도이다.
도 8은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제 2 도전형 바디 형성 단계를 도시한 단면도이다.
도 9는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제 1 도전형 에미터 형성 단계를 도시한 단면도이다.
도 10은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제 2 도전형 콜렉터 형성 단계를 도시한 단면도이다.
도 11a는 본 발명의 일실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다.
도 11b는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 에미터 전극 및 콜렉터 전극 형성 단계를 도시한 도 11a의 11-11 단면도이다.
도 12a 본 발명의 일실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다.
도 12b는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 에미터 전극 및 콜렉터 전극 형성 단계를 도시한 도 12a의 12-12 단면도이다.
도 2는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 트렌치 형성 단계를 도시한 단면도이다.
도 3은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 게이트 옥사이드 형성 단계를 도시한 단면도이다.
도 4는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 폴리실리콘 형성 단계를 도시한 단면도이다.
도 5는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 폴리실리콘 에칭 단계를 도시한 단면도이다.
도 6은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 층간절연막 형성 단계를 도시한 단면도이다.
도 7은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 층간절연막 에칭 단계를 도시한 단면도이다.
도 8은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제 2 도전형 바디 형성 단계를 도시한 단면도이다.
도 9는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제 1 도전형 에미터 형성 단계를 도시한 단면도이다.
도 10은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제 2 도전형 콜렉터 형성 단계를 도시한 단면도이다.
도 11a는 본 발명의 일실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다.
도 11b는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 에미터 전극 및 콜렉터 전극 형성 단계를 도시한 도 11a의 11-11 단면도이다.
도 12a 본 발명의 일실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다.
도 12b는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 에미터 전극 및 콜렉터 전극 형성 단계를 도시한 도 12a의 12-12 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 전력 반도체 소자의 제조 방법은 제1도전형 드리프트층 제공 단계, 트렌치 형성 단계, 게이트 옥사이드 형성 단계, 폴리실리콘 형성 단계, 층간 절연막 형성단계, 제2도전형 바디 형성 단계, 제1도전형 에미터 형성 단계, 제2도전형 콜렉터 형성 단계, 에미터 전극 및 콜렉터 전극 형성 단계를 포함한다. 이를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 드리프트층 제공 단계를 도시한 단면도이다.
도 1에 도시된 바와 같이, 드리프층 제공 단계에서는, 예를 들면 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 반도체 웨이퍼가 제공된다. 또한, 상기 제1도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(101)의 농도는 대략 1×1014cm-3 정도이고, 두께는 대략 100㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 트렌치 형성 단계를 도시한 단면도이다.
도 2에 도시된 바와 같이, 트렌치 형성 단계에서는, 예를 들면 상기 제1도전형 드리프트층(101)의 상면으로부터 하면 방향으로 일정 깊이 및 폭을 갖는 트렌치(102)가 형성된다. 여기서, 상기 트렌치(102)는 측면(102a)과 바닥면(102b)을 가지며, 측면(102a)과 바닥면(102b)의 경계에는 식각 공정의 특성으로 인하여 자연스럽게 라운드부(102c)가 형성된다. 또한 상기 트렌치(102)는 상부의 폭이 하부의 폭보다 약간 크게 형성된다. 일례로, 상기 트렌치(102)는 폭이 대략 0.8~1.5㎛이고, 깊이가 대략 5~9㎛이며, 바닥면(102b)과 측면(102a) 사이의 각도는 89 °일수 있다. 그러나, 이러한 수치로 본 발명이 한정되는 것은 아니다.
도 3은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 게이트 옥사이드 형성 단계를 도시한 단면도이다.
도 3에 도시된 바와 같이, 게이트 옥사이드 형성 단계에서는 상기 트렌치(102)의 측면(102a), 바닥면(102b) 및 라운드부(102c)에 일정 두께의 게이트 옥사이드(110)가 형성된다. 이러한 게이트 옥사이드(110)는 상기 트렌치(102)의 표면을 따라 형성되므로, 상기 게이트 옥사이드(110)에 의해서도 측면, 바닥면 및 라운드부가 형성된다.
도 4는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 폴리실리콘 형성 단계를 도시한 단면도이다.
도 4에 도시된 바와 같이, 폴리실리콘 형성 단계에서는 상기 게이트 옥사이드(110)에 의해 형성된 공간에 P형 또는 N형 불순물이 도핑된 폴리실리콘(120)이 형성된다. 이러한 폴리실리콘(120)은 제1도전형 드리프트층(101)의 표면 전체에 형성된다.
도 5는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 폴리실리콘 오버 에칭 단계를 도시한 단면도이다.
도 5에 도시된 바와 같이. 폴리실리콘 오버에칭 단계에서는 폴리실리콘(120)은 실질적으로 제1도전형 드리프트층(101)의 표면 전체에 형성된 후 게이트 옥사이드(110)가 일부 노출되도록 폴리실리콘(120)을 오버 에칭한다. 이러한 폴리실리콘(120)은 대략 게이트 옥사이드(110)의 절반 정도 노출되도록 오버에칭한다.
도 6 은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 층간 절연막 형성 단계를 도시한 단면도이다.
도 6에 도시된 바와 같이, 층간 절연막 형성 단계에서는 게이트 옥사이드(110) 내부 영역인 폴리실리콘(120)의 상면에 층간 절연막(130)이 형성된다. 게이트 옥사이드(110)내부에 폴리실리콘(120)이 형성되므로, 트렌치(102)의 폭이 작아지더라도 전류와 전공의 특성이 취약해 지지 않는다.
도 7은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 층간 절연막 오버 에칭 단계를 도시한 단면도이다.
도 7에 도시된 바와 같이, 층간절연막 오버 에칭 단계에서는 층간 절연막(130)의 상면과 제 1 도전형 드리프트층(101)의 상면이 동일 평면을 이루도록 오버 에칭된다. 따라서, 층간 절연막(130)과 제 1 도전형 드리프트층(101)은 평평하게 형성된다.
도8 는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법중 제2도전형 바디 형성 단계를 도시한 단면도이다.
도 8에 도시된 바와 같이, 제2도전형 바디 형성 단계에서는 상기 트렌치(102)의 외주연인 제1도전형 드리프트층(101)의 상면으로부터 하면 방향으로 일정 깊이의 제2도전형 바디(140)가 형성된다. 더불어, 상기 제2도전형 바디(140)의 깊이는 상기 트렌치(102)의 깊이보다 작게 형성된다. 또한, 상기 제2도전형 바디(140)의 깊이는 상기 층간 절연막(130)의 깊이보다 크게 형성된다.
상기 제2도전형 바디(140)는 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제2도전형 바디(140)의 깊이는 상술한 바와 같이 상기 트렌치(102)의 깊이보다 작게 형성된다. 더불어, 이러한 제2도전형 바디(140)의 농도는 1×1017cm-3 정도이고, 깊이는 대략 3㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
한편, 이러한 제2도전형 바디(140)의 형성 단계는 열처리 단계를 포함한다. 즉, 제1도전형 드리프트층(101)에 P형 불순물을 이온 주입한 이후에 열처리 단계가 수행된다. 이러한 열처리 단계는 대략 1000~1150℃의 온도 범위에서 대략 30~90 시간 범위 동안 수행될 수 있다. 그러나, 이러한 온도 범위 및 시간 범위로 본 발명이 한정되는 것은 아니다. 따라서, 상기 제2도전형 바디(140)는 최초 이온 주입된 깊이보다 더 깊은 깊이로 확산되어 형성된다. 이때 이미 제1도전형 드리프트층(101)에는 트렌치(102) 및 게이트 옥사이드(110)가 형성되어 있음으로써, 종래와 같은 세그리게이션 영향이 최소화되어 나타난다. 즉, 제2도전형 바디(140)로부터 예를들면 P형 불순물이 상기 게이트 옥사이드(110)로 옮겨 가는 현상이 최소화되어 나타난다. 따라서, 누설 전류가 작아져 전류 특성이 향상될 뿐만 아니라, 제2도전형 바디(140)에 채널이 확실하게 형성된다.
도 9는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제1도전형 에미터 형성 단계를 도시한 단면도이다.
도 9에 도시된 바와 같이, 제1도전형 에미터 형성 단계에서는 제 1 도전형 드리프트층(101)의 상면으로부터 제2 도전형 바디(140)의 상면 방향으로 일정 깊이의 제1도전형 에미터(150)가 형성된다. 상기 제 1 도전형 에미터(150)는 제 2 도전형 바디(140)의 적어도 하나의 상면에 형성된다. 더불어, 이러한 제1도전형 에미터(150)의 깊이는 층간 절연막(130) 보다 깊게 형성된다. 이러한 제1도전형 에미터(150)는 인 또는 비소와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 더불어, 이러한 제1도전형 에미터(150)의 농도는 대략 1×1019cm- 3 이고, 깊이는 대략 0.5㎛일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제1도전형 에미터(150)에는 에미터 전극(170)이 전기적으로 연결된다.
도10은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 제2도전형 콜렉터 형성 단계를 도시한 단면도이다.
도 10에 도시된 바와 같이, 제2도전형 콜렉터 형성 단계에서는 상기 제1도전형 드리프트층(101)의 하면에 일정 깊이의 제2도전형 콜렉터(160)가 형성된다. 이러한 제2도전형 콜렉터(160)는 깊이가 대략 1~50㎛, 농도가 대략 1×1016cm-3 일 수 있으나, 이러한 깊이 및 농도로 본 발명이 한정되는 것은 아니다.
도 11a는 본 발명의 일실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다. 도11b는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 에미터 전극 및 콜렉터 전극 형성 단계를 도시한 도 11a의 11-11 단면도이다.
도 11a 내지 도 11b에 도시된 바와 같이, 상기 에미터 전극 및 콜렉터 전극 형성 단계에서는 상기 층간 절연막(130)과 제2도전형 바디(140) 및 제1도전형 에미터(150)에 알루미늄과 같은 도전체를 증착하여 에미터 전극(170)을 형성하고, 상기 제2도전형 콜렉터(160)의 표면에도 알루미늄과 같은 도전체를 증착하여 콜렉터 전극(180)을 형성한다. 상기 에미터 전극(170)의 하면은 양측은 제 1 도전형 에미터(150)와 접하고, 중앙은 제 2 도전형 바디(140)와 접하며, 층간 절연막(130)과도 접하게 된다. 상기 에미터 전극(170)은 층간 절연막(130)이 트렌치(102) 내부에 형성 되므로써, 상면과 하면이 평행하게 위치한다. 따라서, 에미터 전극(170)은 평평하게 형성되어, 신뢰성을 향상시킬 수 있다. 또한, 상기 에미터 전극(170)은 트렌치(102)사이의 간격과 동일하게 접촉하게 되어 전류 및 전공의 흐름이 향상된다.
에미터 전극(170)은 제2도전형 바디(140) 및 제 1도전형 에미터(150) 전체에 접촉하여 컨택 미스 얼라인(Contact Miss Align)이 발생하지 않는다. 따라서 미스 얼라인(Miss Align)에 대한 공정 불량을 개선할 수 있다. 또한, 셀 피치가 감소에 따라 역전압 특성이 향상된다. 제 1 도전형 에미터(150)가 평평하게 형성되어 와이어 본딩(Wire Bonding) 신뢰성을 개선할 수 있다.
도 12a 본 발명의 일실시예에 따른 전력 반도체 소자의 일부를 도시한 평면도이다. 도 12b는 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 방법 중 에미터 전극 및 콜렉터 전극 형성 단계를 도시한 도 12a의 12-12 단면도이다.
도 12a 내지 도 12b에 도시된 바와 같이, 상기 에미터 전극 및 콜렉터 전극 형성 단계에서는 상기 층간 절연막(130)과 제2도전형 바디(140) 및 제1도전형 에미터(150)에 알루미늄과 같은 도전체를 증착하여 에미터 전극(170)을 형성하고, 상기 제2도전형 콜렉터(160)의 표면에도 알루미늄과 같은 도전체를 증착하여 콜렉터 전극(180)을 형성한다. 상기 에미터 전극(170)의 하면은 일측이 제 1 도전형 에미터(150)와 접하고, 타측은 제 2 도전형 바디(140)와 접하며, 층간 절연막(130)과도 접하게 된다. 상기 에미터 전극(170)은 층간 절연막(130)이 트렌치(102) 내부에 형성 되므로써, 상면과 하면이 평행하게 위치한다. 따라서, 에미터 전극(170)은 평평하게 형성되어, 신뢰성을 향상시킬 수 있다. 또한, 상기 에미터 전극(170)은 트렌치(102)사이의 간격과 동일하게 접촉하게 되어 전류 및 전공의 흐름이 향상된다.
이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자 및 그 제조 방법 을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 전력 반도체 소자
101 : 제1도전형 드리프트층 110 : 게이트 옥사이드
120 : 폴리실리콘 130 : 층간 절연막
140 : 제2도전형 바디 150 : 제 1도전형 에미터
160 : 제2도전형 콜렉터 170 : 에미터 전극
180 : 콜렉터 전극
101 : 제1도전형 드리프트층 110 : 게이트 옥사이드
120 : 폴리실리콘 130 : 층간 절연막
140 : 제2도전형 바디 150 : 제 1도전형 에미터
160 : 제2도전형 콜렉터 170 : 에미터 전극
180 : 콜렉터 전극
Claims (12)
- 제1도전형 드리프트층을 제공하는 단계;
상기 제1도전형 드리프트층의 제공 후, 상기 제1도전형 드리프트층에 적어도 하나의 트렌치를 형성하는 단계;
상기 트렌치의 표면에 게이트 옥사이드를 형성하는 단계;
상기 트렌치에 도핑된 폴리실리콘을 형성하는 단계;
상기 폴리실리콘의 표면에 층간 절연막을 형성하는 단계;
상기 층간 절연막의 형성 후, 상기 트렌치의 외주연인 상기 제1도전형 드리프트층의 표면에 제2도전형 바디를 형성하는 단계; 및
상기 제 2 도전형 바디 표면에 제 1 도전형 에미터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 폴리실리콘의 형성 단계 이후 상기 게이트 옥사이드가 노출되도록 상기 폴리 실리콘을 오버 에칭하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1항에 있어서,
상기 층간 절연막의 형성 단계 이후 상기 층간 절연막의 상면과 상기 제 1 도전형 드리프트층의 상면이 동일 평면을 이루도록 상기 층간 절연막은 오버 에칭하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1항에 있어서,
상기 제 1 도전형 에미터에 에미터 전극을 형성하고, 상기 제 2 도전형 콜렉터에 콜렉터 전극을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 4항에 있어서,
상기 에미터 전극의 상면과 하면은 평평하게 형성되어 평행을 이루는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1항에 있어서,
상기 트렌치 사이의 간격은 상기 에미터 전극이 접촉하는 부분인 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1항에 있어서,
상기 제 2 도전형 바디의 깊이는 상기 트렌치의 깊이보다 작은 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 삭제
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