JP5714413B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5714413B2 JP5714413B2 JP2011115187A JP2011115187A JP5714413B2 JP 5714413 B2 JP5714413 B2 JP 5714413B2 JP 2011115187 A JP2011115187 A JP 2011115187A JP 2011115187 A JP2011115187 A JP 2011115187A JP 5714413 B2 JP5714413 B2 JP 5714413B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- conductivity type
- semiconductor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
第1導電型の半導体基板と、
前記半導体基板上に設けられた第1導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第1導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域と、
前記半導体層に平面視で前記第1ウェル領域と接するように設けられ、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域と、
前記第1ウェル領域に設けられた、第2導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域と、
前記押込拡散領域に設けられた、第1導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置が提供される。
第1導電型の半導体基板上に、第1導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第1導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域を形成する工程と、
前記半導体層に平面視で前記第1ウェル領域と接するように、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域を形成する工程と、
前記第1ウェル領域に、第2導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域を形成する第2ウェル領域形成工程と、
前記押込拡散領域に、第1導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
まず、図1〜図6を用いて、第1の実施形態に係る半導体装置10について説明する。本実施形態の半導体装置10は、以下の構成を備えている。P型の半導体層200は、半導体基板100上に設けられている。半導体層200よりも高濃度のP型の押込拡散領域440は、半導体層200の表層から底面まで設けられている。押込拡散領域440よりも低濃度のP型の第1ウェル領域300は、半導体層200に、平面視で一部が押込拡散領域440と重なるように設けられている。N型のドレインオフセット領域540は、半導体層200に、平面視で第1ウェル領域300と接するように設けられ、第1ウェル領域300を挟んで押込拡散領域440と反対に配置されている。N型(N+型)のソース領域420は、第1ウェル領域300に設けられている。ドレインオフセット領域540よりも高濃度のN型(N+型)のドレイン領域520は、ドレインオフセット領域540内に設けられている。ドレインオフセット領域540よりも高濃度のN型の第2ウェル領域560は、半導体層200のうち、ドレインオフセット領域540の下に位置して、平面視でドレイン領域520と重なる領域に設けられている。P型のコンタクト領域460は、押込拡散領域440に設けられている。ゲート絶縁層620は、半導体層200上に設けられ、少なくとも平面視でソース領域420とドレインオフセット領域540とで挟まれたチャネル領域(符号不図示)上に配置されている。また、ゲート電極640は、ゲート絶縁層620上に設けられている。以下、詳細を説明する。
(付記1)
第1導電型の半導体基板と、
前記半導体基板上に設けられた第1導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第1導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域と、
前記半導体層に平面視で前記第1ウェル領域と接するように設けられ、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域と、
前記第1ウェル領域に設けられた、第2導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域と、
前記押込拡散領域に設けられた、第1導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置。
(付記2)
付記1に記載の半導体装置について、
前記第1ウェル領域と前記ドレインオフセット領域との間における第1降伏電圧よりも、前記第2ウェル領域と前記半導体基板との間における第2降伏電圧の方が小さい半導体装置。
(付記3)
付記2に記載の半導体装置において、
前記第1降伏電圧は、前記第2降伏電圧よりも1.5倍以上大きい半導体装置。
(付記4)
付記1〜3のいずれか一項に記載の半導体装置において、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記コンタクト領域とに接続するソース電極と、
前記基板の裏面に設けられ、接地された裏面ソース電極と、
をさらに備える半導体装置。
(付記5)
付記4に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、
当該保護ダイオードは、平面視で、前記押込拡散領域、前記第1ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。
(付記6)
請求項1〜5のいずれか一項に記載の半導体装置において、
前記ドレイン電極と前記ソース電極との間に、前記第2降伏電圧以上の電圧が印加されたとき、前記ドレイン電極から、前記第2ウェル領域を介して、前記半導体基板側に電流が流れる半導体装置。
(付記7)
付記1〜6のいずれか一項に記載の半導体装置において、
前記第2ウェル領域の幅は、前記ドレイン領域の幅と等しい半導体装置。
(付記8)
請求項1〜7のいずれか一項に記載の半導体装置において、
前記半導体基板の比抵抗は、0.01Ωcm以上0.03Ωcm以下である半導体装置。
(付記9)
付記1〜8のいずれか一項に記載の半導体装置において、
前記半導体層の比抵抗は、10Ωcm以上20Ωcm以下である半導体装置。
(付記10)
第1導電型の半導体基板上に、第1導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第1導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域を形成する工程と、
前記半導体層に平面視で前記第1ウェル領域と接するように、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域を形成する工程と、
前記第1ウェル領域に、第2導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域を形成する第2ウェル領域形成工程と、
前記押込拡散領域に、第1導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法。
(付記11)
付記10に記載の半導体装置の製造方法において、
前記半導体層形成工程において、前記半導体層の厚さを規定するとともに、
前記第2ウェル領域形成工程において、前記半導体層の前記第2ウェル領域の深さを規定することにより、
前記第1ウェル領域と前記ドレインオフセット領域との間における第1降伏電圧よりも、前記第2ウェル領域と前記半導体基板との間における第2降伏電圧の方が小さくなるように、前記第2ウェル領域と前記半導体基板との間の距離を規定する半導体装置の製造方法。
40 ソース電極
41 ソース電極の端子部
50 ドレイン電極
51 ドレイン電極の端子部
60 ゲート電極
61 ゲート電極の端子部
70 保護ダイオード
100 半導体基板
200 半導体層
300 第1ウェル領域
420 ソース領域
440 押込拡散領域
460 コンタクト領域
520 ドレイン領域
540 ドレインオフセット領域
560 第2ウェル領域
620 ゲート絶縁層
640 ゲート電極
720 第1層間絶縁層
740 第2層間絶縁層
760 第3層間絶縁層
841 裏面ソース電極
842 第1ソースビア
843 表面ソース電極
844 第1ソース配線
845 第2ソースビア
846 第2ソース配線
851 第1ドレインビア
852 第1ドレイン配線
853 第2ドレインビア
854 第2ドレイン配線
855 第3ドレインビア
856 第3ドレイン配線
861 第1ゲート配線
862 第2ゲート配線
Claims (6)
- 第1導電型の半導体基板と、
前記半導体基板上に設けられた第1導電型の半導体層と、
前記半導体層の表層から底面まで設けられ、前記半導体層よりも高濃度の第1導電型の押込拡散領域と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように設けられ、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域と、
前記半導体層に平面視で前記第1ウェル領域と接するように設けられ、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域と、
前記第1ウェル領域に設けられた、第2導電型のソース領域と、
前記ドレインオフセット領域内に設けられ、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に設けられ、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域と、
前記押込拡散領域に設けられた、第1導電型のコンタクト領域と、
前記半導体層上に設けられ、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
を備える半導体装置。 - 請求項1に記載の半導体装置について、
前記第1ウェル領域と前記ドレインオフセット領域との間における第1降伏電圧よりも、前記第2ウェル領域と前記半導体基板との間における第2降伏電圧の方が小さい半導体装置。 - 請求項2に記載の半導体装置において、
前記第1降伏電圧は、前記第2降伏電圧よりも1.5倍以上大きい半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記ドレイン領域に接続するドレイン電極と、
前記ソース領域と前記コンタクト領域とに接続するソース電極と、
前記基板の裏面に設けられ、接地された裏面ソース電極と、
をさらに備える半導体装置。 - 請求項4に記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続された保護ダイオードをさらに備え、
当該保護ダイオードは、平面視で、前記押込拡散領域、前記第1ウェル領域、前記ソース領域、前記ドレインオフセット領域および前記ドレイン領域が設けられた領域よりも外側に配置されている半導体装置。 - 第1導電型の半導体基板上に、第1導電型の半導体層を形成する半導体層形成工程と、
前記半導体層の表層から底面まで、前記半導体層よりも高濃度の第1導電型の押込拡散領域を形成する工程と、
前記半導体層に平面視で一部が前記押込拡散領域と重なるように、前記押込拡散領域よりも低濃度の第1導電型の第1ウェル領域を形成する工程と、
前記半導体層に平面視で前記第1ウェル領域と接するように、前記第1ウェル領域を挟んで前記押込拡散領域と反対に位置する、第1導電型と逆の第2導電型のドレインオフセット領域を形成する工程と、
前記第1ウェル領域に、第2導電型のソース領域を形成する工程と、
前記ドレインオフセット領域内に、当該ドレインオフセット領域よりも高濃度の第2導電型のドレイン領域を形成する工程と、
前記半導体層のうち、前記ドレインオフセット領域の下に位置し、平面視で前記ドレイン領域と重なる領域に、前記ドレインオフセット領域よりも高濃度の第2導電型の第2ウェル領域を形成する第2ウェル領域形成工程と、
前記押込拡散領域に、第1導電型のコンタクト領域を形成する工程と、
前記半導体層上に、少なくとも平面視で前記ソース領域と前記ドレインオフセット領域とで挟まれたチャネル領域上に位置するゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
を備える半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011115187A JP5714413B2 (ja) | 2011-05-23 | 2011-05-23 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011115187A JP5714413B2 (ja) | 2011-05-23 | 2011-05-23 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012244074A JP2012244074A (ja) | 2012-12-10 |
JP5714413B2 true JP5714413B2 (ja) | 2015-05-07 |
Family
ID=47465417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011115187A Expired - Fee Related JP5714413B2 (ja) | 2011-05-23 | 2011-05-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5714413B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI597847B (zh) * | 2016-09-05 | 2017-09-01 | 新唐科技股份有限公司 | 高壓半導體裝置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62102555A (ja) * | 1985-10-30 | 1987-05-13 | Nissan Motor Co Ltd | 半導体装置 |
JP2987884B2 (ja) * | 1990-06-04 | 1999-12-06 | 日産自動車株式会社 | 半導体装置 |
JPH04196360A (ja) * | 1990-11-28 | 1992-07-16 | Nissan Motor Co Ltd | 半導体装置 |
JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2002353441A (ja) * | 2001-05-22 | 2002-12-06 | Denso Corp | パワーmosトランジスタ |
-
2011
- 2011-05-23 JP JP2011115187A patent/JP5714413B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012244074A (ja) | 2012-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8729605B2 (en) | Semiconductor switch device | |
US8159029B2 (en) | High voltage device having reduced on-state resistance | |
US7952141B2 (en) | Shield contacts in a shielded gate MOSFET | |
JP4791113B2 (ja) | 半導体装置 | |
US20060261391A1 (en) | Semiconductor device and manufacturing method of the same | |
US20090026535A1 (en) | Semiconductor device | |
WO2011007387A1 (ja) | 電力用半導体装置およびその製造方法 | |
US9515153B2 (en) | Semiconductor device and method for manufacturing the same | |
US9276075B2 (en) | Semiconductor device having vertical MOSFET structure that utilizes a trench-type gate electrode and method of producing the same | |
JP5795452B1 (ja) | 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 | |
US10964808B2 (en) | Silicon carbide semiconductor device with trench gate structure and vertical PN junction between body region and drift structure | |
JP2009088006A (ja) | 絶縁ゲート型半導体装置 | |
JP5714413B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
CN105374854B (zh) | 半导体装置以及半导体装置的制造方法 | |
US7994570B2 (en) | Semiconductor device and method of manufacturing the same | |
JP6555284B2 (ja) | 半導体装置 | |
JP2009004501A (ja) | 半導体装置 | |
WO2012157025A1 (ja) | 半導体装置 | |
JP2012227489A (ja) | 半導体装置およびその製造方法 | |
JP4825688B2 (ja) | 半導体装置の製造方法 | |
US20100078719A1 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140805 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150303 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150311 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5714413 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |