JPS62102555A - 半導体装置 - Google Patents
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- JPS62102555A JPS62102555A JP60241323A JP24132385A JPS62102555A JP S62102555 A JPS62102555 A JP S62102555A JP 60241323 A JP60241323 A JP 60241323A JP 24132385 A JP24132385 A JP 24132385A JP S62102555 A JPS62102555 A JP S62102555A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パワーＭＯＳトランジスタと０ＭＯ８ＩＣと
を一チツプに集積したパワーＭＯ８ＩＣに関するもので
ある。
を一チツプに集積したパワーＭＯ８ＩＣに関するもので
ある。
パワーＭｏＳトランジスタと０ＭＯ８ＩＣとを一チツプ
に集積したパワーＭＯ８ＩＣとしては、例えばパーカー
が提案しているものがある。
に集積したパワーＭＯ８ＩＣとしては、例えばパーカー
が提案しているものがある。
（Ｒ，Ｐａｒｋｅｒ “Ｐｏｗｅｒ ａｎｄ ｌｏｇ
ｉｃ ｄｅｖｉｃｅｓ ａｒｅｍｅｒｇｉｎｇ ｏｎ
ｔｈｅ ｓａｍｅ ｃｈｉｐ”ＣＯＭＰＵＴＥＲＤＥＳ
ＩＧＮ。
ｉｃ ｄｅｖｉｃｅｓ ａｒｅｍｅｒｇｉｎｇ ｏｎ
ｔｈｅ ｓａｍｅ ｃｈｉｐ”ＣＯＭＰＵＴＥＲＤＥＳ
ＩＧＮ。
Ｃ１ｒｃｌｅ ２１． ｐ２９〜ｐ３５． Ａｕｇｕｓ
ｔ’ １９８４参照）第４図は、上記のパワーＭＯ８Ｉ
Ｃの一例の断面図である。
ｔ’ １９８４参照）第４図は、上記のパワーＭＯ８Ｉ
Ｃの一例の断面図である。
第４図の半導体装置は、パワーＭＯＳトランジスタとし
てはいわゆるＬ Ｄ Ｍ ＯＳ （Ｌａｔｅｒａｌ ０
ＭＯ８）トランジスタを用いている。
てはいわゆるＬ Ｄ Ｍ ＯＳ （Ｌａｔｅｒａｌ ０
ＭＯ８）トランジスタを用いている。
すなわち、ポリシリコンゲート１４をマスクとして、二
重拡散によりＰウェル４、ｎ＋ソース５の順に形成し、
ｐウェル４がチャネルとなるものである。
重拡散によりＰウェル４、ｎ＋ソース５の順に形成し、
ｐウェル４がチャネルとなるものである。
また、０ＭＯ８ＩＣとしては、ＭゲートＣＭＯ８構造を
用いている。
用いている。
すなわち、ｎ型エピタキシャル層２の中にｐウェル７を
形成し、そこにｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯ３と略記する）を形成し、またｎ型エピタキシャ
ル層２の中に直接ｐチャネルＭＯＳトランジスタ（以下
、９ＭＯ８と略記する）を形成している。
形成し、そこにｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯ３と略記する）を形成し、またｎ型エピタキシャ
ル層２の中に直接ｐチャネルＭＯＳトランジスタ（以下
、９ＭＯ８と略記する）を形成している。
また、パワーＭＯＳトランジスタ部とＣＭＯＳＩＣ部と
を電気的に分離するために、全体をｐ型半導体基板１の
上のｎ型エピタキシャル層２中に形成し、パワーＭＯＳ
トランジスタ部とＣＭＯＳＩＣ部との中間にｐ＋アイソ
レーシゴン領域３を形成して接地することにより、両者
を分離するように構成している。
を電気的に分離するために、全体をｐ型半導体基板１の
上のｎ型エピタキシャル層２中に形成し、パワーＭＯＳ
トランジスタ部とＣＭＯＳＩＣ部との中間にｐ＋アイソ
レーシゴン領域３を形成して接地することにより、両者
を分離するように構成している。
上記のごとき従来のパワーＭＯ８ＩＣにおいては、次の
ごとき問題がある。
ごとき問題がある。
まず、パワーＭＯＳトランジスタをスイッチング用途に
用いる場合には、誘動性の負荷によって生じる高圧のパ
ルス性ノイズ（サージ）に耐える必要がある。
用いる場合には、誘動性の負荷によって生じる高圧のパ
ルス性ノイズ（サージ）に耐える必要がある。
そのため、パワーＭＯ８）−ランジスタのドレイン・ソ
ース間の耐圧を電源電圧よりも遥かに高く設定したり、
或はパワーＭＯＳトランジスタのドレイン・ソース間に
ツェナダイオードを外付けしたりする等の対策が必要で
あり、そのためパワーＭｏＳトランジスタのオン抵抗が
増大したり、或は実装コストの増大を招くといった問題
があった。
ース間の耐圧を電源電圧よりも遥かに高く設定したり、
或はパワーＭＯＳトランジスタのドレイン・ソース間に
ツェナダイオードを外付けしたりする等の対策が必要で
あり、そのためパワーＭｏＳトランジスタのオン抵抗が
増大したり、或は実装コストの増大を招くといった問題
があった。
また、パワーＭＯＳトランジスタ部を形成する際に二重
拡散プロセスを用いており、そのためポリシリコンゲー
ト形成後に長時間の熱拡散プロセスを施す必要があるの
で、０ＭＯ８ＩＣ部にＬ○ＣＯ８構造を採用することが
回連であり、従って、集積度向上に有利なポリシリコン
ゲートＣＭＯ８を採用することが出来ず、素子面積の増
大を招くといった問題があった。
拡散プロセスを用いており、そのためポリシリコンゲー
ト形成後に長時間の熱拡散プロセスを施す必要があるの
で、０ＭＯ８ＩＣ部にＬ○ＣＯ８構造を採用することが
回連であり、従って、集積度向上に有利なポリシリコン
ゲートＣＭＯ８を採用することが出来ず、素子面積の増
大を招くといった問題があった。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、Ｃ：Ｍｏ８ ＩＣ部にポリシ
リコンゲートＣＭＯ８を採用することが可能であり、か
つ、高圧のパルス性ノイズにも耐えることの出来るパワ
ーＭＯ８ＩＣ構造の半導体装置を提供することを目的と
する。
になされたものであり、Ｃ：Ｍｏ８ ＩＣ部にポリシ
リコンゲートＣＭＯ８を採用することが可能であり、か
つ、高圧のパルス性ノイズにも耐えることの出来るパワ
ーＭＯ８ＩＣ構造の半導体装置を提供することを目的と
する。
上記の目的を達成するため本発明においては、パワーＭ
ＯＳトランジスタ部のドレイン領域の周辺に比較的低濃
度のドレイン領域を設けることにより耐圧を向上させる
ように構成している。
ＯＳトランジスタ部のドレイン領域の周辺に比較的低濃
度のドレイン領域を設けることにより耐圧を向上させる
ように構成している。
また、パワーＭＯＳトランジスタ部のドレイン・ソース
間にツェナダイオードを内蔵した構成とすることにより
高圧のパルス性ノイズの影響を除去するように構成して
いる。
間にツェナダイオードを内蔵した構成とすることにより
高圧のパルス性ノイズの影響を除去するように構成して
いる。
また、上記のととくツェナダイオードを内蔵する構成と
した場合において、パワーＭＯＳトランジスタ部と半導
体基板との間に半導体基板と同一導電型の埋込層を形成
することにより、ツェナダイオードのツェナ電圧を半導
体基板の不純物濃度と無関係に設定することが出来るよ
うに構成している。
した場合において、パワーＭＯＳトランジスタ部と半導
体基板との間に半導体基板と同一導電型の埋込層を形成
することにより、ツェナダイオードのツェナ電圧を半導
体基板の不純物濃度と無関係に設定することが出来るよ
うに構成している。
また１本発明の構成においては、パワーＭＯＳトランジ
スタ部の製造に際し、二重拡散プロセスを必要としない
ので０ＭＯ８ＩＣ部としてポリシリコンゲートＣＭＯ３
を採用することが出来、集積度を向上させることが出来
る。
スタ部の製造に際し、二重拡散プロセスを必要としない
ので０ＭＯ８ＩＣ部としてポリシリコンゲートＣＭＯ３
を採用することが出来、集積度を向上させることが出来
る。
第１図は、本発明の一実施例の断面図であり。
左側がパワーＭＯＳトランジスタ部、右側が０ＭＯ８Ｉ
Ｃ部である。
Ｃ部である。
第１図において、まず、ｐ型半導体基板２５の上にエピ
タキシャル成長等でｎ領域（ｎ型エピタキシャル層）２
６が形成されている。そして、パワーＭＯＳトランジス
タ部には、Ｐ＋埋込層２７及びｐウェル２８が形成され
ている。
タキシャル成長等でｎ領域（ｎ型エピタキシャル層）２
６が形成されている。そして、パワーＭＯＳトランジス
タ部には、Ｐ＋埋込層２７及びｐウェル２８が形成され
ている。
また、ポリシリコンゲート３４をマスクとしてｎ＋ソー
ス２９、ｎ＋ドレイン３０及びｎドレイン３１が形成さ
れている。
ス２９、ｎ＋ドレイン３０及びｎドレイン３１が形成さ
れている。
このｎドレイン３１は比較的低不純物濃度であり。
そのため、空乏層をドレイン側にも延ばす作用があり、
通常の横型ＭＯＳトランジスタよりもドレイン・ソース
間の耐圧を高くすることが出来る。
通常の横型ＭＯＳトランジスタよりもドレイン・ソース
間の耐圧を高くすることが出来る。
また、ｎ＋ドレイン３０の下にはｎ領域３２が設けられ
ており、Ｐ＋埋込層２７との間にｐｎ接合を形成し、こ
れがツェナダイオード４９として作用する。
ており、Ｐ＋埋込層２７との間にｐｎ接合を形成し、こ
れがツェナダイオード４９として作用する。
なお、ツェナ電圧は、ｎ領域３２又はＰ＋埋込層２７の
不純物濃度によって自由に設定することが出来る。
不純物濃度によって自由に設定することが出来る。
上記のごとき構造においては、ポリシリコンゲート形成
後に、長時間の熱拡散工程を必要としないため、ＣＭＯ
８ＩＣ部はＬＯＧＯ８構造とすることが出来る。
後に、長時間の熱拡散工程を必要としないため、ＣＭＯ
８ＩＣ部はＬＯＧＯ８構造とすることが出来る。
そのため、第１図の実施例においては、右側の０ＭＯ８
ＩＣ部はポリシリコンゲートＣＭＯ８となっている。
ＩＣ部はポリシリコンゲートＣＭＯ８となっている。
すなわち、ｐウェル４０の中にｎ Ｍ ＯＳを形成し、
その他の部分にｐＭＯ３を形成しており、５０．５１が
ポリシリコンゲートである。
その他の部分にｐＭＯ３を形成しており、５０．５１が
ポリシリコンゲートである。
また、ｐウェル４０は、ｐウェル２８と同時に形成され
る。
る。
なお、第１図の実施例においては、Ｐ＋埋込層２７を設
けた場合を示しているが、とのＰ＋埋込層２７を設けず
、ｐウェル２８が直接ｐ型半導体基板２５に接する構造
でも良い。
けた場合を示しているが、とのＰ＋埋込層２７を設けず
、ｐウェル２８が直接ｐ型半導体基板２５に接する構造
でも良い。
その場合には、ｎ領域３２とｐ型半導体基板２５との間
にｐｎ接合が形成され、それがツェナダイオードとして
機能する。
にｐｎ接合が形成され、それがツェナダイオードとして
機能する。
次に、作用を説明する。
まず、第２図に基づいてｎドレイン領域３１の作用を説
明する。
明する。
第２図は、パワーＭＯＳトランジスタ部の一部分の断面
図であり、（Ａ）はｎドレイン領域３１が無い場合、（
Ｂ）はｎドレイン領域３１を設けた場合を示す。また、
Ｓはソース、Ｄはドレイン、Ｇはゲートである。
図であり、（Ａ）はｎドレイン領域３１が無い場合、（
Ｂ）はｎドレイン領域３１を設けた場合を示す。また、
Ｓはソース、Ｄはドレイン、Ｇはゲートである。
まず、第２図（Ａ）の場合には、ｎ＋ドレイン領域３０
は高不純物濃度であり、かつ拡散の深さが浅い（１−程
度）ため、ｎ＋ドレイン領域３０とＰウェル２８とのｐ
ｎ接合は階段状の濃度分布となっている。
は高不純物濃度であり、かつ拡散の深さが浅い（１−程
度）ため、ｎ＋ドレイン領域３０とＰウェル２８とのｐ
ｎ接合は階段状の濃度分布となっている。
そして、この場合には、ドレインの耐圧はｎ＋ドレイン
領域３０端部のｐｎ接合の曲りのために低下し、通常は
２０〜３０Ｖ程度である。
領域３０端部のｐｎ接合の曲りのために低下し、通常は
２０〜３０Ｖ程度である。
これに対して、第２図（Ｂ）の場合には、ｎ＋ドレイン
領域３０の周囲に比較的低濃度のｎドレイン領域３１が
存在するため、ｐウェル２８とｎドレイン領域３１との
間に形成されるｐｎ接合は、傾斜状の濃度分布となり、
その耐圧はｐｎ接合の不純物濃度勾配によって決定され
る。
領域３０の周囲に比較的低濃度のｎドレイン領域３１が
存在するため、ｐウェル２８とｎドレイン領域３１との
間に形成されるｐｎ接合は、傾斜状の濃度分布となり、
その耐圧はｐｎ接合の不純物濃度勾配によって決定され
る。
そのため、ｎドレイン領域３１の濃度によってドレイン
耐圧を任意の値に設定することが出来る。
耐圧を任意の値に設定することが出来る。
次に、ｎ＋ドレイン領域３０の下に設けるツェナダイオ
ード形成用のｎ領域３２の作用について説明する。
ード形成用のｎ領域３２の作用について説明する。
ｎ領域３２は、Ｐ＋埋込層２７又はｐ型半導体基板２５
（Ｐ＋埋込層２７を設けない場合）との間でｐｎ接合を
形成しており、かつｎ領域３２は、ｎ＋ドレイン領域３
０を通じてドレイン電極３７に接続され、Ｐ＋埋込層２
７又はｐ型半導体基板２５は接地されている。
（Ｐ＋埋込層２７を設けない場合）との間でｐｎ接合を
形成しており、かつｎ領域３２は、ｎ＋ドレイン領域３
０を通じてドレイン電極３７に接続され、Ｐ＋埋込層２
７又はｐ型半導体基板２５は接地されている。
従って、上記の構成は、パワーＭＯＳトランジスタのド
レイン・ソース間にツェナダイオードを内蔵した形にな
っている。
レイン・ソース間にツェナダイオードを内蔵した形にな
っている。
上記のごとき構成においては、誘導性負荷のスイッチン
グ時に発生する高圧のサージは、上記のツェナダイオー
ドを通じて基板へ逃げるため、パワーＭｏＳトランジス
タそのものの耐圧は電源電圧に耐える程度で良い。
グ時に発生する高圧のサージは、上記のツェナダイオー
ドを通じて基板へ逃げるため、パワーＭｏＳトランジス
タそのものの耐圧は電源電圧に耐える程度で良い。
一般にパワーＭＯＳトランジスタの耐圧を高くするほど
そのオン抵抗が大きくなるという問題が生じるが、上記
のようにツェナダイオードを内蔵し、必要最小限の耐圧
とすることによって素子のオン抵抗を低くすることが出
来る。
そのオン抵抗が大きくなるという問題が生じるが、上記
のようにツェナダイオードを内蔵し、必要最小限の耐圧
とすることによって素子のオン抵抗を低くすることが出
来る。
また、同一のオン抵抗とする場合には、素子の面積を縮
小することが出来るので、小さな素子とすることが出来
る。
小することが出来るので、小さな素子とすることが出来
る。
なお、上記のツェナダイオードのツェナ電圧は、ｎ領域
３２の不純物濃度によって任意の値に設定することが出
来る。
３２の不純物濃度によって任意の値に設定することが出
来る。
次に、Ｐ＋埋込層２７の作用について説明する。
Ｐ＋埋込層２７を設けない場合には、ｎ領域３２とｐ型
半導体基板２５との間でツェナダイオードを形成するこ
とになる。
半導体基板２５との間でツェナダイオードを形成するこ
とになる。
この場合には、ツェナ電圧を適当な値にするためには、
ｐ型半導体基板２５をかなり高不純物濃度にし、かつｎ
領域２６の厚さを薄くする必要がある。
ｐ型半導体基板２５をかなり高不純物濃度にし、かつｎ
領域２６の厚さを薄くする必要がある。
そのため、ｎ領域２６の仕上り層厚は非常に薄くなり、
ＰＭＯ８のドレイン４４とｐ型半導体基板２５との間の
耐圧が低くなるという問題が生ずる。
ＰＭＯ８のドレイン４４とｐ型半導体基板２５との間の
耐圧が低くなるという問題が生ずる。
しかし、前記のごとくパワーＭＯＳトランジスタ部にの
みＰ＋埋込層２７を形成すれば、ツェナ電圧をｐ型半導
体基板２５の不純物濃度と無関係に設定することが出来
、そのため、ｎ領域２６の層厚も厚くすることが出来る
ので、上記のごとき問題を解決することが出来る。
みＰ＋埋込層２７を形成すれば、ツェナ電圧をｐ型半導
体基板２５の不純物濃度と無関係に設定することが出来
、そのため、ｎ領域２６の層厚も厚くすることが出来る
ので、上記のごとき問題を解決することが出来る。
次に、第３図に基づいて本発明の半導体装置の製造工程
を説明する。
を説明する。
まず、（Ａ）において、ｐ型半導体基板２５の表面を酸
化し、所定の部分にＳｉＯ□膜を形成した後。
化し、所定の部分にＳｉＯ□膜を形成した後。
Ｐ＋埋込層２７を形成するためボロンをイオン注入する
。
。
次に、（Ｂ）において、エピタキシャル成長によってｎ
領域２６を形成する。
領域２６を形成する。
次に、（Ｃ）において、ｐウェル２８及びｐウェル４０
を形成するために、所定のマスクを用いてボロンをイオ
ン注入する。
を形成するために、所定のマスクを用いてボロンをイオ
ン注入する。
次に、（Ｄ）において、ｎ領域３２を形成するために所
定のマスクを用いてリンをイオン注入する。
定のマスクを用いてリンをイオン注入する。
次に、（Ｅ）において、熱拡散によりＰ＋埋込層２７、
ｐウェル２８、ｎ領域３２、ｐウェル４０を形成する。
ｐウェル２８、ｎ領域３２、ｐウェル４０を形成する。
次に、（Ｆ）において、ＣＶＤ法によって表面にＳＬ、
Ｎ４膜を形成し、フォトリングラフィによってＬＯＧＯ
８のパターンを形成する。
Ｎ４膜を形成し、フォトリングラフィによってＬＯＧＯ
８のパターンを形成する。
次に、（Ｇ）において、寄生ｐＭＯ８防止用にリンをイ
オン注入する。
オン注入する。
次に、（Ｈ）において、寄生ｎ Ｍ ＯＳ防止用にボロ
ンをイオン注入する。
ンをイオン注入する。
次に、（Ｉ）において、ＬｏＣＯ８酸化膜３９を形成す
る。
る。
次に、（Ｊ）において、ポリシリコンゲート３４゜５０
．５１を形成した後、ｎドレイン領域３１を形成するた
めにリンをイオン注入する。
．５１を形成した後、ｎドレイン領域３１を形成するた
めにリンをイオン注入する。
次に、（Ｋ）において、短時間の熱拡散によってｎドレ
イン領域３１を形成した後、ｎ＋ソース領域２９、ｎ＋
ドレイン領域３０、ｎ Ｍ ＯＳドレイン領域４１゜ｎ
Ｍ ＯＳソース領域４２を形成するためにリンをイオ
ン注入する。
イン領域３１を形成した後、ｎ＋ソース領域２９、ｎ＋
ドレイン領域３０、ｎ Ｍ ＯＳドレイン領域４１゜ｎ
Ｍ ＯＳソース領域４２を形成するためにリンをイオ
ン注入する。
なお、この場合には熱拡散が短時間であるから、ＬＯＣ
Ｏ８下の不純物分布の変化は少なく抑えることが出来る
。
Ｏ８下の不純物分布の変化は少なく抑えることが出来る
。
次に、（Ｌ）におイテ、ｐＭＯｓ”／−Ｘ領域４３．９
ＭＯｓドレイン領域４４を形成するために、ボロンをイ
オン注入する。
ＭＯｓドレイン領域４４を形成するために、ボロンをイ
オン注入する。
次に、（Ｍ）、において、短時間の熱拡散によりｎ＋ソ
ース領域２９、ｎ＋ドレイン領域３０、ｎ Ｍ ＯＳド
レイン領域４１、ｎ Ｍ ＯＳソース領域４２、ｐＭＯ
ｓソース領域４３．９ＭＯｓドレイン領域４４を形成す
る。
ース領域２９、ｎ＋ドレイン領域３０、ｎ Ｍ ＯＳド
レイン領域４１、ｎ Ｍ ＯＳソース領域４２、ｐＭＯ
ｓソース領域４３．９ＭＯｓドレイン領域４４を形成す
る。
次に、（Ｎ）において、ＣＶＤ法によって中間絶縁膜３
５を形成した後、コンタクト部の孔開けを行なう。
５を形成した後、コンタクト部の孔開けを行なう。
次に、（Ｏ）において、真空蒸着法によって晟膜を表面
に形成した後、フォトリソグラフィによってソース電極
３６、ドレイン電極３７、ｎ Ｍ ＯＳドレイン電極４
５、ｎ Ｍ ＯＳソース電極４６、ＰＭＯＳソース電極
４７、ｐＭＯｓドレイン電極４８を形成する。
に形成した後、フォトリソグラフィによってソース電極
３６、ドレイン電極３７、ｎ Ｍ ＯＳドレイン電極４
５、ｎ Ｍ ＯＳソース電極４６、ＰＭＯＳソース電極
４７、ｐＭＯｓドレイン電極４８を形成する。
次に、最終保護膜３８を形成した後、パッド部の孔開け
を行なう。
を行なう。
また、ｐ型半導体基板２５の裏面全面に電極を形成し、
ｐ型半導体基板２５を接地する。
ｐ型半導体基板２５を接地する。
上記のごとき工程によって、前記第１図の半導体装置を
製造することが出来る。
製造することが出来る。
以上説明したごとく本発明においては、パワーＭＯＳト
ランジスタ部を二重拡散プロセスを用いることなしに製
造出来るように構成しているので、パワーＭＯＳトラン
ジスタとポリシリコンゲートＣＭＯ８ＩＣとを同一の基
板上に形成することが出来る。そのため、素子の集積度
を向上させることが出来る。
ランジスタ部を二重拡散プロセスを用いることなしに製
造出来るように構成しているので、パワーＭＯＳトラン
ジスタとポリシリコンゲートＣＭＯ８ＩＣとを同一の基
板上に形成することが出来る。そのため、素子の集積度
を向上させることが出来る。
また、パワーＭＯＳトランジスタ部の耐圧はドレイン周
辺の低濃度のｎ領域によって確保し、かつドレインと半
導体基板間にツェナダイオードを内蔵しているので、オ
ン抵抗が低く、シかも高圧のサージが発生しても、影響
を受けることのないパワーＭＯＳトランジスタを形成す
ることが出来る。
辺の低濃度のｎ領域によって確保し、かつドレインと半
導体基板間にツェナダイオードを内蔵しているので、オ
ン抵抗が低く、シかも高圧のサージが発生しても、影響
を受けることのないパワーＭＯＳトランジスタを形成す
ることが出来る。
又、ｐ＋埋込層２７を設けることによってＣＭＯＳＩＣ
部のｎ型エピタキシャル層２６の層厚を充分大きくする
ことが出来るようにしているので。
部のｎ型エピタキシャル層２６の層厚を充分大きくする
ことが出来るようにしているので。
９Ｍ０５部のドレインと半導体基板間の耐圧が低下する
等の障害を生じるおそれも無い、等の優れた効果が得ら
れる。
等の障害を生じるおそれも無い、等の優れた効果が得ら
れる。
第１図は本発明の一実施例の断面図、第２図は本発明の
詳細な説明するための部分断面図、第３図は本発明の製
造工程図、第４図は従来装置の一例の断面図である。 〈符号の説明〉 ２５・・・ｐ型半導体基板 ２６・・・ｎ領域（ｎ型エピタキシャル層）２７・・・
Ｐ＋埋込層 ２８・・・ｐウェル２９・・・ｎ
＋ソース領域 ３ｏ・・・ｎ＋ドレイン領域３１・
・・ｎドレイン領域 ３２・・・ｎ領域代理人弁理士
中 村 純之助 才２図 （Ａ） ＧＯ （Ｂ） ＳＧ Ｄ １’３ （Ａ） ヤ、−シイオ＞注入 Ｉ′／／ 〆 ｌ／ｌ／１ （Ｂ） （Ｄ） リニイオ＞３主へ／
／／／／ ｌ ｌ １ （Ｇ）１ル４オシ沌入
詳細な説明するための部分断面図、第３図は本発明の製
造工程図、第４図は従来装置の一例の断面図である。 〈符号の説明〉 ２５・・・ｐ型半導体基板 ２６・・・ｎ領域（ｎ型エピタキシャル層）２７・・・
Ｐ＋埋込層 ２８・・・ｐウェル２９・・・ｎ
＋ソース領域 ３ｏ・・・ｎ＋ドレイン領域３１・
・・ｎドレイン領域 ３２・・・ｎ領域代理人弁理士
中 村 純之助 才２図 （Ａ） ＧＯ （Ｂ） ＳＧ Ｄ １’３ （Ａ） ヤ、−シイオ＞注入 Ｉ′／／ 〆 ｌ／ｌ／１ （Ｂ） （Ｄ） リニイオ＞３主へ／
／／／／ ｌ ｌ １ （Ｇ）１ル４オシ沌入
Claims (1)
- 【特許請求の範囲】 １、第１の導電型の半導体基板２５の上に、第２の導電
型の第１の領域２６を形成し、上記第１の領域２６の一
部に、上記半導体基板２５に接して第１の導電型の第３
の領域２８を形成し、上記第３の領域２８中の浅い部分
に高濃度の第２の導電型の第４の領域２９及び第５の領
域３０を形成し、上記第２の領域２８中の上記第５の領
域３０の周囲に比較的低濃度の第２の導電型の第６の領
域３１を形成することにより、上記第４の領域をソース
、上記第５及び第６の領域をドレインとする、いわゆる
パワーＭＯＳトランジスタを形成し、更に上記第３の領
域２８中の上記第５の領域３０と上記半導体基板２５と
の間に両者に接して第２の導電型の第７の領域３２を形
成し、上記第７の領域３２と上記半導体基板２５とでツ
ェナダイオードとなる接合を形成し、また、上記第１の
領域２６の他の部分に、いわゆるＣＭＯＳトランジスタ
を形成することを特徴とする半導体装置。 ２、第１の導電型の半導体基板２５の上に、第２の導
電型の第１の領域２６を形成し、上記両者の接触面近傍
の一部に上記半導体基板２５から上記第１の領域２６に
かけて連続して第１の導電型の第２の領域２７を形成し
、上記第１の領域２６の一部に、上記第２の領域２７に
接して第１の導電型の第３の領域２８を形成し、上記第
３の領域２８中の浅い部分に高濃度の第２の導電型の第
４の領域２９及び第５の領域３０を形成し、上記第３の
領域２８中の上記第５の領域３０の周囲に比較的低濃度
の第２の導電型の第６の領域３１を形成することにより
、上記第４の領域をソース、上記第５及び第６の領域を
ドレインとする、いわゆるパワーＭＯＳトランジスタを
形成し、更に上記第３の領域２８中の上記第５の領域３
０と上記第２の領域２７との間に両者に接して第２の導
電型の第７の領域３２を形成し、上記第７の領域３２と
上記第２の領域２７とでツェナダイオードとなる接合を
形成し、また、上記第１の領域２６の他の部分に、いわ
ゆるＣＭＯＳトランジスタを形成することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241323A JPS62102555A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241323A JPS62102555A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62102555A true JPS62102555A (ja) | 1987-05-13 |
Family
ID=17072584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241323A Pending JPS62102555A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62102555A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63302569A (ja) * | 1987-06-01 | 1988-12-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US4990976A (en) * | 1987-11-24 | 1991-02-05 | Nec Corporation | Semiconductor device including a field effect transistor having a protective diode between source and drain thereof |
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2012244074A (ja) * | 2011-05-23 | 2012-12-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2015056472A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
-
1985
- 1985-10-30 JP JP60241323A patent/JPS62102555A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63302569A (ja) * | 1987-06-01 | 1988-12-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US4990976A (en) * | 1987-11-24 | 1991-02-05 | Nec Corporation | Semiconductor device including a field effect transistor having a protective diode between source and drain thereof |
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4677166B2 (ja) * | 2002-06-27 | 2011-04-27 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2012244074A (ja) * | 2011-05-23 | 2012-12-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2015056472A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
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