JPS61285750A

JPS61285750A - 半導体装置

Info

Publication number: JPS61285750A
Application number: JP60126247A
Authority: JP
Inventors: Tsutomu Matsushita; 松下　努; Koichi Murakami; 浩一村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1985-06-12
Filing date: 1985-06-12
Publication date: 1986-12-16
Anticipated expiration: 2010-09-06
Also published as: JPH0783113B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、特に所謂縦型ＭＯＳトランジスタおよび例
えばこのトランジスタを制御する周辺回路等を同一基板
上に適切に形成し得るようにした半導体装置に関する。

〔発明の技術背景とその問題一点〕

近年、電力用ＭＯＳトランジ°スタの出現によって、各
種電力負荷のスイッチングに素子としてＭＯＳトランジ
スタが利用されるようになり、中でもオン抵抗が低（パ
ワースイッチングに適する縦型ＭＯＳトランジスタの需
要が高まりつつある。

第５図は、縦型ＭＯＳトランジスタの一例を示すもので
、本発明の出願人が先に出願したものである（特開昭５
９−９８５５７）。同図において、１０１はｎ“型の基
板、１０３はイビタキシャル成長によりこの基板１０１
上に形成されたｎ型の領域（以下「ｎ領域」と呼ぶ）で
あり、この両者は縦型ＭＯＳトランジスタのドレインを
構成している。一方、ｎ領域１０３中には、Ｐ型ウェル
（以下「Ｐウェル」と呼ぶ）１０５がゲート電極を構成
するポリシリコンゲート１０７をマスクとして基板１０
１に接合するように拡散処理により形成されている。さ
らに、ｐウェル１０５中には、やはりポリシリコンゲー
ト１０７をマスクとして、ｎ１型のソース領域（以下「
ｎ＋ソース領域」と呼ぶ）１０９、ｐ＋型のｐ０ウェル
コンタクト領域１１１が拡散処理により形成されている
。なお、前記ｐウェル１０５には、高不純物濃度を有す
る領域（以下「ｐ１領域」と呼ぶ）１１３が基板１０１
との間で接合するように形成されており、ツェナーダイ
オードを構成している。

すなわち、この構成の縦型ＭＯＳトランジスタにあって
は、例えば基板１０１側に所定のドレイン電圧ＶＤを印
加し、一方ｎ＋ソース領域１０９側を図示しない電力負
荷を介してアースに接続しておき、ポリシリコンゲート
１０７への給電を制御することで、基板１０１およびｎ
領域１０３とｎ＋ソース領域１０９との間に流れる電流
が制御でき、所謂スイッチング制御がなされ、結果とし
て電力負荷を駆動制御できるのである。また、この縦型
ＭＯＳトランジスタにあっては、前述したごときｐ″領
域形成することでドレインとソースとの間に比較的容量
の大きなツェナーダイオードを構成しているので、一般
の縦型ＭＯＳトランジスタのスイッチング制御作用に加
えて次のような特徴を有する。

■　誘導性負荷のスイッチング時などに発生する高圧の
サージはこのツェナーダイオードを通して流れるため、
縦型パワＭＯＳトランジスタそのものの耐圧を高く設計
する必要がない。

■　そのため、オン抵抗のより低い縦型パワＭＯ８を形
成することができ、同一性能ならばより小面積の素子と
することができる。

なお、第５図において、１１５はゲート酸化膜、１１７
はソース電極、１１９は中間絶縁膜、１２１は最終保護
膜である。

ところで、この縦型ＭＯ８トランジスタにあっては、例
えばそのスイッチング作用を前述した如くポリシリコン
ゲート１０７への給電を制御することによって行なう必
要があり、実際に使用する場合には、第５図には図示し
ていないがこのトランジスタに対して前記給電制御用を
はじめとして種々の周辺回路を接続する。このような周
辺回路を縦型ＭＯＳトランジスタと同一の基板上に集積
回路として形成することによっては、周辺回路を外部接
続する場合に比べて、小形化、作業工程の低減、特性の
バラツキによる動作不良防止等の点でメリットがある。

このため、縦型ＭＯＳトランジスタと例えばこのトラン
ジスタの周辺回路を同一基板に形成することが考えられ
る。その場合には、基板１０１およびｎ領域１０３が縦
型ＭＯＳトランジスタのドレインであり電流通路となる
ため、形成しようとする周辺回路を基板１０１およびｎ
領域１０３から電気的に分離する必要があるが、従来一
般にはｎ領域１０３の一部にｐ型の領域を形成してこれ
を接地し、その中に周辺回路を形成する方法が提案され
ている。

しかしながら、この方法を用いて、周辺回路を構成しよ
うとする場合には、次のような問題がある。すなわち、
前記縦型ＭＯＳトランジスタにあっては、基板１０１と
ｐウェル１０５、特にｐ′領領域の間で接合を形成する
関係上、ｎ領域１０３の層厚が薄くならざるを得ず、ま
たこれに加えて、オン抵抗を低くなるようにするため勢
いｎ領域１０３としては高い不純物濃度とする必要があ
るので、この領域中に形成さ−れるｎ領域、さらにこの
ｎ領域に形成される周辺回路としては順次不純物濃度が
高くなってしまう。このため、周辺回路を形成しようと
するｎ領域における拡散深さとしては浅くなって（約２
〜３μｍ）、形成される周辺回路としては耐圧が低く閾
値が高いものになってしまう。特に、周辺回路を０Ｍ０
８回路で構成しようとすると、この拡散深さの浅いｎ領
域中に形成されるＮＭＯ３トランジスタとしては耐圧が
低く閾値が高いものとなる。このｎ領域中にざらにｎ領
域を形成しなくてはならないので周辺回路としての耐圧
がさらに下がる。このｎ領域はさらに不純物濃度が高い
のでここに形成されるＰＭＯＳトランジスタとしてはや
はり耐圧が低く閾値が高いものとなるといった具合に、
周辺回路としては単体で構成したものと比較して耐圧、
閾値等に関し特性が異なってしまい、縦型ＭｏＳトラン
ジスタの周辺回路としては不適なものである。

〔発明の目的〕

この発明は、上記に鑑みてなされたもので、その目的と
しては、縦型ＭＯＳトランジスタと同一基板上への適切
な特性を有する周辺回路の形成を可能にした半導体装置
を提供することにある。

（発明の概要〕上記目的を達成するため、この発明は、第１の導電型の
基板上に形成された第１の導電型と反対の第２の導電型
の第１の領域と、当該第１の領域上に形成された第１の
Ｓ電型の第２の領域と、当該第２の領域を電気的に分離
する分離領域と、分離された第２の領域の少なくとも一
つに基板に接合して形成され基板と共にドレインを構成
する第１の導電型の第３の領域に接合する第２の導電型
の領域を形成後この領域に第１の導電型のソース領域を
構成することで形成された縦型のＭＯＳトランジスタと
、分離された他の第２の領域に形成された集積回路とを有
することを要旨とする。

（発明の実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図は、この発明の一実施例に係る半導体装置の断面
構造を示す図である。この半導体装置は、ｎ１型の基板
１上に構成された縦型ＭＯＳトランジスタ部３と、当該
基板１上に構成されたＣＭＯＳ回路部５、当該基板１上
の縦型ＭＯＳトランジスタ部３とＣＭＯＳ回路部５との
境界部分に構成されたアイソレーション部６とに大別さ
れる。

縦型ＭＯＳトランジスタ部３は、前記第５図のものと略
同−の構成であり、基板１上に、２つのｎ＋型の埋込層
（以下［第１の０４″埋込Ｗ１４」および「第２のｎ１
埋込層８」と呼ぶ）エピタキシャル成長によって形成さ
れ第２の領域を構成するｎ型のエビ層（以下「ｎエビ層
」と呼ぶ）７が順次形成され基板１と共にドレイン領域
を構成し、さらに、このｎエビ層７中には、ｐウェル９
．ｐ１領域１０．ｎ＋ソース領域１１．ｐ’ウェルコン
タクト領域１３が形成されている。この第１および第２
のｎ＋埋込層４および８は、第３の領域を構成するもの
で、熱拡散処理により互いに接合して形成され基板１と
ｎエビ層７とを低抵抗で接続するものである。そして、
このｎ＋埋込層４゜８を設けることによっては、特に第
２のｎ１埋込層８とｐ１領域１０とのＰＮ接合部でツェ
ナーダイオードが形成確保されるため、ｎエビＪｉ１７
の層厚を厚くすることが可能となり、アイソレーション
部６を隔てたｎエビ層７中に形成するＣＭＯＳ回路部５
の耐圧を高くすることができることに加えて、特にＣＭ
ＯＳ回路部５を構成するＰＭＯＳトランジスタ２９のド
レイン、ソースとなるｐ“領域を精度よく形成すること
ができる。なお、このツェナーダイオードのツェナ電圧
は、第２のｎ“埋込層８とｐＩ領域１０の不純物濃度を
調整することで自由に設定できる。また、第１図におい
て、１５はゲート電極を構成するポリシリコンゲート、
１７はゲート酸化膜、１９はソース電極、２１は中間絶
縁膜、２３は最終保護膜である。

ＣＭＯＳ回路部５は集積回路を構成するもので、基板１
とｎエビ！１７との間に、エピタキシャル成長によって
基板１上に形成された第１の領域を構成するｐ型のエビ
層（以下「０１１層」と呼ぶ）２４および高不純物濃度
のｎ−＋型の埋込層（以下「第３の０１埋込層」と呼ぶ
）２６が設けられている。

そして、ＣＭＯＳ回路部５は、前記ｎエビ層７中に所定
間隔だけ離れて一対のｐ＋型の領域２５゜２７が形成さ
れてドレインおよびソースを構成しており（以下２５を
ｒＰＭＯｓドレイン領域」。

２７をｒＰＭＯｓソース領域」と呼ぶ）、ｐチャンネル
型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）２９
が構成されている。また、ｎエビ層７には、ｐ型ウェル
（以下ＮＭＯ８用ｐウェル」と呼ぶ）３１が形成され、
さらにこのＮＭＯ８用ｐウェル３１中には、所定間隔だ
け離れて一対のｎ１型の領域３３．３５が形成されてド
レインおよびソースを構成しており（以下３３をｒＮＭ
。

Ｓソース領域」、３５をｒＮＭＯｓＮＭＯＳドレイン電
極Ｘ＞　、Ｎチャンネル型のＭｏｓトランジスタ（ＮＭ
ＯＳトランジスタ）３７が構成されている。

なお、４１および４３はそれぞれＰＭＯＳドレイン電極
およびＰＭＯＳソース電極、４５および４７はＮＭＯＳ
ソース電極、ＮＭＯＳドレイン電極である。また、４２
および４６はそれぞれＰＭＯＳトランジスタ２９および
ＮＭＯ８トランジスタ３７のゲート電極である。

アイソレーション部６は、前記ｐエビ層２４上のｎエビ
１１７中に形成された分離領域を構成するｐ型のアイソ
レーション領域４９がらなり、このアイソレーション領
域、４９が接地状態とされることで縦型ＭＯＳトランジ
スタ部３のｎエビ層７とＣＭＯ８回路部５のエビ層７と
を電気的に分離するものである。なお、５１はアイソレ
ーション領域４９を接地状態とすべく形成されたアース
電極である。

したがって、このような構成を有する半導体装置にあっ
ては、前述した如＜ＣＭＯ８回路部５を形成しようとす
るｎエビ層７の層厚を厚くできると共に、ｐエビ１１２
４およびアイソレーション領域４９を形成して基板１、
縦型ＭＯＳトランジスタ部３．ＣＭＯ８回路部５を互い
に独立分離することで、０Ｍ０８回路を不純物濃度の低
いｎエビ層７中に形成できる。これにより、その中に形
成される領域２５，２７，３１，３３．３５の不純物濃
度も低く抑えることができく特に領域２５゜２７にあっ
てはｎエビ層７に直接形成できる）、これにより、閾値
電圧を低く抑えられ、縦型ＭＯＳトランジスタと同一基
板上に構成した０Ｍ０８回路を単体で構成したものと同
等の特性で構成することができるのである。

一方、第３のｎ＋埋込層２６を設けることによっては次
に説明する如き効果を呈する。第２図はＣＭＯ８回路部
５を構成するＰＭＯＳトランジスタ２９について第３の
０４″埋込層２６が無いもの、第３図は埋込層２６があ
るものについて示したものである。両図に示すＰＭＯＳ
トランジスタにあっては、ＰＭＯＳソース領域２７．ｎ
エビ層７゜第３のｎ１埋込層２６（第３図のみ）、ｐエ
ビ層２４．０＋型の基板１による寄生のＰＮＰＮ接合が
存在する。第２図の第３のｎ＋埋込層２６の無いものに
あっては、ＰＭＯＳソース領域２７．ｎエビＪＩ７．ｐ
エビ層２４でＰＮＰＮＭトランジスタ１が構成されるの
に対し、第３図の第３のｎ＋埋込層２６があるものにあ
っては、ＰＭＯＳソース領域２７．ｎエビ層７．高不純
物濃度の第３のｎ＋埋込層２６．ｐエビ層２４でＰＮＰ
ＮＭトランジスタ＋が構成されるが、後者のトランジス
タの方が第３のｎ＋埋込層２６の存在によりベース幅が
厚く、且つベース濃度が高いため、電流増幅率が小さく
、結果として第３のｎ＋埋込層２６を設けることでラッ
チアップ現象が生じにくくなっているのである。

次に、本実施例の半導体装置についての製造プロセスを
第４図の（Ａ）〜（Ｌ）を用いて説明する。

■　基板１に対し第１のｎ＋埋込層４を形成すべく、基
板１の上面全体にイニシャル酸化膜５３を形成しさらに
縦型ＭＯＳトランジスタ部３を形成する基板上面を除き
レジスト５５を形成後、縦型ＭＯＳトランジスタ部３と
なる基板部にのみリンをイオン注入し、終了後イニシャ
ル酸化膜５３およびレジスト５５を除去する（第４図（
Ａ））。

■　エピタキシャル成長により、基板１上にｐエビ層２
４を形成する。次に、このρエビ層２４の上面全体にイ
ニシャル酸化膜５７を形成後、第２のｎ＋埋込層８およ
び第３のｎ＋埋込層２６を形成すべく、それぞれ所定の
位置にレジスト５９（第４図（Ｂ）には第２のｎ＋埋込
層８形成用に設けられたもののみ図示）を形成して、前
者の形成領域にはリンを、後者の形成領域にはアンチモ
ンをそれぞれイオン注入し、終了後イニシャル酸化膜５
７およびレジスト５９を除去する（第４図（Ｂ））。

■　エピタキシャル成長により０１１層７を前記ｐエビ
層２４上に形成する。次に、この０１１層７の上面全体
にイニシャル酸化膜６１を形成後、アイソレーション領
域４９を形成すべく、当該領域４９を形成する位置を除
いてレジスト６３を形成後、ボロンをイオン注入し、終
了後レジスト６３を除去する（第４図（Ｃ））。

■　ＮＭＯ８用ｐウェル３１を形成すべく、この位置を
除いてレジスト６５を形成後、ボロンをイオン注入し、
終了後、レジスト６５を除去する（第４図（Ｄ））。

■　第１回目の熱拡散処理を行ない、第１のｎ＋埋込層
４．第２のｎ′″埋込１１８．第３のｎ＋埋込層２６．
アイソレーション領域４９およびＮＭＯ８用ｐウェル３
１を形成後、イニシャル酸化膜６１を除去する（第４図
（Ｅ））。

■　上面全体にゲート酸化膜１７を形成し、その表面上
にポリシリコンをＣＶＤ　（Ｃｈｅｍｉｃａｌ　　Ｖａ
ｐｏｒ　　［）ｅｐＯ３ｉｔｉｏｎ　）法により付着さ
せ、フォト　　”エツチング処理により、縦型ＭＯＳト
ランジスタ部３およびＣＭＯ８回路部５における各ゲー
ト電極１５．４２．４６を形成する。　　　次に、ｐウ
ェル９を形成すべく、縦型ＭＯＳトランジスタ部３の形
成位置を除いてレジスト６７を形成後ボロンをイオン注
入する（第４図（Ｆ））。■　ｐ１領域１０を形成すべ
く、さらに縦型ＭＯＳトランジスタ部３のうちｐ１領域
１０を形成する位置を除いてレジスト６９を形成後、ボ
ロンをイオン注入し、終了後レジスト６７．６９を除去
する（第４図（Ｇ））。

■　第２回目の熱拡散処理を行ない、ｐウェル９および
Ｄ’領域１０を新たに形成する。この際、この熱拡散処
理によっては、先の熱拡散処理で形成した第１乃至第３
のｎ１埋込ｆｆ４．８，２６゜アイソレーション領域４
９．ＮＭＯ３用ｐウェル３１の拡散が進みアイソレーシ
ョン領域４９はｐエビ！Ｉ２４に達し、第１および第２
のｎ＋埋込層４および８は互いに接合状態となる（第４
図（Ｈ））。

■　縦型ＭｏＳトランジスタ部３のｎ＋ソース領域１１
．ＮＭＯＳトランジスタ３７のＭＮＯＳソース領域３３
およびＮＭＯＳドレイン領域３５を形成すべく、これら
の形成領域外の表面をレジスト７１でマスクしてリンを
イオン注入し、終了後レジスト７１を除去する（第４図
（■））。

［株］　縦型ＭＯＳトランジスタ部３のｐ１１ウェルコ
ンタクト領域１３、ＣＭＯ３回路部５（７）ＰＭＯＳド
レイン領域２５およびＰＭＯＳソース領域２７′を形成
すべく、これらを形成しようとする領域外の表面をレジ
スト７３でマスクしてボロンをイオン注入し、終了後レ
ジスト７３を除去する（第４図（Ｊ））。

■　第３回目の熱拡散処理を行ない、ｎ＋ソースｆａ［
１１，Ｉ）＠ウェルコンタクト領域１３．ＰＭＯＳドレ
イン領域２５．ＰＭＯＳソース領域２７、ＮＭＯＳソー
ス領域３３．ＮＭＯＳドレイン領域３５を形成する（第
４図（Ｋ））。

ｅ　　ＣＶＤ法により表面にＰＳＧを中間絶縁Ｍｌ　２
１として付着させ、フォトエツチング処理により電極を
設けようとする所定の位置にコンタクト穴開けを行なう
。そして、次にアルミニウムを表面に真空蒸着させ、縦
型ＭＯＳトランジスタ部３のソース電極１９．ＣＭＯ８
回路部５のＰＭＯＳソース電極４３．ＰＭＯＳドレイン
電極４１．ＮＭＯＳソース電極４５．ＮＭＯＳドレイン
電極４７、およびアイソレーション部６のアース電極５
１を構成する部分を除いてフォトエツチング処理により
除去する。この後、ＰＳＧを最終保護膜２３として付着
させ、さらにフォトエツチング処理により所定の位置に
パッド用の穴開けを行なう。そして、最後に基板１の底
部に縦型ＭｏＳトランジスタのドレイン電極７５を形成
することで第１図に示す如き半導体装置が完成する（第
４図（Ｌ））。

〔発明の効果〕

以上説明したように、この発明によれば、第１の導電型
の基板上に第１の導電型と反対の第２の導電型の第１の
領域および第１の導電型の第２の領域を積層形成すると
共に第２の領域を、分離領域を形成して電気的に分離す
ることで、特に集積回路を形成しようとする第２の領域
を基板および縦型のＭＯＳトランジスタを形成しようと
する第２の領域から独立分離するようにしたので、集積
回路としては、従来装置のように縦型ＭＯ８トランジス
タ等の他の構成回路構造に影響されることなく高い自由
度をもって形成でき、すなわち耐圧、閾値などの特性を
自由に決定することができ、結果として、縦型ＭＯＳト
ランジスタと同一基板上に単体で構成したと同じ特性を
有する周辺回路を適切に形成することができる。これに
より、縦型ＭＯＳトランジスタを用いたパワー素子など
にあっては、その周辺回路等の同一基板上への実装形成
が可能となり、実装密度の向上が図れ、結果として小型
化され得る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体装置の断面構
造図、第２図および第３図は第１図の半導体装置の特徴
を説明するための図、第４図は第１図の半導体装置の製
造プロセスを示す図、第５図は従来の縦型ＭＯＳトラン
ジスタの断面構造図である。１・・・基板３・・・縦型ＭＯＳトランジスタ部４・・・第１のｎ＋埋込層５・・・ＣＭＯ８回路部６・・・アイソレーション部７・・・ｎエビ層８・・・第２のｎ＋埋込層９・・・ｐウェル１０・・・ｐ０領域１１・・・ｎ＋ソース領域１３・・・ｐ１ウェルコンタクト領域１５・・・ポリシリコンゲート１７・・・ゲート酸化膜１９・・・ソース電極２１・・・中間絶縁膜２３・・・最終保護膜２４・・・ｎエビ層２５・・・ＰＭＯＳドレイン電極２６・・・第３のｎ＋埋込層２７・・・ＰＭＯＳソース電極２９・・・ＰＭＯ８トランジスタ３１・・・ＮＭＯ３用ｐウェル３３・・・ＮＭＯＳソース領域３５・・・ＮＭＯＳドレイン領域３７・・・ＮＭｏ５トランジスタ４１・・・ＰＭＯＳドレイン電極４２・・・ゲート電極４３・・・ＰＭＯＳソース電極４５・・・ＮＭＯＳソース電極４６・・・ゲート電極４７・・・ＮＭＯＳドレイン電極４９・・・アイソレーション領域５１・・・アース電極手続補正書く方式）　　　　　６昭和６０年９月斗日特許庁長官　　　宇　賀　　道　部　　殿　　　　　　
　　　　　　　　　７１、事件の表示　　　昭和６０年
　特許願第１２６２４７＠２、発明の名称　　　半導体
装Ｗ８３、補正をする者事件との関係　特許出願人住５所（居所）　神奈川県横浜市神奈用区宝町２番地氏
名（名称）（３９９）日産自動車株式会社代表者　　久
　米　　豊４、代理人住　所　　　　〒１０５東京都港区虎ノ門１丁目２番３
号虎ノ門第−ピル５階（発送日　　　昭和６０年　８月２７日）、補正の対象図面、補正の内容図面第４図をｒｌＭのように補正する。、添付１類の目録図面第４図以上

Claims

【特許請求の範囲】

（１）第１の導電型の基板上に形成された第１の導電型
と反対の第２の導電型の第１の領域と、当該第１の領域
上に形成された第１の導電型の第２の領域と、当該第２の領域を電気的に分離する分離領域と、分離さ
れた第２の領域の少なくとも一つに基板に接合して形成
され基板と共に構成する第１の導電型の第３の領域に接
合する第２の導電型の領域を形成後この領域に第１の導
電型のソース領域を構成することで形成された縦型のＭ
ＯＳトランジスタと、分離された他の第２の領域に形成された集積回路とを有
することを特徴とする半導体装置。
（２）前記ＭＯＳトランジスタ又は、第３の領域が基板
上に積層形成され互いに接合された２以上の埋込層から
なることを特徴とする特許請求の範囲第１項に記載の半
導体装置。
（３）前記第２の領域は、集積回路と第１の領域との間
に高い不純物濃度の領域を有することを特徴とする特許
請求の範囲第１項乃至第２項に記載の半導体装置。