JP2000260786A - 半導体装置 - Google Patents
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
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- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【課題】 大面積を要する拡張電極に起因する寄生容量
の一端を高比抵抗にすることで、エレクトリックコンデ
ンサマイク駆動用に好適な半導体装置を得る。 【解決手段】 半導体基板２１上に比抵抗が１００〜５
０００Ω・ｃｍもの高比抵抗のエピタキシャル層２３を
形成し、これを接合分離して島領域２５を形成する。島
領域２５にＮＰＮトランジスタ、接合型電界効果トラン
ジスタを形成する。接合型電界効果トランジスタのゲー
ト電極に連続して、拡張電極４３を形成する。拡張電極
４３下部の島領域２５を前記高比抵抗の状態とする。Ｎ
ＰＮトランジスタは、島領域２５にＮ型のコレクタ領域
６０を拡散により形成して、コレクタ層とする。空乏層
の広がりを拡大することで寄生容量Ｃ１の値を減じ、拡
張電極４３から接地電位ＧＮＤへの信号の流出を防止す
る。
の一端を高比抵抗にすることで、エレクトリックコンデ
ンサマイク駆動用に好適な半導体装置を得る。 【解決手段】 半導体基板２１上に比抵抗が１００〜５
０００Ω・ｃｍもの高比抵抗のエピタキシャル層２３を
形成し、これを接合分離して島領域２５を形成する。島
領域２５にＮＰＮトランジスタ、接合型電界効果トラン
ジスタを形成する。接合型電界効果トランジスタのゲー
ト電極に連続して、拡張電極４３を形成する。拡張電極
４３下部の島領域２５を前記高比抵抗の状態とする。Ｎ
ＰＮトランジスタは、島領域２５にＮ型のコレクタ領域
６０を拡散により形成して、コレクタ層とする。空乏層
の広がりを拡大することで寄生容量Ｃ１の値を減じ、拡
張電極４３から接地電位ＧＮＤへの信号の流出を防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、エレクトリックコ
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
【０００２】
【従来の技術】コンデンサマイクロホン（ＥＣＭ）は、
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
【０００３】斯かる要求に適切な素子として、接合型Ｆ
ＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があ
げられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに
集積化が容易である等の特徴を有している。（例えば、
特開昭５８−１９７８８５号）。
ＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があ
げられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに
集積化が容易である等の特徴を有している。（例えば、
特開昭５８−１９７８８５号）。
【０００４】図９にこの種のＪ−ＦＥＴ（Ｐチャネル
型）装置を示した。まずＰ型の半導体基板１には、Ｎ型
のエピタキシャル層２が積層され、この間には、Ｎ＋型
の埋込層３が形成されている。この埋込層３を囲むよう
にＰ＋型の分離領域４がエピタキシャル層２表面から半
導体基板１に貫通して形成され、島領域５を形成してい
る。
型）装置を示した。まずＰ型の半導体基板１には、Ｎ型
のエピタキシャル層２が積層され、この間には、Ｎ＋型
の埋込層３が形成されている。この埋込層３を囲むよう
にＰ＋型の分離領域４がエピタキシャル層２表面から半
導体基板１に貫通して形成され、島領域５を形成してい
る。
【０００５】また島領域５の表面には、Ｎ＋型のトップ
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ＋型のソース領域８、Ｐ＋
型のドレイン領域９が形成され、外側には高濃度のゲー
トコンタクト領域１０が形成されている。
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ＋型のソース領域８、Ｐ＋
型のドレイン領域９が形成され、外側には高濃度のゲー
トコンタクト領域１０が形成されている。
【０００６】更に、絶縁膜を介して、ソース電極１１
Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成
されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
ゲート領域にＰＮ接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成
されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
ゲート領域にＰＮ接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
【０００７】また、集積化した場合は、他の島領域５に
は、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３
及びＮ＋型のコレクタコンタクト領域１４を形成してい
る。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受け
た信号を処理する集積回路網を構成する。
は、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３
及びＮ＋型のコレクタコンタクト領域１４を形成してい
る。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受け
た信号を処理する集積回路網を構成する。
【０００８】
【発明が解決しようとする課題】しかしながら、斯かる
素子をエレクトリックマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極１５を設けることを要求さ
れる場合がある。
素子をエレクトリックマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極１５を設けることを要求さ
れる場合がある。
【０００９】この様な場合、絶縁膜１６を挟んで拡張電
極１５とエピタキシャル層２とで形成される容量Ｃ１、
およびエピタキシャル層２と基板１とで形成されるＰＮ
接合容量Ｃ２とが寄生的に発生し、これらが基板バイア
スした接地電位ＧＮＤに接続される。これらの容量値は
数十ｐＦにも達し、決して無視できないレベルの値とな
る。
極１５とエピタキシャル層２とで形成される容量Ｃ１、
およびエピタキシャル層２と基板１とで形成されるＰＮ
接合容量Ｃ２とが寄生的に発生し、これらが基板バイア
スした接地電位ＧＮＤに接続される。これらの容量値は
数十ｐＦにも達し、決して無視できないレベルの値とな
る。
【００１０】図１０に容量Ｃ１、Ｃ２を含めた回路図を
示した。エレクトリックコンデンサマイクＥＣＭの一端
がＪ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ
−ＦＥＴ１７のソースが接地され、ドレインが出力端子
ＯＵＴに接続される。出力端子ＯＵＴは、同一基板上に
形成されたＮＰＮトランジスタ等からなる集積回路網に
接続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電
位ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続
される。すると、エレクトリックコンデンサマイクＥＣ
Ｍから出力された信号が容量Ｃ１、Ｃ２を介して接地電
位ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲ
ートに印加される信号レベルが低下して、好ましい出力
電圧が得られないという欠点があった。
示した。エレクトリックコンデンサマイクＥＣＭの一端
がＪ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ
−ＦＥＴ１７のソースが接地され、ドレインが出力端子
ＯＵＴに接続される。出力端子ＯＵＴは、同一基板上に
形成されたＮＰＮトランジスタ等からなる集積回路網に
接続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電
位ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続
される。すると、エレクトリックコンデンサマイクＥＣ
Ｍから出力された信号が容量Ｃ１、Ｃ２を介して接地電
位ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲ
ートに印加される信号レベルが低下して、好ましい出力
電圧が得られないという欠点があった。
【００１１】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、一導電型の半導体基板と、前記基板の上に
形成したエピタキシャル層と、前記エピタキシャル層を
分離した島領域と、前記島領域の１つに形成した入力ト
ランジスタと、前記半導体層の表面を被覆する絶縁膜
と、前記入力トランジスタの入力端子に接続され前記絶
縁膜の上に延在された拡張電極とを備え、前記拡張電極
下部の前記エピタキシャル層の比抵抗を１００〜５００
０Ω・ｃｍにしたことを特徴とするものである。
みて成され、一導電型の半導体基板と、前記基板の上に
形成したエピタキシャル層と、前記エピタキシャル層を
分離した島領域と、前記島領域の１つに形成した入力ト
ランジスタと、前記半導体層の表面を被覆する絶縁膜
と、前記入力トランジスタの入力端子に接続され前記絶
縁膜の上に延在された拡張電極とを備え、前記拡張電極
下部の前記エピタキシャル層の比抵抗を１００〜５００
０Ω・ｃｍにしたことを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。
に説明する。
【００１３】図１は本発明の半導体装置を示す断面図で
ある。電界効果トランジスタＪ−ＦＥＴとしてＮチャネ
ル型の素子を形成し、更にはＮＰＮトランジスタと共に
同一基板上に集積化したものである。
ある。電界効果トランジスタＪ−ＦＥＴとしてＮチャネ
ル型の素子を形成し、更にはＮＰＮトランジスタと共に
同一基板上に集積化したものである。
【００１４】図中、符号２１はＰ型の単結晶シリコン半
導体基板を示す。半導体基板２１の表面にはＮ＋埋め込
み層２２を形成し、その上に形成したエピタキシャル層
２３をＰ＋分離領域２４で接合分離して複数の島領域２
５を形成する。島領域２５の１つには、Ｎ＋埋め込み層
２２に重畳してＰ＋埋め込み層２６が設けられ、Ｐ＋埋
め込み層２６は島領域２５の表面から拡散により形成し
たＰウェル領域２７と連結している。Ｐウェル領域２７
の表面には、Ｎ型のチャネル領域２８とＰ＋型のトップ
ゲート領域２９を設け、チャネルを構成するＮ型チャネ
ル領域２８をエピタキシャル層２３表面から下方に埋め
込んでいる。Ｐウェル領域２７がバックゲートとなる。
導体基板を示す。半導体基板２１の表面にはＮ＋埋め込
み層２２を形成し、その上に形成したエピタキシャル層
２３をＰ＋分離領域２４で接合分離して複数の島領域２
５を形成する。島領域２５の１つには、Ｎ＋埋め込み層
２２に重畳してＰ＋埋め込み層２６が設けられ、Ｐ＋埋
め込み層２６は島領域２５の表面から拡散により形成し
たＰウェル領域２７と連結している。Ｐウェル領域２７
の表面には、Ｎ型のチャネル領域２８とＰ＋型のトップ
ゲート領域２９を設け、チャネルを構成するＮ型チャネ
ル領域２８をエピタキシャル層２３表面から下方に埋め
込んでいる。Ｐウェル領域２７がバックゲートとなる。
【００１５】チャネル領域２８とトップゲート領域２９
の端部に重畳して、ウェル領域２８の低濃度拡散表面を
覆うように、Ｐ＋型のゲートコンタクト領域３０が形成
される。更に、チャネル領域２８を貫通するようにし
て、Ｎ＋型のソース領域３１とドレイン領域３２とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域２８内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号３３が
ソース電極、符号３４がドレイン電極、同じく符号３５
がゲート電極である。
の端部に重畳して、ウェル領域２８の低濃度拡散表面を
覆うように、Ｐ＋型のゲートコンタクト領域３０が形成
される。更に、チャネル領域２８を貫通するようにし
て、Ｎ＋型のソース領域３１とドレイン領域３２とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域２８内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号３３が
ソース電極、符号３４がドレイン電極、同じく符号３５
がゲート電極である。
【００１６】他方の島領域２５には、エピタキシャル層
２３表面からＮ＋埋め込み層２２に達するコレクタ領域
６０を形成し、該コレクタ領域６０表面にＰ型のベース
領域３６を形成し、ベース領域３６の表面にＮ＋エミッ
タ領域３７を形成して、拡散によって形成したコレクタ
領域６０をコレクタとするＮＰＮトランジスタとする。
符号３８はＮ＋コレクタコンタクト領域である。また、
符号３９はエミッタ電極、符号４０はベース電極、符号
４１はコレクタ電極である。
２３表面からＮ＋埋め込み層２２に達するコレクタ領域
６０を形成し、該コレクタ領域６０表面にＰ型のベース
領域３６を形成し、ベース領域３６の表面にＮ＋エミッ
タ領域３７を形成して、拡散によって形成したコレクタ
領域６０をコレクタとするＮＰＮトランジスタとする。
符号３８はＮ＋コレクタコンタクト領域である。また、
符号３９はエミッタ電極、符号４０はベース電極、符号
４１はコレクタ電極である。
【００１７】これらの電極群は、対応する各拡散領域の
表面にオーミック接触すると共に、エピタキシャル層２
３表面を被覆するシリコン酸化膜４２の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３５
は、酸化膜４２の上を拡張されて、例えば直径が１．０
〜１．５ｍｍの円形パターンからなる拡張電極４３に連
続する。拡張電極４３が、エレクトリックコンデンサマ
イクに接続される。
表面にオーミック接触すると共に、エピタキシャル層２
３表面を被覆するシリコン酸化膜４２の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３５
は、酸化膜４２の上を拡張されて、例えば直径が１．０
〜１．５ｍｍの円形パターンからなる拡張電極４３に連
続する。拡張電極４３が、エレクトリックコンデンサマ
イクに接続される。
【００１８】拡張電極４３の下部は、酸化膜４２を挟ん
でＰ＋分離領域２４で囲まれた島領域２５の一つが位置
する。Ｎ＋埋め込み層２２は設けていない。また、回路
素子を収納することもない。
でＰ＋分離領域２４で囲まれた島領域２５の一つが位置
する。Ｎ＋埋め込み層２２は設けていない。また、回路
素子を収納することもない。
【００１９】基板２１には、電極４５によって分離領域
を介して、及び裏面電極を介して接合分離用の接地電位
ＧＮＤが与えられる。拡張電極４４下部の島領域２５は
電位を印加しないフローティング状態で利用する構成と
している。
を介して、及び裏面電極を介して接合分離用の接地電位
ＧＮＤが与えられる。拡張電極４４下部の島領域２５は
電位を印加しないフローティング状態で利用する構成と
している。
【００２０】そして、通常のバイポーラ型集積回路のＮ
ＰＮトランジスタが要求するエピタキシャル層２３の比
抵抗が５〜２０Ω・ｃｍであるのに対して、本発明では
これを１００〜５０００Ω・ｃｍとする。その結果、拡
張電極４３下部の島領域２５は設定した１００〜５００
０Ω・ｃｍの半導体層となる。この値は、回路的には殆
ど絶縁状態にしたのに等しい。また、例えば比抵抗が１
０００Ω・ｃｍともなれば導電型を定義することが困難
であり、表記ではＮ−型としているが、イントリシック
（ｉ）型と称しても良い。あるいはＰ−型に反転してい
ても何ら支障はない。
ＰＮトランジスタが要求するエピタキシャル層２３の比
抵抗が５〜２０Ω・ｃｍであるのに対して、本発明では
これを１００〜５０００Ω・ｃｍとする。その結果、拡
張電極４３下部の島領域２５は設定した１００〜５００
０Ω・ｃｍの半導体層となる。この値は、回路的には殆
ど絶縁状態にしたのに等しい。また、例えば比抵抗が１
０００Ω・ｃｍともなれば導電型を定義することが困難
であり、表記ではＮ−型としているが、イントリシック
（ｉ）型と称しても良い。あるいはＰ−型に反転してい
ても何ら支障はない。
【００２１】図２は、この半導体装置の全体像を示す平
面図である。チップサイズが略２．５×３．０ｍｍ程度
の半導体チップ５０のほぼ中央部分に、直径が１．０〜
１．５ｍｍ程度の拡張電極４３が設けられており、拡張
電極４３の一部が延在してＪ−ＦＥＴ素子５１のゲート
電極３５に接続されている。半導体チップ５０の周辺部
には、外部接続用のボンディングパッド５２が複数個配
置されている。ボンディングパッド５２は、１辺が１０
０〜３００μｍの正方形を有する。他の回路素子、例え
ばＮＰＮトランジスタ、抵抗素子、容量素子などは、拡
張電極４３を除いた領域に、拡張電極４３を取り囲むよ
うにして配置されている。
面図である。チップサイズが略２．５×３．０ｍｍ程度
の半導体チップ５０のほぼ中央部分に、直径が１．０〜
１．５ｍｍ程度の拡張電極４３が設けられており、拡張
電極４３の一部が延在してＪ−ＦＥＴ素子５１のゲート
電極３５に接続されている。半導体チップ５０の周辺部
には、外部接続用のボンディングパッド５２が複数個配
置されている。ボンディングパッド５２は、１辺が１０
０〜３００μｍの正方形を有する。他の回路素子、例え
ばＮＰＮトランジスタ、抵抗素子、容量素子などは、拡
張電極４３を除いた領域に、拡張電極４３を取り囲むよ
うにして配置されている。
【００２２】図３に等価回路図を示した。エピタキシャ
ル層２３を高比抵抗としたことによって、島領域２５が
持つ直列抵抗が極めて大になる。また、基板２１との境
界部に生じるであろう空乏層が極めて大きく拡大され、
結局拡張電極４３と基板２１との間に形成される寄生容
量Ｃ１の値が極めて小さくなる。空乏層が島領域２５全
体を埋め尽くすほど拡大されれば、容量Ｃ１の値は最小
になるし、そこまで到達できなければ、今度は直列抵抗
の働きによって回路接続を殆ど遮断することが出来る。
よって、拡張電極４３から基板２１への信号の漏れを防
止できる。
ル層２３を高比抵抗としたことによって、島領域２５が
持つ直列抵抗が極めて大になる。また、基板２１との境
界部に生じるであろう空乏層が極めて大きく拡大され、
結局拡張電極４３と基板２１との間に形成される寄生容
量Ｃ１の値が極めて小さくなる。空乏層が島領域２５全
体を埋め尽くすほど拡大されれば、容量Ｃ１の値は最小
になるし、そこまで到達できなければ、今度は直列抵抗
の働きによって回路接続を殆ど遮断することが出来る。
よって、拡張電極４３から基板２１への信号の漏れを防
止できる。
【００２３】尚、島領域２５とＰ＋分離領域２４とのＰ
Ｎ接合によっても容量Ｃ３が発生して、接地電位ＧＮＤ
との間に接続されるものの、面積比で考慮すれば容量Ｃ
３は無視し得る範囲内（容量Ｃ１の数十ｐＦに対して数
ｍｐＦ）の容量値である。容量Ｃ３をも考慮するので有
れば、少なくとも拡張電極４３を囲む分離領域２４表面
には接地電極を配置しないパターン設計が望ましい。
Ｎ接合によっても容量Ｃ３が発生して、接地電位ＧＮＤ
との間に接続されるものの、面積比で考慮すれば容量Ｃ
３は無視し得る範囲内（容量Ｃ１の数十ｐＦに対して数
ｍｐＦ）の容量値である。容量Ｃ３をも考慮するので有
れば、少なくとも拡張電極４３を囲む分離領域２４表面
には接地電極を配置しないパターン設計が望ましい。
【００２４】尚、コレクタ領域６０は、エピタキシャル
層２３を高比抵抗にした代わりに、ＮＰＮトランジスタ
のコレクタとして機能する不純物濃度とプロファイルを
与えている。
層２３を高比抵抗にした代わりに、ＮＰＮトランジスタ
のコレクタとして機能する不純物濃度とプロファイルを
与えている。
【００２５】また、Ｊ−ＦＥＴ素子を形成した島領域２
５自体もフローティング状態で利用する構成とし、更に
はエピタキシャル層２３の高比抵抗層を残す構成とし
た。これにより、Ｐ＋埋め込み層２７、Ｐ型ウェル領域
２６、ゲートコンタクト領域３０など、ゲート電位が印
加されるＰ型領域と島領域２５との接合に生じる空乏層
を拡大して、接地電位ＧＮＤに対する寄生容量を小さく
することが出来る。これも、拡張電極４３から接地電位
への漏れ電流を防止することに寄与する。
５自体もフローティング状態で利用する構成とし、更に
はエピタキシャル層２３の高比抵抗層を残す構成とし
た。これにより、Ｐ＋埋め込み層２７、Ｐ型ウェル領域
２６、ゲートコンタクト領域３０など、ゲート電位が印
加されるＰ型領域と島領域２５との接合に生じる空乏層
を拡大して、接地電位ＧＮＤに対する寄生容量を小さく
することが出来る。これも、拡張電極４３から接地電位
への漏れ電流を防止することに寄与する。
【００２６】以下に本発明の製造方法を、図４〜図７を
用いて説明する。
用いて説明する。
【００２７】第１工程：図４（Ａ）参照 半導体基板２１を準備する。表面を熱酸化して酸化膜を
形成し、ホトエッチング手法によって酸化膜に開口部分
を形成する。該開口部分に露出する半導体基板２１表面
に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め込み層
２２を形成する。続いて、酸化膜を形成し直し、再度ホ
トエッチング手法によって酸化膜に開口部分を形成し、
基板２１表面にボロン（Ｂ）をイオン注入してＰ＋型の
埋込層２６および分離領域２４ａを形成する。
形成し、ホトエッチング手法によって酸化膜に開口部分
を形成する。該開口部分に露出する半導体基板２１表面
に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め込み層
２２を形成する。続いて、酸化膜を形成し直し、再度ホ
トエッチング手法によって酸化膜に開口部分を形成し、
基板２１表面にボロン（Ｂ）をイオン注入してＰ＋型の
埋込層２６および分離領域２４ａを形成する。
【００２８】第２工程：図４（Ｂ）参照 続いて、前記イオン注入用の酸化膜マスクを取り除いた
後、Ｎ型のエピタキシャル層２３を気相成長法によって
形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝１００
〜５０００Ω・ｃｍとする。この様な高比抵抗は、例え
ば気相成長法によってエピタキシャル成長させるとき
に、不純物を供給しないノンドープ成長で形成する事に
より、得ることが出来る。
後、Ｎ型のエピタキシャル層２３を気相成長法によって
形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝１００
〜５０００Ω・ｃｍとする。この様な高比抵抗は、例え
ば気相成長法によってエピタキシャル成長させるとき
に、不純物を供給しないノンドープ成長で形成する事に
より、得ることが出来る。
【００２９】第３工程：図５（Ａ）参照 エピタキシャル層２３を形成した後、エピタキシャル層
２３の表面にＳｉ酸化膜を形成し、その上にレジストマ
スクを形成する。レジストマスクの開口部を通してボロ
ン（Ｂ、ＢＦ２）をイオン注入してＰ型のウェル領域２
７を形成する。更に、レジストマスクを変更し、ＮＰＮ
トランジスタを形成すべき領域に燐（Ｐ）をイオン注し
てコレクタ領域６０を形成する。
２３の表面にＳｉ酸化膜を形成し、その上にレジストマ
スクを形成する。レジストマスクの開口部を通してボロ
ン（Ｂ、ＢＦ２）をイオン注入してＰ型のウェル領域２
７を形成する。更に、レジストマスクを変更し、ＮＰＮ
トランジスタを形成すべき領域に燐（Ｐ）をイオン注し
てコレクタ領域６０を形成する。
【００３０】第４工程：図５（Ｂ）参照 全体に１１００℃、１〜３時間程度の熱処理を与えて、
イオン注入したＰ型のウェル領域２７とコレクタ領域６
０を熱拡散する。
イオン注入したＰ型のウェル領域２７とコレクタ領域６
０を熱拡散する。
【００３１】第５工程：図６（Ａ）参照 続いて、前記の熱処理によりエピタキシャル層２３表面
に成長したＳｉ酸化膜の上にイオン注入用のレジストマ
スクを形成し、上側の分離領域２４ｂに対応する部分の
開口部を介してＰ型の不純物、ここではボロンをイオン
注入する。そして前記レジストマスクを除去した後、上
側と下側の分離領域２４ａ、２４ｂが結合するまで、そ
してＰ型埋め込み層２６とＰ型ウェル領域２７とが結合
するまで、同じく１１００℃、１〜３時間程度の熱処理
で拡散する。分離領域２４によって、エピタキシャル層
２３が接合型電界効果トランジスタ（Ｊ−ＦＥＴ）等を
形成すべき島領域２５に接合分離される。
に成長したＳｉ酸化膜の上にイオン注入用のレジストマ
スクを形成し、上側の分離領域２４ｂに対応する部分の
開口部を介してＰ型の不純物、ここではボロンをイオン
注入する。そして前記レジストマスクを除去した後、上
側と下側の分離領域２４ａ、２４ｂが結合するまで、そ
してＰ型埋め込み層２６とＰ型ウェル領域２７とが結合
するまで、同じく１１００℃、１〜３時間程度の熱処理
で拡散する。分離領域２４によって、エピタキシャル層
２３が接合型電界効果トランジスタ（Ｊ−ＦＥＴ）等を
形成すべき島領域２５に接合分離される。
【００３２】第６工程：図６（Ｂ）参照 先の熱処理によってエピタキシャル層２３表面に成長し
たＳｉＯ２膜を除去した後、再度５００Å程度のＳｉＯ
２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜により
イオン注入用マスクを付け、ＮＰＮトランジスタのベー
ス領域３６とゲートコンタクト領域３０に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、１１００
℃、１〜２時間の熱処理によりベース拡散を行う。ベー
ス領域３６とゲートコンタクト領域３０はＰ型ウェル領
域２７よりは浅い拡散領域とし、ゲートコンタクト領域
３０はＰ型ウェル領域２７とＮ型島領域２５とのＰＮ接
合の上部を覆うようにして配置されている。即ち、ゲー
トコンタクト領域３０はＰ型ウェル領域２７の周辺部分
を環状に取り囲んでいる。そして、再度イオン注入用マ
スクを付け直し、形成予定のエミッタ領域３７、ソース
領域３１、ドレイン領域３２およびコレクタコンタクト
領域３８に対応する部分を開口し、ここにＮ型の不純物
であるヒ素またはリンをイオン注入する。
たＳｉＯ２膜を除去した後、再度５００Å程度のＳｉＯ
２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜により
イオン注入用マスクを付け、ＮＰＮトランジスタのベー
ス領域３６とゲートコンタクト領域３０に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、１１００
℃、１〜２時間の熱処理によりベース拡散を行う。ベー
ス領域３６とゲートコンタクト領域３０はＰ型ウェル領
域２７よりは浅い拡散領域とし、ゲートコンタクト領域
３０はＰ型ウェル領域２７とＮ型島領域２５とのＰＮ接
合の上部を覆うようにして配置されている。即ち、ゲー
トコンタクト領域３０はＰ型ウェル領域２７の周辺部分
を環状に取り囲んでいる。そして、再度イオン注入用マ
スクを付け直し、形成予定のエミッタ領域３７、ソース
領域３１、ドレイン領域３２およびコレクタコンタクト
領域３８に対応する部分を開口し、ここにＮ型の不純物
であるヒ素またはリンをイオン注入する。
【００３３】第７工程：図７（Ａ）参照 更に、レジストマスクを付け直して、チャネル領域２８
に対応する部分のＳｉ酸化膜上に開口部６２を具備する
マスク層６３を形成する。開口部６２の端は、ゲートコ
ンタクト領域３０の上部に位置して、ウェル領域２７の
表面及び環状に形成されたゲートコンタクト領域３０の
内周端近傍の表面を露出する。そして、マスク層６３の
開口部を通してＮ型の不純物であるヒ素またはリンを１
×１０12〜１０13atoms／cm3でイオン注入し、チャネル
領域２８を形成する。
に対応する部分のＳｉ酸化膜上に開口部６２を具備する
マスク層６３を形成する。開口部６２の端は、ゲートコ
ンタクト領域３０の上部に位置して、ウェル領域２７の
表面及び環状に形成されたゲートコンタクト領域３０の
内周端近傍の表面を露出する。そして、マスク層６３の
開口部を通してＮ型の不純物であるヒ素またはリンを１
×１０12〜１０13atoms／cm3でイオン注入し、チャネル
領域２８を形成する。
【００３４】マスク層６３をそのままに、開口部６２を
通してＰ型の不純物であるＢ又はＢＦ2を１×１０13〜
１０14atoms／cm3でイオン注入し、トップゲート領域２
９を形成する。
通してＰ型の不純物であるＢ又はＢＦ2を１×１０13〜
１０14atoms／cm3でイオン注入し、トップゲート領域２
９を形成する。
【００３５】その後前記イオン注入用マスクを取り除
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３７、ソース領域３１、ドレイン領域３２
を熱拡散すると共に、チャネル領域２８とトップゲート
領域２９を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域２８とトップゲート領域２９のイオン注入と熱
処理を行っても良い。
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３７、ソース領域３１、ドレイン領域３２
を熱拡散すると共に、チャネル領域２８とトップゲート
領域２９を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域２８とトップゲート領域２９のイオン注入と熱
処理を行っても良い。
【００３６】第８工程：図７（Ｂ）参照 これらの熱処理によってエピタキシャル層２３表面に形
成されたシリコン酸化膜６４に、一般的なホトエッチン
グ手法によってコンタクト孔６５を形成する。拡張電極
４３を形成すべき領域には、既に膜厚８０００〜２００
００Åのシリコン酸化膜６４が形成されている。これら
の酸化膜厚を更に厚くするためにＣＶＤ酸化膜、ＳｉＮ
膜等を形成しても良い。
成されたシリコン酸化膜６４に、一般的なホトエッチン
グ手法によってコンタクト孔６５を形成する。拡張電極
４３を形成すべき領域には、既に膜厚８０００〜２００
００Åのシリコン酸化膜６４が形成されている。これら
の酸化膜厚を更に厚くするためにＣＶＤ酸化膜、ＳｉＮ
膜等を形成しても良い。
【００３７】そして、全面にアルミニウム材料をスパッ
タあるいは蒸着手法によって膜厚１．０〜３．０μｍ膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極３３、ドレイン
電極３４、ゲート電極３５、エミッタ電極３９、ベース
電極４０、コレクタ電極４１、接地電極４５、及び拡張
電極４３を形成して、図１の構成を得る。
タあるいは蒸着手法によって膜厚１．０〜３．０μｍ膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極３３、ドレイン
電極３４、ゲート電極３５、エミッタ電極３９、ベース
電極４０、コレクタ電極４１、接地電極４５、及び拡張
電極４３を形成して、図１の構成を得る。
【００３８】図８は、製造方法の第２の実施形態を示す
断面図である。先の製造方法は、コレクタ領域６０をエ
ピタキシャル層２３の表面から拡散したが、この例では
基板２１表面からとエピタキシャル層２３表面からと両
方から拡散して結合した例である。
断面図である。先の製造方法は、コレクタ領域６０をエ
ピタキシャル層２３の表面から拡散したが、この例では
基板２１表面からとエピタキシャル層２３表面からと両
方から拡散して結合した例である。
【００３９】すなわち図８（Ａ）を参照して、Ｐ型基板
２１を準備し、基板２１表面に選択マスクを形成し、Ｎ
ＰＮトランジスタを形成すべき領域に選択的にＮ型不純
物（砒素、アンチモン等）をイオン注入し、これを熱拡
散することによってコレクタ埋め込み層６１を形成す
る。
２１を準備し、基板２１表面に選択マスクを形成し、Ｎ
ＰＮトランジスタを形成すべき領域に選択的にＮ型不純
物（砒素、アンチモン等）をイオン注入し、これを熱拡
散することによってコレクタ埋め込み層６１を形成す
る。
【００４０】その後、図４（Ａ）〜図６（Ａ）までの工
程と同様の工程を経ることにより、図８（Ｂ）に示した
ように、コレクタ領域６０とコレクタ埋め込み層６１と
を結合させてコレクタ層を形成した構造を得ることが出
来る。この後は図６（Ｂ）〜図７（Ｂ）と同様の工程を
施す。上下方向からの拡散を用いるので、熱処理を短く
することが可能である。
程と同様の工程を経ることにより、図８（Ｂ）に示した
ように、コレクタ領域６０とコレクタ埋め込み層６１と
を結合させてコレクタ層を形成した構造を得ることが出
来る。この後は図６（Ｂ）〜図７（Ｂ）と同様の工程を
施す。上下方向からの拡散を用いるので、熱処理を短く
することが可能である。
【００４１】上記の実施例は、Ｊ−ＦＥＴとしてＮチャ
ネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成す
ることも可能である。また、入力トランジスタとしてＪ
−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭ
ＯＳＦＥＴ素子を用いたものでも良い。
ネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成す
ることも可能である。また、入力トランジスタとしてＪ
−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭ
ＯＳＦＥＴ素子を用いたものでも良い。
【００４２】
【発明の効果】本発明によれば、エピタキシャル層２３
の比抵抗を増大することによって、拡張電極４３と基板
２１（接地電位）とを結合する寄生容量の値を小さなも
のとし、これによって拡張電極４３に印加された信号電
流が漏れるのを防止できる利点を有する。
の比抵抗を増大することによって、拡張電極４３と基板
２１（接地電位）とを結合する寄生容量の値を小さなも
のとし、これによって拡張電極４３に印加された信号電
流が漏れるのを防止できる利点を有する。
【００４３】また、高比抵抗とした代わりに、Ｎ型のコ
レクタ層６０を形成する事により、ＮＰＮトランジスタ
をも共存できる利点を有する。
レクタ層６０を形成する事により、ＮＰＮトランジスタ
をも共存できる利点を有する。
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の平面図である。
【図３】本発明を説明するための回路図である。
【図４】本発明の製造方法を説明する為の断面図であ
る。
る。
【図５】本発明の製造方法を説明する為の断面図であ
る。
る。
【図６】本発明の製造方法を説明する為の断面図であ
る。
る。
【図７】本発明の製造方法を説明する為の断面図であ
る。
る。
【図８】本発明の製造方法を説明する為の断面図であ
る。
る。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｆターム(参考） 5F003 BA21 BA23 BA25 BC01 BC05 BF03 BG03 BJ11 BJ16 BM01 BP01 BP31 BP41 BP46 5F082 BA02 BC20 EA09 EA10 EA22 FA20 5F102 GA12 GB01 GC02 GD04 GJ03 GL03 HC01
Claims (4)
- 【請求項１】 一導電型の半導体基板と、前記基板の上
に形成したエピタキシャル層と、前記エピタキシャル層
を分離した島領域と、前記島領域の１つに形成した入力
トランジスタと、前記半導体層の表面を被覆する絶縁膜
と、前記入力トランジスタの入力端子に接続され前記絶
縁膜の上に延在された拡張電極とを備え、 前記拡張電極下部の前記エピタキシャル層の比抵抗を１
００〜５０００Ω・ｃｍにしたことを特徴とする半導体
装置。 - 【請求項２】 前記入力トランジスタが、接合型電界効
果トランジスタであることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記島領域の一つに逆導電型の拡散領域
が形成され、該拡散領域をコレクタとして、バイポーラ
型トランジスタを構成したことを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 前記接合型電界効果トランジスタを、前
記１００〜５０００Ω・ｃｍの比抵抗を持つ島領域内に
形成したことを特徴とする請求項２記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06141599A JP3634660B2 (ja) | 1999-03-09 | 1999-03-09 | 半導体装置 |
| US09/520,950 US6555857B1 (en) | 1999-03-09 | 2000-03-08 | Semiconductor device |
| EP00200833A EP1035575A3 (en) | 1999-03-09 | 2000-03-08 | Semiconductor device |
| KR10-2000-0011437A KR100366896B1 (ko) | 1999-03-09 | 2000-03-08 | 반도체 장치 |
| US10/320,576 US6960797B2 (en) | 1999-03-09 | 2002-12-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06141599A JP3634660B2 (ja) | 1999-03-09 | 1999-03-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260786A true JP2000260786A (ja) | 2000-09-22 |
| JP3634660B2 JP3634660B2 (ja) | 2005-03-30 |
Family
ID=13170468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06141599A Expired - Fee Related JP3634660B2 (ja) | 1999-03-09 | 1999-03-09 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6555857B1 (ja) |
| EP (1) | EP1035575A3 (ja) |
| JP (1) | JP3634660B2 (ja) |
| KR (1) | KR100366896B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202987A (ja) * | 2005-01-20 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009239202A (ja) * | 2008-03-28 | 2009-10-15 | Sanyo Electric Co Ltd | 増幅素子およびその製造方法 |
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|---|---|---|---|---|
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| TW200620539A (en) * | 2004-10-14 | 2006-06-16 | Koninkl Philips Electronics Nv | BiCMOS compatible JFET device and method of manufacturing same |
| KR101045741B1 (ko) * | 2008-03-28 | 2011-06-30 | 산요 세미컨덕터 컴퍼니 리미티드 | 증폭 소자 및 그 제조 방법 |
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