JP2000260786A - 半導体装置 - Google Patents

半導体装置

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JP2000260786A JP11061415A JP6141599A JP2000260786A JP 2000260786 A JP2000260786 A JP 2000260786A JP 11061415 A JP11061415 A JP 11061415A JP 6141599 A JP6141599 A JP 6141599A JP 2000260786 A JP2000260786 A JP 2000260786A
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Abstract

(57)【要約】 【課題】 大面積を要する拡張電極に起因する寄生容量
の一端を高比抵抗にすることで、エレクトリックコンデ
ンサマイク駆動用に好適な半導体装置を得る。 【解決手段】 半導体基板21上に比抵抗が100〜5
000Ω・cmもの高比抵抗のエピタキシャル層23を
形成し、これを接合分離して島領域25を形成する。島
領域25にNPNトランジスタ、接合型電界効果トラン
ジスタを形成する。接合型電界効果トランジスタのゲー
ト電極に連続して、拡張電極43を形成する。拡張電極
43下部の島領域25を前記高比抵抗の状態とする。N
PNトランジスタは、島領域25にN型のコレクタ領域
60を拡散により形成して、コレクタ層とする。空乏層
の広がりを拡大することで寄生容量C1の値を減じ、拡
張電極43から接地電位GNDへの信号の流出を防止す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、エレクトリックコ
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
【0002】
【従来の技術】コンデンサマイクロホン(ECM)は、
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
【0003】斯かる要求に適切な素子として、接合型F
ET素子(J−FET)や、MOS型FET素子等があ
げられる。このうちJ−FET素子は、BIP型ICに
集積化が容易である等の特徴を有している。(例えば、
特開昭58−197885号)。
【0004】図9にこの種のJ−FET(Pチャネル
型)装置を示した。まずP型の半導体基板1には、N型
のエピタキシャル層2が積層され、この間には、N+型
の埋込層3が形成されている。この埋込層3を囲むよう
にP+型の分離領域4がエピタキシャル層2表面から半
導体基板1に貫通して形成され、島領域5を形成してい
る。
【0005】また島領域5の表面には、N+型のトップ
ゲート領域6が形成され、このトップゲート領域6の下
層には、P型のチャネル領域7が形成されている。前記
チャネル領域の両端には、P+型のソース領域8、P+
型のドレイン領域9が形成され、外側には高濃度のゲー
トコンタクト領域10が形成されている。
【0006】更に、絶縁膜を介して、ソース電極11
S、ドレイン電極11Dおよびゲート電極11Gが形成
されて、Pチャネル型のJ−FETとして構成される。
ゲート領域にPN接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
【0007】また、集積化した場合は、他の島領域5に
は、P型のベース領域12とN+型のエミッタ領域13
及びN+型のコレクタコンタクト領域14を形成してい
る。NPNトランジスタ等の素子は、J−FETが受け
た信号を処理する集積回路網を構成する。
【0008】
【発明が解決しようとする課題】しかしながら、斯かる
素子をエレクトリックマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極15を設けることを要求さ
れる場合がある。
【0009】この様な場合、絶縁膜16を挟んで拡張電
極15とエピタキシャル層2とで形成される容量C1、
およびエピタキシャル層2と基板1とで形成されるPN
接合容量C2とが寄生的に発生し、これらが基板バイア
スした接地電位GNDに接続される。これらの容量値は
数十pFにも達し、決して無視できないレベルの値とな
る。
【0010】図10に容量C1、C2を含めた回路図を
示した。エレクトリックコンデンサマイクECMの一端
がJ−FET17のゲート(入力端子)に接続され、J
−FET17のソースが接地され、ドレインが出力端子
OUTに接続される。出力端子OUTは、同一基板上に
形成されたNPNトランジスタ等からなる集積回路網に
接続される。そして、J−FET17のゲートと接地電
位GNDとの間に、上記した容量C1、C2が直列接続
される。すると、エレクトリックコンデンサマイクEC
Mから出力された信号が容量C1、C2を介して接地電
位GNDに流出し(図示電流i)、J−FET17のゲ
ートに印加される信号レベルが低下して、好ましい出力
電圧が得られないという欠点があった。
【0011】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、一導電型の半導体基板と、前記基板の上に
形成したエピタキシャル層と、前記エピタキシャル層を
分離した島領域と、前記島領域の1つに形成した入力ト
ランジスタと、前記半導体層の表面を被覆する絶縁膜
と、前記入力トランジスタの入力端子に接続され前記絶
縁膜の上に延在された拡張電極とを備え、前記拡張電極
下部の前記エピタキシャル層の比抵抗を100〜500
0Ω・cmにしたことを特徴とするものである。
【0012】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。
【0013】図1は本発明の半導体装置を示す断面図で
ある。電界効果トランジスタJ−FETとしてNチャネ
ル型の素子を形成し、更にはNPNトランジスタと共に
同一基板上に集積化したものである。
【0014】図中、符号21はP型の単結晶シリコン半
導体基板を示す。半導体基板21の表面にはN+埋め込
み層22を形成し、その上に形成したエピタキシャル層
23をP+分離領域24で接合分離して複数の島領域2
5を形成する。島領域25の1つには、N+埋め込み層
22に重畳してP+埋め込み層26が設けられ、P+埋
め込み層26は島領域25の表面から拡散により形成し
たPウェル領域27と連結している。Pウェル領域27
の表面には、N型のチャネル領域28とP+型のトップ
ゲート領域29を設け、チャネルを構成するN型チャネ
ル領域28をエピタキシャル層23表面から下方に埋め
込んでいる。Pウェル領域27がバックゲートとなる。
【0015】チャネル領域28とトップゲート領域29
の端部に重畳して、ウェル領域28の低濃度拡散表面を
覆うように、P+型のゲートコンタクト領域30が形成
される。更に、チャネル領域28を貫通するようにし
て、N+型のソース領域31とドレイン領域32とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域28内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号33が
ソース電極、符号34がドレイン電極、同じく符号35
がゲート電極である。
【0016】他方の島領域25には、エピタキシャル層
23表面からN+埋め込み層22に達するコレクタ領域
60を形成し、該コレクタ領域60表面にP型のベース
領域36を形成し、ベース領域36の表面にN+エミッ
タ領域37を形成して、拡散によって形成したコレクタ
領域60をコレクタとするNPNトランジスタとする。
符号38はN+コレクタコンタクト領域である。また、
符号39はエミッタ電極、符号40はベース電極、符号
41はコレクタ電極である。
【0017】これらの電極群は、対応する各拡散領域の
表面にオーミック接触すると共に、エピタキシャル層2
3表面を被覆するシリコン酸化膜42の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、J−FETのゲートに接続されるゲート電極35
は、酸化膜42の上を拡張されて、例えば直径が1.0
〜1.5mmの円形パターンからなる拡張電極43に連
続する。拡張電極43が、エレクトリックコンデンサマ
イクに接続される。
【0018】拡張電極43の下部は、酸化膜42を挟ん
でP+分離領域24で囲まれた島領域25の一つが位置
する。N+埋め込み層22は設けていない。また、回路
素子を収納することもない。
【0019】基板21には、電極45によって分離領域
を介して、及び裏面電極を介して接合分離用の接地電位
GNDが与えられる。拡張電極44下部の島領域25は
電位を印加しないフローティング状態で利用する構成と
している。
【0020】そして、通常のバイポーラ型集積回路のN
PNトランジスタが要求するエピタキシャル層23の比
抵抗が5〜20Ω・cmであるのに対して、本発明では
これを100〜5000Ω・cmとする。その結果、拡
張電極43下部の島領域25は設定した100〜500
0Ω・cmの半導体層となる。この値は、回路的には殆
ど絶縁状態にしたのに等しい。また、例えば比抵抗が1
000Ω・cmともなれば導電型を定義することが困難
であり、表記ではN−型としているが、イントリシック
(i)型と称しても良い。あるいはP−型に反転してい
ても何ら支障はない。
【0021】図2は、この半導体装置の全体像を示す平
面図である。チップサイズが略2.5×3.0mm程度
の半導体チップ50のほぼ中央部分に、直径が1.0〜
1.5mm程度の拡張電極43が設けられており、拡張
電極43の一部が延在してJ−FET素子51のゲート
電極35に接続されている。半導体チップ50の周辺部
には、外部接続用のボンディングパッド52が複数個配
置されている。ボンディングパッド52は、1辺が10
0〜300μmの正方形を有する。他の回路素子、例え
ばNPNトランジスタ、抵抗素子、容量素子などは、拡
張電極43を除いた領域に、拡張電極43を取り囲むよ
うにして配置されている。
【0022】図3に等価回路図を示した。エピタキシャ
ル層23を高比抵抗としたことによって、島領域25が
持つ直列抵抗が極めて大になる。また、基板21との境
界部に生じるであろう空乏層が極めて大きく拡大され、
結局拡張電極43と基板21との間に形成される寄生容
量C1の値が極めて小さくなる。空乏層が島領域25全
体を埋め尽くすほど拡大されれば、容量C1の値は最小
になるし、そこまで到達できなければ、今度は直列抵抗
の働きによって回路接続を殆ど遮断することが出来る。
よって、拡張電極43から基板21への信号の漏れを防
止できる。
【0023】尚、島領域25とP+分離領域24とのP
N接合によっても容量C3が発生して、接地電位GND
との間に接続されるものの、面積比で考慮すれば容量C
3は無視し得る範囲内(容量C1の数十pFに対して数
mpF)の容量値である。容量C3をも考慮するので有
れば、少なくとも拡張電極43を囲む分離領域24表面
には接地電極を配置しないパターン設計が望ましい。
【0024】尚、コレクタ領域60は、エピタキシャル
層23を高比抵抗にした代わりに、NPNトランジスタ
のコレクタとして機能する不純物濃度とプロファイルを
与えている。
【0025】また、J−FET素子を形成した島領域2
5自体もフローティング状態で利用する構成とし、更に
はエピタキシャル層23の高比抵抗層を残す構成とし
た。これにより、P+埋め込み層27、P型ウェル領域
26、ゲートコンタクト領域30など、ゲート電位が印
加されるP型領域と島領域25との接合に生じる空乏層
を拡大して、接地電位GNDに対する寄生容量を小さく
することが出来る。これも、拡張電極43から接地電位
への漏れ電流を防止することに寄与する。
【0026】以下に本発明の製造方法を、図4〜図7を
用いて説明する。
【0027】第1工程:図4(A)参照 半導体基板21を準備する。表面を熱酸化して酸化膜を
形成し、ホトエッチング手法によって酸化膜に開口部分
を形成する。該開口部分に露出する半導体基板21表面
に、アンチモン(Sb)を拡散してN+型の埋め込み層
22を形成する。続いて、酸化膜を形成し直し、再度ホ
トエッチング手法によって酸化膜に開口部分を形成し、
基板21表面にボロン(B)をイオン注入してP+型の
埋込層26および分離領域24aを形成する。
【0028】第2工程:図4(B)参照 続いて、前記イオン注入用の酸化膜マスクを取り除いた
後、N型のエピタキシャル層23を気相成長法によって
形成する。膜厚は5〜12μmとし、比抵抗ρ=100
〜5000Ω・cmとする。この様な高比抵抗は、例え
ば気相成長法によってエピタキシャル成長させるとき
に、不純物を供給しないノンドープ成長で形成する事に
より、得ることが出来る。
【0029】第3工程:図5(A)参照 エピタキシャル層23を形成した後、エピタキシャル層
23の表面にSi酸化膜を形成し、その上にレジストマ
スクを形成する。レジストマスクの開口部を通してボロ
ン(B、BF2)をイオン注入してP型のウェル領域2
7を形成する。更に、レジストマスクを変更し、NPN
トランジスタを形成すべき領域に燐(P)をイオン注し
てコレクタ領域60を形成する。
【0030】第4工程:図5(B)参照 全体に1100℃、1〜3時間程度の熱処理を与えて、
イオン注入したP型のウェル領域27とコレクタ領域6
0を熱拡散する。
【0031】第5工程:図6(A)参照 続いて、前記の熱処理によりエピタキシャル層23表面
に成長したSi酸化膜の上にイオン注入用のレジストマ
スクを形成し、上側の分離領域24bに対応する部分の
開口部を介してP型の不純物、ここではボロンをイオン
注入する。そして前記レジストマスクを除去した後、上
側と下側の分離領域24a、24bが結合するまで、そ
してP型埋め込み層26とP型ウェル領域27とが結合
するまで、同じく1100℃、1〜3時間程度の熱処理
で拡散する。分離領域24によって、エピタキシャル層
23が接合型電界効果トランジスタ(J−FET)等を
形成すべき島領域25に接合分離される。
【0032】第6工程:図6(B)参照 先の熱処理によってエピタキシャル層23表面に成長し
たSiO2膜を除去した後、再度500Å程度のSiO
2膜を付け直す。SiO2膜上にホトレジスト膜により
イオン注入用マスクを付け、NPNトランジスタのベー
ス領域36とゲートコンタクト領域30に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、1100
℃、1〜2時間の熱処理によりベース拡散を行う。ベー
ス領域36とゲートコンタクト領域30はP型ウェル領
域27よりは浅い拡散領域とし、ゲートコンタクト領域
30はP型ウェル領域27とN型島領域25とのPN接
合の上部を覆うようにして配置されている。即ち、ゲー
トコンタクト領域30はP型ウェル領域27の周辺部分
を環状に取り囲んでいる。そして、再度イオン注入用マ
スクを付け直し、形成予定のエミッタ領域37、ソース
領域31、ドレイン領域32およびコレクタコンタクト
領域38に対応する部分を開口し、ここにN型の不純物
であるヒ素またはリンをイオン注入する。
【0033】第7工程:図7(A)参照 更に、レジストマスクを付け直して、チャネル領域28
に対応する部分のSi酸化膜上に開口部62を具備する
マスク層63を形成する。開口部62の端は、ゲートコ
ンタクト領域30の上部に位置して、ウェル領域27の
表面及び環状に形成されたゲートコンタクト領域30の
内周端近傍の表面を露出する。そして、マスク層63の
開口部を通してN型の不純物であるヒ素またはリンを1
×1012〜1013atoms/cm3でイオン注入し、チャネル
領域28を形成する。
【0034】マスク層63をそのままに、開口部62を
通してP型の不純物であるB又はBF2を1×1013
1014atoms/cm3でイオン注入し、トップゲート領域2
9を形成する。
【0035】その後前記イオン注入用マスクを取り除
き、1000℃、30〜1時間のエミッタ拡散を行って
エミッタ領域37、ソース領域31、ドレイン領域32
を熱拡散すると共に、チャネル領域28とトップゲート
領域29を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域28とトップゲート領域29のイオン注入と熱
処理を行っても良い。
【0036】第8工程:図7(B)参照 これらの熱処理によってエピタキシャル層23表面に形
成されたシリコン酸化膜64に、一般的なホトエッチン
グ手法によってコンタクト孔65を形成する。拡張電極
43を形成すべき領域には、既に膜厚8000〜200
00Åのシリコン酸化膜64が形成されている。これら
の酸化膜厚を更に厚くするためにCVD酸化膜、SiN
膜等を形成しても良い。
【0037】そして、全面にアルミニウム材料をスパッ
タあるいは蒸着手法によって膜厚1.0〜3.0μm膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極33、ドレイン
電極34、ゲート電極35、エミッタ電極39、ベース
電極40、コレクタ電極41、接地電極45、及び拡張
電極43を形成して、図1の構成を得る。
【0038】図8は、製造方法の第2の実施形態を示す
断面図である。先の製造方法は、コレクタ領域60をエ
ピタキシャル層23の表面から拡散したが、この例では
基板21表面からとエピタキシャル層23表面からと両
方から拡散して結合した例である。
【0039】すなわち図8(A)を参照して、P型基板
21を準備し、基板21表面に選択マスクを形成し、N
PNトランジスタを形成すべき領域に選択的にN型不純
物(砒素、アンチモン等)をイオン注入し、これを熱拡
散することによってコレクタ埋め込み層61を形成す
る。
【0040】その後、図4(A)〜図6(A)までの工
程と同様の工程を経ることにより、図8(B)に示した
ように、コレクタ領域60とコレクタ埋め込み層61と
を結合させてコレクタ層を形成した構造を得ることが出
来る。この後は図6(B)〜図7(B)と同様の工程を
施す。上下方向からの拡散を用いるので、熱処理を短く
することが可能である。
【0041】上記の実施例は、J−FETとしてNチャ
ネル型を例にしたが、Pチャネル型J−FETを形成す
ることも可能である。また、入力トランジスタとしてJ
−FETを例にしたが、Nチャネル、Pチャネル型のM
OSFET素子を用いたものでも良い。
【0042】
【発明の効果】本発明によれば、エピタキシャル層23
の比抵抗を増大することによって、拡張電極43と基板
21(接地電位)とを結合する寄生容量の値を小さなも
のとし、これによって拡張電極43に印加された信号電
流が漏れるのを防止できる利点を有する。
【0043】また、高比抵抗とした代わりに、N型のコ
レクタ層60を形成する事により、NPNトランジスタ
をも共存できる利点を有する。
【図面の簡単な説明】
【図1】本発明を説明する為の断面図である。
【図2】本発明を説明する為の平面図である。
【図3】本発明を説明するための回路図である。
【図4】本発明の製造方法を説明する為の断面図であ
る。
【図5】本発明の製造方法を説明する為の断面図であ
る。
【図6】本発明の製造方法を説明する為の断面図であ
る。
【図7】本発明の製造方法を説明する為の断面図であ
る。
【図8】本発明の製造方法を説明する為の断面図であ
る。
【図9】従来例を説明するための断面図である。
【図10】従来例を説明するための回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/73 Fターム(参考) 5F003 BA21 BA23 BA25 BC01 BC05 BF03 BG03 BJ11 BJ16 BM01 BP01 BP31 BP41 BP46 5F082 BA02 BC20 EA09 EA10 EA22 FA20 5F102 GA12 GB01 GC02 GD04 GJ03 GL03 HC01

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 一導電型の半導体基板と、前記基板の上
    に形成したエピタキシャル層と、前記エピタキシャル層
    を分離した島領域と、前記島領域の1つに形成した入力
    トランジスタと、前記半導体層の表面を被覆する絶縁膜
    と、前記入力トランジスタの入力端子に接続され前記絶
    縁膜の上に延在された拡張電極とを備え、 前記拡張電極下部の前記エピタキシャル層の比抵抗を1
    00〜5000Ω・cmにしたことを特徴とする半導体
    装置。
  2. 【請求項2】 前記入力トランジスタが、接合型電界効
    果トランジスタであることを特徴とする請求項1記載の
    半導体装置。
  3. 【請求項3】 前記島領域の一つに逆導電型の拡散領域
    が形成され、該拡散領域をコレクタとして、バイポーラ
    型トランジスタを構成したことを特徴とする請求項1記
    載の半導体装置。
  4. 【請求項4】 前記接合型電界効果トランジスタを、前
    記100〜5000Ω・cmの比抵抗を持つ島領域内に
    形成したことを特徴とする請求項2記載の半導体装置。
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