JPS61160963A - コンデンサマイク用半導体装置 - Google Patents
コンデンサマイク用半導体装置Info
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- JPS61160963A JPS61160963A JP111485A JP111485A JPS61160963A JP S61160963 A JPS61160963 A JP S61160963A JP 111485 A JP111485 A JP 111485A JP 111485 A JP111485 A JP 111485A JP S61160963 A JPS61160963 A JP S61160963A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
０） 産業上の利用分野
本発明はコンデンサマイク用半導体装置、特に過渡特性
と静電破壊耐量の両者の改善を行ったコンデンサマイク
用半導体装置に関する。
と静電破壊耐量の両者の改善を行ったコンデンサマイク
用半導体装置に関する。
（ロ） 従来の技術
従来のコンデンサマイク用半導体装置は第８図に示す如
く接合型電界効果半導体素子（以下Ｊ−ＦＥＴと略す。
く接合型電界効果半導体素子（以下Ｊ−ＦＥＴと略す。
）０１）のゲート電極とソース電極間に接合ダイオード
（至）を逆方向に接続し、接合ダイオード国の両端にコ
ンデンサマイク（至）を接続し、ドレイン電極には抵抗
（至）コンデンサ（至）スイッチＣ３７）および電池（
至）を接続して構成していた（例えば特公昭５１−６５
１２号公報参照）。
（至）を逆方向に接続し、接合ダイオード国の両端にコ
ンデンサマイク（至）を接続し、ドレイン電極には抵抗
（至）コンデンサ（至）スイッチＣ３７）および電池（
至）を接続して構成していた（例えば特公昭５１−６５
１２号公報参照）。
斯るコンデンサマイク用半導体装置は接合型ダイオード
ｅ３でコンデンサマイク（財）によって受けた入力信号
の低周波部分を減衰させて所望の周波数部分のみをＪ−
ＦＥＴＣＩＩ）の入力としてゲート電極に印加させ、Ｊ
−ＦＥＴｔ３１）で増巾して動作する。
ｅ３でコンデンサマイク（財）によって受けた入力信号
の低周波部分を減衰させて所望の周波数部分のみをＪ−
ＦＥＴＣＩＩ）の入力としてゲート電極に印加させ、Ｊ
−ＦＥＴｔ３１）で増巾して動作する。
しかしながら斯るコンデンサマイク用半導体装置は第９
図に実線で示す如く、電源投入時の消費電流Ｌｏの過渡
特性が悪い欠点があった。これは電源投入時に矢印で示
す如くソース−ダイオード。
図に実線で示す如く、電源投入時の消費電流Ｌｏの過渡
特性が悪い欠点があった。これは電源投入時に矢印で示
す如くソース−ダイオード。
（至）−ゲートの経路で消費電流が供給されるので、接
合ダイオードｅりの立上りの悪さのため消費電流を急速
に安定化できないのである。
合ダイオードｅりの立上りの悪さのため消費電流を急速
に安定化できないのである。
斯る欠点を改善するために第１０図に示すＪ−ＦＥＴＣ
Ｉυのゲートソース間に高抵抗体（至）を接続したコン
デンサマイク用半導体装置が提案されている。高抵抗体
（至）としては約ＩＧΩの抵抗を用いると、第９図に点
線で示す様に消費電流Ｉｎの過渡特性は大巾に改善でき
る。
Ｉυのゲートソース間に高抵抗体（至）を接続したコン
デンサマイク用半導体装置が提案されている。高抵抗体
（至）としては約ＩＧΩの抵抗を用いると、第９図に点
線で示す様に消費電流Ｉｎの過渡特性は大巾に改善でき
る。
（ハ） 発明が解決しようとする問題点しかしながら高
抵抗体（至）を用いたコンデンサマイク用半導体装置で
は消費電流工。の過渡特性が改善される反面Ｊ−ＦＥＴ
Ｃ３υのゲート・ソース間の静電破壊耐量が約１５０ｖ
程度に低下し、高抵抗体（至）が破壊され易（なる欠点
があった。
抵抗体（至）を用いたコンデンサマイク用半導体装置で
は消費電流工。の過渡特性が改善される反面Ｊ−ＦＥＴ
Ｃ３υのゲート・ソース間の静電破壊耐量が約１５０ｖ
程度に低下し、高抵抗体（至）が破壊され易（なる欠点
があった。
に）問題点を解決するための手段
本発明は断点に鑑みてなされ、Ｊ−ＦＥＴ（１）のゲー
トソース間に高抵抗体（２）および接合ダイオード（３
）を並列接続し且つ同一チップ内に形成することにより
て従来の欠点を除去したコンデンサマイク用半導体装置
を提供するものである。
トソース間に高抵抗体（２）および接合ダイオード（３
）を並列接続し且つ同一チップ内に形成することにより
て従来の欠点を除去したコンデンサマイク用半導体装置
を提供するものである。
（ホ）作用
本発明では高抵抗体（２）により消費電流Ｉｎの過渡特
性の改善を図り、一方接合ダイオード（３）により静電
破壊耐量の増大を図っており、更に高抵抗体（２）と接
合ダイオード（３）を同一チップに形成して部品点数の
増大を防止している。
性の改善を図り、一方接合ダイオード（３）により静電
破壊耐量の増大を図っており、更に高抵抗体（２）と接
合ダイオード（３）を同一チップに形成して部品点数の
増大を防止している。
（へ）実施例
第１図に本発明に依るコンデンサマイク用半導体装置の
等価回路図を示す。即ちＪ −Ｆ Ｅ Ｔ（１）とソー
ス・ゲート間に並列接続された高抵抗体（２）および接
合ダイオード（３）より構成されている。
等価回路図を示す。即ちＪ −Ｆ Ｅ Ｔ（１）とソー
ス・ゲート間に並列接続された高抵抗体（２）および接
合ダイオード（３）より構成されている。
第２図は本発明のコンデンサマイク用半導体装置を配置
した上面図であり、第３図、第４図および第５図は夫々
第２図のＡＡ線、ＢＢ線及びＣＣ線の断面図である。第
２図から明らかな様にＰ型半導体基板（４）上に設けた
Ｎ型エピタキシャル層（５）をＰ＋型の分離領域（６）
で島状に分離して形成した第１の島領域（７）、第２の
島領域（８）および第３の島領域（９）を設け、第１の
島領域（７）にはＪ−ＦＥＴ（１）を形成し、第２の島
、領域（８）には接合ダイオード（３）を形成し、第３
の島領域（９）上には高抵抗体（２）を形成している。
した上面図であり、第３図、第４図および第５図は夫々
第２図のＡＡ線、ＢＢ線及びＣＣ線の断面図である。第
２図から明らかな様にＰ型半導体基板（４）上に設けた
Ｎ型エピタキシャル層（５）をＰ＋型の分離領域（６）
で島状に分離して形成した第１の島領域（７）、第２の
島領域（８）および第３の島領域（９）を設け、第１の
島領域（７）にはＪ−ＦＥＴ（１）を形成し、第２の島
、領域（８）には接合ダイオード（３）を形成し、第３
の島領域（９）上には高抵抗体（２）を形成している。
Ｊ−ＦＥＴ（１）Ｋは第１の島領域（７）に２本のＰ型
のゲット領域αＩＱＩ）を端部を分離領域（６）を重畳
して拡散し、真中をドレイン領域αυとし、両端をソー
ス領域（１２として用いる。ソース電極０はソース領域
（１３にオーミック接触し、第１層の酸化膜α４上に形
成され、ドレイン電極α９はドレイン領域αυにオーミ
ック接触し且つ第２層のシリコン窒化膜ａｅ上に形成さ
れているう 接合ダイオード（３）は第２の島領域（８）にＰ型拡散
領域鰭およびＮｌｌコンタクト領域（１砂を拡散し、夫
々の領域αη（ＩＳにオーミック接触した電極を第１層
の酸化膜Ｉ上を延在させて形成している。なお０はＮ型
の埋め込み層である。
のゲット領域αＩＱＩ）を端部を分離領域（６）を重畳
して拡散し、真中をドレイン領域αυとし、両端をソー
ス領域（１２として用いる。ソース電極０はソース領域
（１３にオーミック接触し、第１層の酸化膜α４上に形
成され、ドレイン電極α９はドレイン領域αυにオーミ
ック接触し且つ第２層のシリコン窒化膜ａｅ上に形成さ
れているう 接合ダイオード（３）は第２の島領域（８）にＰ型拡散
領域鰭およびＮｌｌコンタクト領域（１砂を拡散し、夫
々の領域αη（ＩＳにオーミック接触した電極を第１層
の酸化膜Ｉ上を延在させて形成している。なお０はＮ型
の埋め込み層である。
高抵抗体（２）は第３の島領域（９）上の第１層の酸化
膜ａ４上にノンドープのポリシリコン層（イ）を付着し
た後ボロンをイオン注入して形成し、イオン注入量を制
御して約ＩＧΩの抵抗値を実現している。
膜ａ４上にノンドープのポリシリコン層（イ）を付着し
た後ボロンをイオン注入して形成し、イオン注入量を制
御して約ＩＧΩの抵抗値を実現している。
即ち第１の酸化膜Ｉ上全面にポリシリコン１１翰をＣＶ
Ｄ法で厚み５０００ ”＾に付着した後、ボ四ンイオン
をドーズ量的１０” ｃｍ−”で加速電圧５０ＫｅＶで
注入を行う。然る後ポリシリコン層艶を所望のパターン
にエツチングして巾１０μｍで長さ５００μｍの約ＩＧ
Ωの高抵抗体（２）を形成する。
Ｄ法で厚み５０００ ”＾に付着した後、ボ四ンイオン
をドーズ量的１０” ｃｍ−”で加速電圧５０ＫｅＶで
注入を行う。然る後ポリシリコン層艶を所望のパターン
にエツチングして巾１０μｍで長さ５００μｍの約ＩＧ
Ωの高抵抗体（２）を形成する。
この高抵抗体（２）はイオン注入量で抵抗値を制御でき
るので、高抵抗値を再現性良く実現できる。また高シー
ト抵抗を得ることにより高抵抗体（２）を極めて小型化
でき、同一チップ内へ組み込み可能とした。
るので、高抵抗値を再現性良く実現できる。また高シー
ト抵抗を得ることにより高抵抗体（２）を極めて小型化
でき、同一チップ内へ組み込み可能とした。
ソース電極０と高抵抗体（２）の一端及び接合ダイオー
ド（３）のＰ型拡散領域αηはアルミニウム蒸着電極Ｃ
ＩＤで接続され、且つ第２層のシリコン窒化ｇａｓ上に
ソース取出電極＠を形成している。また接合ダイオード
（３）のＮ 型コンタクト領域αυと高抵抗体（２）の
他端をアルミ”ラム蒸着電極（至）で接続されている。
ド（３）のＰ型拡散領域αηはアルミニウム蒸着電極Ｃ
ＩＤで接続され、且つ第２層のシリコン窒化ｇａｓ上に
ソース取出電極＠を形成している。また接合ダイオード
（３）のＮ 型コンタクト領域αυと高抵抗体（２）の
他端をアルミ”ラム蒸着電極（至）で接続されている。
本発明に依るコンデンサマイク用半導体装置は斯上の如
く、第１乃至第３の島領域（７）（８１（９１にＪ−Ｆ
ＥＴ（１）、接合ダイオード（３）及び高抵抗体（２）
を形成しているので、接合ダイオード（３）と高抵抗体
（２）を並列に設けても部品点数は増加することなく同
一チップ内に集積化できる。
く、第１乃至第３の島領域（７）（８１（９１にＪ−Ｆ
ＥＴ（１）、接合ダイオード（３）及び高抵抗体（２）
を形成しているので、接合ダイオード（３）と高抵抗体
（２）を並列に設けても部品点数は増加することなく同
一チップ内に集積化できる。
本発明に依るコンデンサマイク用半導体装置は第６図に
示す如く、高抵抗体（３）および接合グイオ−ド（２）
（７） 両端にコンデンサマイク（ハ）を接続し、Ｊ−
ＦＥＴ（１）のドレイン電極には抵抗（ハ）コンデンサ
翰スイッチ額および電池■を接続して用いる。斯る回路
構成に於いては電源投入時には矢印で示す如く、ソース
−高抵抗体（３）−ゲートの経路で消費電流１．が流れ
るので、第７図に示す如く消費電流を５秒以内に安定化
できる。一方静電破壊耐量は接合ダイオード（２）が働
くので約１２０（ｌと強（なる。
示す如く、高抵抗体（３）および接合グイオ−ド（２）
（７） 両端にコンデンサマイク（ハ）を接続し、Ｊ−
ＦＥＴ（１）のドレイン電極には抵抗（ハ）コンデンサ
翰スイッチ額および電池■を接続して用いる。斯る回路
構成に於いては電源投入時には矢印で示す如く、ソース
−高抵抗体（３）−ゲートの経路で消費電流１．が流れ
るので、第７図に示す如く消費電流を５秒以内に安定化
できる。一方静電破壊耐量は接合ダイオード（２）が働
くので約１２０（ｌと強（なる。
（ト） 発明の効果
本発明に依れば高抵抗体（３）と接合ダイオード（２）
の並列接続により消費電流工。の過渡特性の改善と静電
破壊耐量の向上の両者を実現できる最適なコンデンサマ
イク用半導体装置の構造を得られる。
の並列接続により消費電流工。の過渡特性の改善と静電
破壊耐量の向上の両者を実現できる最適なコンデンサマ
イク用半導体装置の構造を得られる。
また高抵抗体（３）をポリシリコン層■で形成するので
、抵抗値をイ素ン注大量で制御でき高抵抗値を再現性良
く得られる。更にポリシリコン層（２）のシート抵抗を
大きく設定できるので極めて小型で高抵抗体（３）を実
現でき、同一チップ内に組み込みできる様になった。
、抵抗値をイ素ン注大量で制御でき高抵抗値を再現性良
く得られる。更にポリシリコン層（２）のシート抵抗を
大きく設定できるので極めて小型で高抵抗体（３）を実
現でき、同一チップ内に組み込みできる様になった。
更に部品数の増加にも拘らず同一チップ内に集積化でき
るので、従来のコンデンサマイク用半導体装置と略同−
サイズで実現でき、使用者にとても有益なものを供給で
きる。
るので、従来のコンデンサマイク用半導体装置と略同−
サイズで実現でき、使用者にとても有益なものを供給で
きる。
第１図は本発明に依るコンデンサマイク罪半導体装置の
等価回路図、第２図は本発明のコンデンサマイク用半導
体装置を組み込んだチップを説明 −する上面図、第
３図乃至第５図は第２図のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ
線断面図、第６図は本発明の半導体装置を用いたコンデ
ンサマイクを説明する回路図、第７図は本発明を用いた
コンデンサマイクの消費電流の過渡特性を説明する特性
図、第８図は従来のコンデンサマイクを説明する回路図
、第９図は従来のコンデンサマイクの消費電流の過渡特
性を説明する特性図、第１θ図は従来の改良されたコン
デンサマイクを説明する回路図である。 主な図番の説明 （１）はＪ−ＦＥＴ、 （２）は接合ダイオード、（
３）は高抵抗体、 （７）は第１の島領域、 （８）は
第２の島領域、 （９）は第３の島領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図 ６ ］ソ 第６図 第７図 ミ ０１０２０３０４０５０６０７０ Ｈｓｅｃ）第９図 で 丞
等価回路図、第２図は本発明のコンデンサマイク用半導
体装置を組み込んだチップを説明 −する上面図、第
３図乃至第５図は第２図のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ
線断面図、第６図は本発明の半導体装置を用いたコンデ
ンサマイクを説明する回路図、第７図は本発明を用いた
コンデンサマイクの消費電流の過渡特性を説明する特性
図、第８図は従来のコンデンサマイクを説明する回路図
、第９図は従来のコンデンサマイクの消費電流の過渡特
性を説明する特性図、第１θ図は従来の改良されたコン
デンサマイクを説明する回路図である。 主な図番の説明 （１）はＪ−ＦＥＴ、 （２）は接合ダイオード、（
３）は高抵抗体、 （７）は第１の島領域、 （８）は
第２の島領域、 （９）は第３の島領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１図 ６ ］ソ 第６図 第７図 ミ ０１０２０３０４０５０６０７０ Ｈｓｅｃ）第９図 で 丞
Claims (1)
- （１）接合型電界効果半導体素子と該接合型電界効果半
導体素子のゲート・ソース間に並列に接続した接合型ダ
イオード及び高抵抗素子とを具備し、前記半導体素子接
合型ダイオード及び高抵抗素子を同一チップ内に形成す
るとともに前記高抵抗素子をポリシリコン層で形成する
ことを特徴とするコンデンサマイク用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111485A JPS61160963A (ja) | 1985-01-08 | 1985-01-08 | コンデンサマイク用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111485A JPS61160963A (ja) | 1985-01-08 | 1985-01-08 | コンデンサマイク用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160963A true JPS61160963A (ja) | 1986-07-21 |
Family
ID=11492431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP111485A Pending JPS61160963A (ja) | 1985-01-08 | 1985-01-08 | コンデンサマイク用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1035575A2 (en) * | 1999-03-09 | 2000-09-13 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2006202987A (ja) * | 2005-01-20 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2021095433A1 (ja) * | 2019-11-12 | 2021-05-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085328A (ja) * | 1973-11-27 | 1975-07-09 |
-
1985
- 1985-01-08 JP JP111485A patent/JPS61160963A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085328A (ja) * | 1973-11-27 | 1975-07-09 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1035575A2 (en) * | 1999-03-09 | 2000-09-13 | Sanyo Electric Co., Ltd. | Semiconductor device |
| EP1035575A3 (en) * | 1999-03-09 | 2001-10-17 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US6555857B1 (en) | 1999-03-09 | 2003-04-29 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US6960797B2 (en) | 1999-03-09 | 2005-11-01 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2006202987A (ja) * | 2005-01-20 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2021095433A1 (ja) * | 2019-11-12 | 2021-05-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および電子機器 |
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