JPH0525232Y2 - - Google Patents
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- JPH0525232Y2 JPH0525232Y2 JP2316587U JP2316587U JPH0525232Y2 JP H0525232 Y2 JPH0525232 Y2 JP H0525232Y2 JP 2316587 U JP2316587 U JP 2316587U JP 2316587 U JP2316587 U JP 2316587U JP H0525232 Y2 JPH0525232 Y2 JP H0525232Y2
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- element isolation
- isolation region
- region
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Links
- 238000002955 isolation Methods 0.000 claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000010410 layer Substances 0.000 description 26
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
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- 238000004519 manufacturing process Methods 0.000 description 2
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Landscapes
- Bipolar Transistors (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は半導体装置に関し、特にバイポーラ型
半導体装置における寄生MOS動作の防止構造に
関する。
半導体装置における寄生MOS動作の防止構造に
関する。
従来、バイポーラ型半導体装置のなかには外部
端子に接続する配線のうち、外部端子とベース拡
散領域とを接続する配線がPN接合からなる素子
分離領域上を横切る構造のものが多数存在する。
端子に接続する配線のうち、外部端子とベース拡
散領域とを接続する配線がPN接合からなる素子
分離領域上を横切る構造のものが多数存在する。
第２図ａおよびｂは代表的なバイポーラ型半導
体装置の部分平面図および断面図を示すもので、
既に公知の通りＰ型シリコン基板１と、N+埋込
層２と、N-型エピタキシヤル層からなるコレク
タ領域３と、Ｐ型ベース領域４と、P+拡散層の
素子分離領域５と、フイールド絶縁膜６と、コン
タクト孔７を介しP+拡散層の素子分離領域５の
上を横切つて引出されるベース引出配線８とを含
んで成る。
体装置の部分平面図および断面図を示すもので、
既に公知の通りＰ型シリコン基板１と、N+埋込
層２と、N-型エピタキシヤル層からなるコレク
タ領域３と、Ｐ型ベース領域４と、P+拡散層の
素子分離領域５と、フイールド絶縁膜６と、コン
タクト孔７を介しP+拡散層の素子分離領域５の
上を横切つて引出されるベース引出配線８とを含
んで成る。
勿論、この他エミツタ領域およびその他の引出
配線が必要であるが、本考案とは直接関係しない
のでこれらは全て図面から省略されている。とこ
ろで、素子分離領域がこのようにPN接合で形成
される場合には、この領域は回路動作時において
常に最低電位に設定されねばならないので、第１
図ａに示す通りP+拡散層の素子分離領域５は通
常地気（GND）端子に接続される。従つて、こ
のように素子分離領域がPN接合方式から成り更
にこの素子分離領域上を外部端子に接続する配線
が横切る構造であると、これら外部端子に静電気
が印加された場合、特に地気（GND）端子が正，
ベース領域４が負となるような静電気が外部から
印加された場合には、P+拡散層の素子分離領域
５をソース，ベース領域４をドレイン、この間の
フイールド絶縁膜６をゲート絶縁膜、ベース引出
配線８をゲート電極とする寄生Ｐチヤンネル
MOSトランジスタが動作するようになる。この
場合、静電気発生源の一つは人体である。この静
電気は衣服の摩擦、靴底と床との摩擦等によつて
発生した電荷が人体の足と床（大地）間の静電容
量に蓄積される。人体がこの種の半導体装置の外
部端子に接触すると、この充電電荷は人体の皮膚
抵抗を通して、半導体装置の外部端子に印加され
る。この印加電圧の値は数キロボルトにも達し非
常に高いのでこの高い電圧が、上述した如く地気
端子が正，ベース領域４が負となるように印加さ
れると寄生ＰチヤンネルMOSトランジスタのチ
ヤネル領域は瞬時に破壊される。
配線が必要であるが、本考案とは直接関係しない
のでこれらは全て図面から省略されている。とこ
ろで、素子分離領域がこのようにPN接合で形成
される場合には、この領域は回路動作時において
常に最低電位に設定されねばならないので、第１
図ａに示す通りP+拡散層の素子分離領域５は通
常地気（GND）端子に接続される。従つて、こ
のように素子分離領域がPN接合方式から成り更
にこの素子分離領域上を外部端子に接続する配線
が横切る構造であると、これら外部端子に静電気
が印加された場合、特に地気（GND）端子が正，
ベース領域４が負となるような静電気が外部から
印加された場合には、P+拡散層の素子分離領域
５をソース，ベース領域４をドレイン、この間の
フイールド絶縁膜６をゲート絶縁膜、ベース引出
配線８をゲート電極とする寄生Ｐチヤンネル
MOSトランジスタが動作するようになる。この
場合、静電気発生源の一つは人体である。この静
電気は衣服の摩擦、靴底と床との摩擦等によつて
発生した電荷が人体の足と床（大地）間の静電容
量に蓄積される。人体がこの種の半導体装置の外
部端子に接触すると、この充電電荷は人体の皮膚
抵抗を通して、半導体装置の外部端子に印加され
る。この印加電圧の値は数キロボルトにも達し非
常に高いのでこの高い電圧が、上述した如く地気
端子が正，ベース領域４が負となるように印加さ
れると寄生ＰチヤンネルMOSトランジスタのチ
ヤネル領域は瞬時に破壊される。
従来、この寄生ＰチヤンネルMOSトランジス
タによる半導体装置の破壊を防止する手段には寄
生ＰチヤンネルMOSトランジスタのチヤネル領
域内にチヤンネル・ストツパーＳが形成される。
このチヤンネル・ストツパーＳは高濃度のＮ形不
純物拡散領域から成り、チヤネルを分離し、寄生
MOSトランジスタの電流経路を遮断するよう作
用する。
タによる半導体装置の破壊を防止する手段には寄
生ＰチヤンネルMOSトランジスタのチヤネル領
域内にチヤンネル・ストツパーＳが形成される。
このチヤンネル・ストツパーＳは高濃度のＮ形不
純物拡散領域から成り、チヤネルを分離し、寄生
MOSトランジスタの電流経路を遮断するよう作
用する。
しかしながら、最近の如く半導体装置の集積化
が、高度に進むに伴い、寄生MOSトランジスタ
もまた随所に形成されるようになるので、このよ
うなチヤネル・ストツパーの挿入手段では半導体
素子のサイズを徒らに大形化し生産歩留りを低下
せしめる。
が、高度に進むに伴い、寄生MOSトランジスタ
もまた随所に形成されるようになるので、このよ
うなチヤネル・ストツパーの挿入手段では半導体
素子のサイズを徒らに大形化し生産歩留りを低下
せしめる。
本考案の目的は、上記の情況に鑑み、半導体素
子のサイズを大型化することなき寄生MOSトラ
ンジスタの破壊防止手段を備えた半導体装置を提
供することである。
子のサイズを大型化することなき寄生MOSトラ
ンジスタの破壊防止手段を備えた半導体装置を提
供することである。
本考案によれば高濃度のＰ型拡散層を素子分離
領域とし、ベース領域と外部端子とを接続するベ
ース引出配線が前記Ｐ型拡散層の素子分離領域上
を横切る布線構造を備えるNPNバイポーラ・ト
ランジスタを含む半導体装置は、前記Ｐ型拡散層
の素子分離領域とベース領域との間のフイールド
絶縁膜上に素子分離領域とコンタクト孔を介し電
気接続されるフイールド・プレート電極が延在し
て設けられること含んで構成される。
領域とし、ベース領域と外部端子とを接続するベ
ース引出配線が前記Ｐ型拡散層の素子分離領域上
を横切る布線構造を備えるNPNバイポーラ・ト
ランジスタを含む半導体装置は、前記Ｐ型拡散層
の素子分離領域とベース領域との間のフイールド
絶縁膜上に素子分離領域とコンタクト孔を介し電
気接続されるフイールド・プレート電極が延在し
て設けられること含んで構成される。
以下図面を参照して本考案を詳細に説明する。
第１図ａおよびｂはそれぞれ本考案の一実施例
を示す部分平面図および断面図である。本実施例
によれば、半導体装置は、Ｐ型シリコン基板１
と、N+埋込層２と、N-型エピタキシヤル層から
なるコレクタ領域３と、Ｐ型ベース領域４と、
P+拡散層の素子分離領域５と、フイールド絶縁
膜６と、コンタクト孔７を介し引出される第１層
配線のベース引出配線９と、スルー・ホール１０
を介しベース引出し配線９をP+拡散層の素子分
離領域５上を横切つて外部端子に接続する第２層
配線のベース引出配線１１と、コンタクト孔１２
を介しP+拡散層の素子分離領域５と接続され寄
生MOSトランジスタのチヤネル領域上に延在す
る第１層配線からなるフイールド・プレート電極
１３と、層間絶縁膜１４とを含む。ここで、P+
拡散層からなる素子分離領域５は従来と同じく地
気電位に在る。
を示す部分平面図および断面図である。本実施例
によれば、半導体装置は、Ｐ型シリコン基板１
と、N+埋込層２と、N-型エピタキシヤル層から
なるコレクタ領域３と、Ｐ型ベース領域４と、
P+拡散層の素子分離領域５と、フイールド絶縁
膜６と、コンタクト孔７を介し引出される第１層
配線のベース引出配線９と、スルー・ホール１０
を介しベース引出し配線９をP+拡散層の素子分
離領域５上を横切つて外部端子に接続する第２層
配線のベース引出配線１１と、コンタクト孔１２
を介しP+拡散層の素子分離領域５と接続され寄
生MOSトランジスタのチヤネル領域上に延在す
る第１層配線からなるフイールド・プレート電極
１３と、層間絶縁膜１４とを含む。ここで、P+
拡散層からなる素子分離領域５は従来と同じく地
気電位に在る。
本実施例によれば、外部端子から従来と同じく
地気（GND）端子が正，ベース領域４が負にな
るような大きな電圧が入力されたとしてもフイー
ルド・プレート１３の存在によりP+拡散層の素
子分離領域５とＰ型ベース領域４との間にはチヤ
ネルが形成されない。すなわち寄生MOSトラン
ジスタの動作は抑止されるので従来の如く半導体
装置が破壊されることはない。
地気（GND）端子が正，ベース領域４が負にな
るような大きな電圧が入力されたとしてもフイー
ルド・プレート１３の存在によりP+拡散層の素
子分離領域５とＰ型ベース領域４との間にはチヤ
ネルが形成されない。すなわち寄生MOSトラン
ジスタの動作は抑止されるので従来の如く半導体
装置が破壊されることはない。
以上詳細に説明したように、本考案によれば寄
生MOSトランジスタのチャネル領域上にP+拡散
層の素子分離領域と電気的に接続された配線電極
が設けることにより、外部からこの素子分離領域
に正電位が与えられたとき直ちにフイールド・プ
レートとして働かせ得るので寄生MOSトランジ
スタのチヤネル発生は有効に抑止されこれに基づ
く半導体装置の破壊を防止することができる。す
なわち、従来のチヤネル・ストツパーを不要とし
半導体素子サイズを著しく小形化し得るので生産
歩留りを大幅に向上せしめることが可能である。
生MOSトランジスタのチャネル領域上にP+拡散
層の素子分離領域と電気的に接続された配線電極
が設けることにより、外部からこの素子分離領域
に正電位が与えられたとき直ちにフイールド・プ
レートとして働かせ得るので寄生MOSトランジ
スタのチヤネル発生は有効に抑止されこれに基づ
く半導体装置の破壊を防止することができる。す
なわち、従来のチヤネル・ストツパーを不要とし
半導体素子サイズを著しく小形化し得るので生産
歩留りを大幅に向上せしめることが可能である。
第１図ａおよびｂはそれぞれ本考案の一実施例
を示す部分平面図および断面図、第２図ａおよび
ｂは従来の代表的なバイポーラ型半導体装置の部
分平面図および断面図である。 １……Ｐ型シリコン基板、２……N+埋込層、
３……N-エピタキシヤル層からなるコレクタ領
域、４……Ｐ型ベース領域、５……P+拡散層か
らなる素子分離領域、６……フイールド絶縁膜、
７，１２……コンタクト孔、９……第１層配線の
ベース引出配線、１０……スルー・ホール、１１
……第２層配線のベース引出配線、１３……フイ
ールド・プレート電極、１４……層間絶縁膜。
を示す部分平面図および断面図、第２図ａおよび
ｂは従来の代表的なバイポーラ型半導体装置の部
分平面図および断面図である。 １……Ｐ型シリコン基板、２……N+埋込層、
３……N-エピタキシヤル層からなるコレクタ領
域、４……Ｐ型ベース領域、５……P+拡散層か
らなる素子分離領域、６……フイールド絶縁膜、
７，１２……コンタクト孔、９……第１層配線の
ベース引出配線、１０……スルー・ホール、１１
……第２層配線のベース引出配線、１３……フイ
ールド・プレート電極、１４……層間絶縁膜。
Claims (1)
- 高濃度のＰ型拡散層を素子分離領域とし、ベー
ス領域と外部端子とを接続するベース引出配線が
前記Ｐ型拡散層の素子分離領域上を横切る布線構
造を備えるNPNバイポーラ・トランジスタを含
む半導体装置において、前記Ｐ型拡散層の素子分
離領域とベース領域との間のフイールド絶縁膜上
に素子分離領域とコンタクト孔を介し電気接続さ
れるフイールド・プレート電極が延在して設けら
れることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316587U JPH0525232Y2 (ja) | 1987-02-18 | 1987-02-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316587U JPH0525232Y2 (ja) | 1987-02-18 | 1987-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131152U JPS63131152U (ja) | 1988-08-26 |
| JPH0525232Y2 true JPH0525232Y2 (ja) | 1993-06-25 |
Family
ID=30821214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316587U Expired - Lifetime JPH0525232Y2 (ja) | 1987-02-18 | 1987-02-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0525232Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605860B2 (ja) * | 1989-03-22 | 1997-04-30 | 富士電機株式会社 | 高耐圧素子を含む半導体装置 |
-
1987
- 1987-02-18 JP JP2316587U patent/JPH0525232Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131152U (ja) | 1988-08-26 |
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