JPS6323335A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6323335A JPS6323335A JP61225049A JP22504986A JPS6323335A JP S6323335 A JPS6323335 A JP S6323335A JP 61225049 A JP61225049 A JP 61225049A JP 22504986 A JP22504986 A JP 22504986A JP S6323335 A JPS6323335 A JP S6323335A
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- 239000000758 substrate Substances 0.000 title claims description 49
- 238000002955 isolation Methods 0.000 title description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 68
- 235000012239 silicon dioxide Nutrition 0.000 claims description 34
- 239000000377 silicon dioxide Substances 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 2
- 239000002019 doping agent Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関するものであって、更に詳細には
、バイポーラ集積回路におけるトランジスタを取り囲む
分離領域に関するものである。本発明は又集積回路の基
板を接地する為のコンタクトに関するものである。
、バイポーラ集積回路におけるトランジスタを取り囲む
分離領域に関するものである。本発明は又集積回路の基
板を接地する為のコンタクトに関するものである。
集積回路内に複数個のバイポーラトランジスタを設は且
つ１つのトランジスタの動作が別のトランジスタの動作
と干渉することがない様にこれらのトランジスタを電気
的に分離することは従来公知である。１つの従来技術の
構成において、縦型ＮＰＮトランジスタを一方の導電型
のエピタキシャル層内に形成し、該エピタキシャル層を
反対の導電型の基板上に形成する。該ＮＰＮ トランジ
スタはＰ十領域によって横方向に取り囲まれており、該
Ｐ十領域はエピタキシャル層の表面から、下側に存在し
ており基板とエピタキシャル層との間に形成されている
横方向に延在するＰＮ分離接合へ延在している。このＰ
十領域は該ＮＰＮトランジスタをエピタキシャル層内に
形成したその他のデバイスから分離している。この様な
トランジスタは、Ｄｏｕｇｌａｓ Ｐｅ１ｔｚｅｒに発
行された米国特許第３，６４８、１２５号の第１図及び
第２図に従来技術として示されている。しかしながら、
Ｐｅ１ｔｚｅｒの第１図及び第２図のＰ十分踵領域は該
トランジスタのコレクタ領域とコンタクトしそれと共に
容量性ＰＮ接合を形成している。この接合容量はトラン
ジスタの速度を劣化させる。
つ１つのトランジスタの動作が別のトランジスタの動作
と干渉することがない様にこれらのトランジスタを電気
的に分離することは従来公知である。１つの従来技術の
構成において、縦型ＮＰＮトランジスタを一方の導電型
のエピタキシャル層内に形成し、該エピタキシャル層を
反対の導電型の基板上に形成する。該ＮＰＮ トランジ
スタはＰ十領域によって横方向に取り囲まれており、該
Ｐ十領域はエピタキシャル層の表面から、下側に存在し
ており基板とエピタキシャル層との間に形成されている
横方向に延在するＰＮ分離接合へ延在している。このＰ
十領域は該ＮＰＮトランジスタをエピタキシャル層内に
形成したその他のデバイスから分離している。この様な
トランジスタは、Ｄｏｕｇｌａｓ Ｐｅ１ｔｚｅｒに発
行された米国特許第３，６４８、１２５号の第１図及び
第２図に従来技術として示されている。しかしながら、
Ｐｅ１ｔｚｅｒの第１図及び第２図のＰ十分踵領域は該
トランジスタのコレクタ領域とコンタクトしそれと共に
容量性ＰＮ接合を形成している。この接合容量はトラン
ジスタの速度を劣化させる。
更に、エピタキシャル層の表面から下側に存在する横方
向に延在するＰＮ分離接合へ延在する二酸化シリコン分
離領域でトランジスタを横方向に取り囲むことによって
トランジスタを分離することも従来公知である。この様
な分離構造は前掲したＰｅ１ｔｚｓｒ特許（例えばその
第４図）に開示されている。更に、隣接するトランジス
タを分離する為に、 Ｐｅ１ｔｚｅｒによって示される
二酸化シリコン分離領域の下側にドープしたチャンネル
ストップ領域を設けることも公知である。しかしながら
、この構成は上部側からトランジスタに隣接する下側に
存在する基板へ良好な電気的コンタクトを可能とするも
のではない。その為、トランジスタコレクタからの基板
注入電流を防止する為に、トランジスタ埋込層が二酸化
シリコン分離領域の内側端部下側に延在することが通常
必要である。このことは、トランジスタが飽和状態に駆
動され且つ基板電圧における増加に影響される適用場合
において特に言える。（Ｐｅｌｔｚｅｒの第５図及び第
６図は二酸化シリコン分離領域の全内側端部下側に延在
することのない埋込層を示しているが、この様な構成に
おいては、通常、基板電流注入を制御する為のその他の
手段を使用すること、該トランジスタに隣接する付加し
た基板コンタクト構成を設けること、基板電圧に影響を
受けない適用においてトランジスタを使用すること、又
はトランジスタ間に比較的大きな空間を与えることが必
要である。）埋込層は、通常、二酸化シリコン分離領域
の下側に延在し且つそれとコンタクトせねばならないが
前述したチャンネルストップ領域とコンタクトすること
を回避する為に十分に遠くに雛れていなければならない
ので、この分離構成は比較的大きな表面積を消費する。
向に延在するＰＮ分離接合へ延在する二酸化シリコン分
離領域でトランジスタを横方向に取り囲むことによって
トランジスタを分離することも従来公知である。この様
な分離構造は前掲したＰｅ１ｔｚｓｒ特許（例えばその
第４図）に開示されている。更に、隣接するトランジス
タを分離する為に、 Ｐｅ１ｔｚｅｒによって示される
二酸化シリコン分離領域の下側にドープしたチャンネル
ストップ領域を設けることも公知である。しかしながら
、この構成は上部側からトランジスタに隣接する下側に
存在する基板へ良好な電気的コンタクトを可能とするも
のではない。その為、トランジスタコレクタからの基板
注入電流を防止する為に、トランジスタ埋込層が二酸化
シリコン分離領域の内側端部下側に延在することが通常
必要である。このことは、トランジスタが飽和状態に駆
動され且つ基板電圧における増加に影響される適用場合
において特に言える。（Ｐｅｌｔｚｅｒの第５図及び第
６図は二酸化シリコン分離領域の全内側端部下側に延在
することのない埋込層を示しているが、この様な構成に
おいては、通常、基板電流注入を制御する為のその他の
手段を使用すること、該トランジスタに隣接する付加し
た基板コンタクト構成を設けること、基板電圧に影響を
受けない適用においてトランジスタを使用すること、又
はトランジスタ間に比較的大きな空間を与えることが必
要である。）埋込層は、通常、二酸化シリコン分離領域
の下側に延在し且つそれとコンタクトせねばならないが
前述したチャンネルストップ領域とコンタクトすること
を回避する為に十分に遠くに雛れていなければならない
ので、この分離構成は比較的大きな表面積を消費する。
Ｊｏｙ ｅｔ； ａｌ、に発行された米国特許第４，４
５４，６４６号及び第４，４５４，６４７号は、二酸化
シリコン分離領域がトランジスタを横方向に取り囲む分
離構成を示している。その二酸化シリコン分離領域はエ
ピタキシャル層の表面から基板へ延在している。二酸化
シリコン分離領域は部分的に開口を有しており、該開口
はＰ十型のポリシリコンで充填されている。これらのＰ
十領域はトランジスタに隣接する基板を接地させる為に
使用される。しかしながら、この構成を形成するのに使
用される方法は極めて複雑である。
５４，６４６号及び第４，４５４，６４７号は、二酸化
シリコン分離領域がトランジスタを横方向に取り囲む分
離構成を示している。その二酸化シリコン分離領域はエ
ピタキシャル層の表面から基板へ延在している。二酸化
シリコン分離領域は部分的に開口を有しており、該開口
はＰ十型のポリシリコンで充填されている。これらのＰ
十領域はトランジスタに隣接する基板を接地させる為に
使用される。しかしながら、この構成を形成するのに使
用される方法は極めて複雑である。
本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消した半導体装置及びその製
造方法を堤供することを目的とする３本発明に基づいて
構成されるトランジスタは、半導体物質の表面から横方
向に延在するＰＮ分雛接合へ延在する二酸化シリコン分
離領域によって横方向に取り囲まれている。チャンネル
ストップ領域も同様に該半導体物質の表面から該横方向
に延在するＰＮ接合へ延在しており且つ該二酸化シリコ
ン分離領域を横方向に取り囲む。該チャンネルストップ
領域は、該横方向に延在するＰＮ接合の下側にある半導
体物質への電気的コンタクトを与える。
た如き従来技術の欠点を解消した半導体装置及びその製
造方法を堤供することを目的とする３本発明に基づいて
構成されるトランジスタは、半導体物質の表面から横方
向に延在するＰＮ分雛接合へ延在する二酸化シリコン分
離領域によって横方向に取り囲まれている。チャンネル
ストップ領域も同様に該半導体物質の表面から該横方向
に延在するＰＮ接合へ延在しており且つ該二酸化シリコ
ン分離領域を横方向に取り囲む。該チャンネルストップ
領域は、該横方向に延在するＰＮ接合の下側にある半導
体物質への電気的コンタクトを与える。
１実施例においては、該横方向に延在するＰＮ分離接合
の下側にある半導体物質は、通常、基板であり、且つこ
のＰＮ接合の上方にある半導体物質は、通常、エピタキ
シャル層である。（しかしながら、基板とエピタキシャ
ル層との間の製造中におけるドーパントの拡散の為に、
該ＰＮ分雛接合は基板とエピタキシャル層との間の界面
から変位されることがある。）埋込層は、通常、基板と
エピタキシャル層との間の界面に形成される。
の下側にある半導体物質は、通常、基板であり、且つこ
のＰＮ接合の上方にある半導体物質は、通常、エピタキ
シャル層である。（しかしながら、基板とエピタキシャ
ル層との間の製造中におけるドーパントの拡散の為に、
該ＰＮ分雛接合は基板とエピタキシャル層との間の界面
から変位されることがある。）埋込層は、通常、基板と
エピタキシャル層との間の界面に形成される。
重要なことであるが、本発明の構成は、小さな表面積を
取るが、基板への効果的な電気的コンタク１−を与える
ものである。本発明の構成は、」−揚のＪｏｙの特許に
記載されている方法よりも一層簡単な方法で製造される
。
取るが、基板への効果的な電気的コンタク１−を与える
ものである。本発明の構成は、」−揚のＪｏｙの特許に
記載されている方法よりも一層簡単な方法で製造される
。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
第１ａ図は１本発明に基づいて構成されたトランジスタ
１００及び分離構成を断面図で示しである。しかしなが
ら、注意すべきことであるが、１〜ランジスタ１００は
、通常、多数のその他のデバイスを有する集積回路内の
１個のデバイスであるということである。簡単化の為に
、該集積回路の小さな部分のみを示しである。
１００及び分離構成を断面図で示しである。しかしなが
ら、注意すべきことであるが、１〜ランジスタ１００は
、通常、多数のその他のデバイスを有する集積回路内の
１個のデバイスであるということである。簡単化の為に
、該集積回路の小さな部分のみを示しである。
第１ａ図を参照すると、トランジスタ１００は、Ｆ）型
ベース領域１００ｂ、Ｎ＋エミッタ領域１００ｃ、Ｎ型
コレクタ領域１００ｃを有している。
ベース領域１００ｂ、Ｎ＋エミッタ領域１００ｃ、Ｎ型
コレクタ領域１００ｃを有している。
（トランジスタ１００は縦型ＮＰＮトランジスタである
が、本明細書に開示する原理はＰＮＰ及びＮＰＮ トラ
ンジスタの両方に適用可能であり又横型及び縦型のトラ
ンジスタの両方に適用可能である。）コレクタ領域１０
０ｃは、Ｎ十埋込層１゜）Ｊ （トランジスタ１００の
下側に形成されている）及びＮ＋コレクタシンカー領域
１０７を介してコレクタコンタクト１０１Ｃへ接続され
ている。二酸化シリコン分離領域１０８がＮ＋コレクタ
シンカー領域１０７をベース１００ｂから分離しており
、従ってＮ＋レシンー領域１０７とＰ型ベース１００ｂ
との間にトランジスタ１００の速度を劣化させることの
ある容量性ＰＮ接合が形成されることを防止する。（そ
の他の実施例においては、二酸化シリコン分離領域１０
８は形成されず、ＰＮ接合がＮ＋レシンー領域１０７と
Ｐ型ベース領域１００ｂとの間に存在する。） 第１ａ図の構成はＰ型基板１０２及びＮ型エピタキシャ
ル層１０４を有している。横方向に取り囲むトランジス
タ１００は二酸化シリコン分離領域１１０であって、そ
れはエピタキシャル層１０４の表面から、エピタキシャ
ル層１０４と基板１ｏ２との間の横方向に延在するＰＮ
接合へ延在している。横方向に取り囲む二酸化シリコン
分離領域１１０はＰ＋チャンネルストップ領域１１２で
ある。Ｐ＋チャンネルストップ領域１１２に隣接するの
は第２二酸化シリコン分離領域１１１４であり、それは
隣接するトランジスタ１２０を横方向に取り囲む（部分
的に第１６図に示しである。）又、Ｐ＋チャンネルスト
ップ領域１１２に隣接して第３二酸化シリコン分離領域
１１５があり、それは別の隣接するトランジスタ１２２
を取り囲んでいる（これも部分的に第１ｂ図に示しであ
る。）チャンネルストップ領域１１２は、コンタクト１
０１Ｓ−１及びｌ０ＩＳ−２（第１ａ図）を介して所望
の電位へ接続されると共にＰ型基板１０２へ電気的にコ
ンタクトしている。従って、領域１１２は、チャンネル
ストップとしてのみならず、トランジスタ１００に隣接
する基板１０２への導電性コンタク１−とじても機能す
る。従って、Ｐ＋チャンネルストップ領域１１２は、基
板１０２を所望の電位へ保持する為に使用されている＝
１実施例において、領域１１２は基板１０２を接地する
為に使用されている。基板１０２はトランジスタ１００
に隣接して直接的に接地されているので、コレクタ１０
０ｃから基板１０２内へのリーク電流（寄生ＰＮＰ ト
ランジスタからの基板注入電流）は基板１０２の電圧を
著しく上昇させることはない。従って、埋込層１０６は
二酸化シリコン分離領域１１０の下側を延在する必要は
ない。従って、第１ａ図のトランジスタは比較的小さな
表面積を使用して構成することが可能である。
が、本明細書に開示する原理はＰＮＰ及びＮＰＮ トラ
ンジスタの両方に適用可能であり又横型及び縦型のトラ
ンジスタの両方に適用可能である。）コレクタ領域１０
０ｃは、Ｎ十埋込層１゜）Ｊ （トランジスタ１００の
下側に形成されている）及びＮ＋コレクタシンカー領域
１０７を介してコレクタコンタクト１０１Ｃへ接続され
ている。二酸化シリコン分離領域１０８がＮ＋コレクタ
シンカー領域１０７をベース１００ｂから分離しており
、従ってＮ＋レシンー領域１０７とＰ型ベース１００ｂ
との間にトランジスタ１００の速度を劣化させることの
ある容量性ＰＮ接合が形成されることを防止する。（そ
の他の実施例においては、二酸化シリコン分離領域１０
８は形成されず、ＰＮ接合がＮ＋レシンー領域１０７と
Ｐ型ベース領域１００ｂとの間に存在する。） 第１ａ図の構成はＰ型基板１０２及びＮ型エピタキシャ
ル層１０４を有している。横方向に取り囲むトランジス
タ１００は二酸化シリコン分離領域１１０であって、そ
れはエピタキシャル層１０４の表面から、エピタキシャ
ル層１０４と基板１ｏ２との間の横方向に延在するＰＮ
接合へ延在している。横方向に取り囲む二酸化シリコン
分離領域１１０はＰ＋チャンネルストップ領域１１２で
ある。Ｐ＋チャンネルストップ領域１１２に隣接するの
は第２二酸化シリコン分離領域１１１４であり、それは
隣接するトランジスタ１２０を横方向に取り囲む（部分
的に第１６図に示しである。）又、Ｐ＋チャンネルスト
ップ領域１１２に隣接して第３二酸化シリコン分離領域
１１５があり、それは別の隣接するトランジスタ１２２
を取り囲んでいる（これも部分的に第１ｂ図に示しであ
る。）チャンネルストップ領域１１２は、コンタクト１
０１Ｓ−１及びｌ０ＩＳ−２（第１ａ図）を介して所望
の電位へ接続されると共にＰ型基板１０２へ電気的にコ
ンタクトしている。従って、領域１１２は、チャンネル
ストップとしてのみならず、トランジスタ１００に隣接
する基板１０２への導電性コンタク１−とじても機能す
る。従って、Ｐ＋チャンネルストップ領域１１２は、基
板１０２を所望の電位へ保持する為に使用されている＝
１実施例において、領域１１２は基板１０２を接地する
為に使用されている。基板１０２はトランジスタ１００
に隣接して直接的に接地されているので、コレクタ１０
０ｃから基板１０２内へのリーク電流（寄生ＰＮＰ ト
ランジスタからの基板注入電流）は基板１０２の電圧を
著しく上昇させることはない。従って、埋込層１０６は
二酸化シリコン分離領域１１０の下側を延在する必要は
ない。従って、第１ａ図のトランジスタは比較的小さな
表面積を使用して構成することが可能である。
注意すべきことであるが、Ｐ＋チャンネルストップ領域
１１２は、向上したドーパント濃度を持った部分１１２
−１及び１１２−２を有している。
１１２は、向上したドーパント濃度を持った部分１１２
−１及び１１２−２を有している。
同様に、コレクションシンカー領域１０７及びベース１
００ｂは、夫々、向上したドーパント濃度を持った部分
１０７′及び１ｏｏｂ’ を有している。部分１１２−
１，１１２−２．１０７′及び１００ｂ’は、夫々、コ
ンタクトｌ０Ｉｓ−１゜１０１ｓ ２．１０１ｃ及び
１０１ｂへの電気的コンタクトを容易としている。
００ｂは、夫々、向上したドーパント濃度を持った部分
１０７′及び１ｏｏｂ’ を有している。部分１１２−
１，１１２−２．１０７′及び１００ｂ’は、夫々、コ
ンタクトｌ０Ｉｓ−１゜１０１ｓ ２．１０１ｃ及び
１０１ｂへの電気的コンタクトを容易としている。
第１ｂ図はトランジスタ１００を平面図で示している。
（簡単化の為に１部分１１２−１．１１２−２，１０７
′及び１００ｂ’は第１ｂ図には示していない。）第１
ｂ図から理解される如く、トランジスタ１００は二酸化
シリコン分離領域１１０によって横方向に取り囲まれて
おり、且つ該領域１１０はＰ＋チャンネルストップ領域
１１２によって横方向に取り囲まれている。チャンネル
ストップ領域１１２に隣接してトランジスタ１２０及び
１２２があり、これらは、夫々、二酸化シリコン分離領
域１１４及び１１５によって横方向に取り囲まれている
。
′及び１００ｂ’は第１ｂ図には示していない。）第１
ｂ図から理解される如く、トランジスタ１００は二酸化
シリコン分離領域１１０によって横方向に取り囲まれて
おり、且つ該領域１１０はＰ＋チャンネルストップ領域
１１２によって横方向に取り囲まれている。チャンネル
ストップ領域１１２に隣接してトランジスタ１２０及び
１２２があり、これらは、夫々、二酸化シリコン分離領
域１１４及び１１５によって横方向に取り囲まれている
。
二酸化シリコン分離領域１１０及びＰ＋チャンネルスト
ップ領域１１２を取り囲むトランジスタ１００を製造す
る方法は以下の如くである。
ップ領域１１２を取り囲むトランジスタ１００を製造す
る方法は以下の如くである。
（１）Ｐ型基板１０２をマスクし且つＮ型不純物でドー
プして埋込層１０６を形成する。
プして埋込層１０６を形成する。
（２）該マスクを除去する。基板１０２上にＮ型エピタ
キシャル層１０４を形成する。
キシャル層１０４を形成する。
（３）窒化シリコンマスク（薄い二酸化シリコン層上に
形成）でエピタキシャル層１０４を被覆する。該窒化シ
リコンマスクをパターン形成して。
形成）でエピタキシャル層１０４を被覆する。該窒化シ
リコンマスクをパターン形成して。
二酸化シリコン分離領域１０８．１１０．１１４．１１
５を形成すべき箇所を画定し、後に形成すにき活性領域
及びＰ十領域１１２を形成すべきエピタキシャル層１０
４の部分をマスクしたままとする。
５を形成すべき箇所を画定し、後に形成すにき活性領域
及びＰ十領域１１２を形成すべきエピタキシャル層１０
４の部分をマスクしたままとする。
（４）エピタキシャル層１０４の露出部分を部分的にエ
ッチして溝を形成し且つ該露出部分を酸化して二酸化シ
リコン分離領域１０８．１１０．１１４．１１５を形成
し、これらの表面は半導体物質の上部表面と実質的に同
一である。
ッチして溝を形成し且つ該露出部分を酸化して二酸化シ
リコン分離領域１０８．１１０．１１４．１１５を形成
し、これらの表面は半導体物質の上部表面と実質的に同
一である。
（５）窒化シリコンマスクを除去する。
（６）エピタキシャルｆｆ１ｌ ０４をマスクし、Ｎ型
ドーパントをイオン注入してＮ＋コレクタシンカー領域
１０７を形成する。次いで、コレクタシンカーマスクを
除去する。
ドーパントをイオン注入してＮ＋コレクタシンカー領域
１０７を形成する。次いで、コレクタシンカーマスクを
除去する。
（７）エピタキシャル層１０４をマスクし、ドーパン１
−をイオン注入してＰ十チャンネルストップ領域１１２
を形成する。エピタキシャル層１゜４の露出部分をドー
プする。マスクを除去する。
−をイオン注入してＰ十チャンネルストップ領域１１２
を形成する。エピタキシャル層１゜４の露出部分をドー
プする。マスクを除去する。
（８）薄い二酸化シリコン層を除去し、エピタキシャル
層１０４上に新たに二酸化シリコン層を成長させる。
層１０４上に新たに二酸化シリコン層を成長させる。
（９）エピタキシャル層１０４をマスクし、ドーパント
をイオン注入してベース領域１００ｂを形成する。ベー
スマスクを除去する。
をイオン注入してベース領域１００ｂを形成する。ベー
スマスクを除去する。
（１０）エピタキシャル層１０４をマスクし。
ドーパントをイオン注入して領域１００ｂ’ 、１１２
−１、Ｌ１２−２を形成する。そのマスクを除去する。
−１、Ｌ１２−２を形成する。そのマスクを除去する。
（１１）エピタキシャル１１０４上方の二酸化シリコン
層内にコンタクト孔をエツチング形成する。
層内にコンタクト孔をエツチング形成する。
（１２）エピタキシャル層１０４をマスクし、ドーパン
トをイオン注入してエミッタ領域１００ｅ及び領域１０
７′を形成する。そのマスクを除去する。
トをイオン注入してエミッタ領域１００ｅ及び領域１０
７′を形成する。そのマスクを除去する。
（１３）二酸化シリコン上に金Ｒ層を形成し、該金属を
エッチしてコンタクトｌ０Ｉｓ−１，１０１ｓ−２，１
０１ｃ、１０１ｅ、１０１ｂを形成する。
エッチしてコンタクトｌ０Ｉｓ−１，１０１ｓ−２，１
０１ｃ、１０１ｅ、１０１ｂを形成する。
第２図は、本発明に基づいて構成された分離構成を有す
る横方向ＰＮＰ トランジスタ２００を断面図で示して
いる。トランジスタ２００は、コレクタ領域２００ｃ、
ベース領域２００ｂ、エミッタ領域２００ｅを有してい
る。トランジスタ２００の下側に埋込層２０２があり、
それはベース領域２００ｂと電気的にコンタクトしてい
る。Ｎ＋レシンー領域２０４は埋込層２０２と電気的に
コンタクトしている。二酸化シリコン分離領域２０６は
、コレクタ領域２００ｃがＮ＋レシンー領域２０４とコ
ンタクトしてそれと容量性ＰＮ接合を形成することを防
止しており、該接合はトランジスタ２００の速度を劣化
させることがある。１〜ランジスタ２００は二酸化シリ
コン分離領域２０８によって横方向に取り囲まれており
、該領域２０８はＰ十チャンネルストップ領域２１０に
よって取り囲まれている。Ｐ十チャンネルスｌ〜ツブ領
域２１０に隣接して二酸化シリコン分能領域２１２があ
り、それは隣接するトランジスタ２１４を横方向に取り
囲んでいる。トランジスタ２００及び２１４、チャンネ
ルストップ領域２１０．二酸化シリコン分離領域２０８
及び２１２は、上述した方法と同様な方法を使用して形
成されるが、トランジスタ２００及び２１４を形成する
為に使用されるステップが異なる。（幾つかの実施例に
おいては、コンタクトが領域２１０及び２０４に対して
形成される部分におけるドーピングが向上される。この
向上は簡単化の為に第２図には示していない。） 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに、
種々の変形が可能であることは勿論である。
る横方向ＰＮＰ トランジスタ２００を断面図で示して
いる。トランジスタ２００は、コレクタ領域２００ｃ、
ベース領域２００ｂ、エミッタ領域２００ｅを有してい
る。トランジスタ２００の下側に埋込層２０２があり、
それはベース領域２００ｂと電気的にコンタクトしてい
る。Ｎ＋レシンー領域２０４は埋込層２０２と電気的に
コンタクトしている。二酸化シリコン分離領域２０６は
、コレクタ領域２００ｃがＮ＋レシンー領域２０４とコ
ンタクトしてそれと容量性ＰＮ接合を形成することを防
止しており、該接合はトランジスタ２００の速度を劣化
させることがある。１〜ランジスタ２００は二酸化シリ
コン分離領域２０８によって横方向に取り囲まれており
、該領域２０８はＰ十チャンネルストップ領域２１０に
よって取り囲まれている。Ｐ十チャンネルスｌ〜ツブ領
域２１０に隣接して二酸化シリコン分能領域２１２があ
り、それは隣接するトランジスタ２１４を横方向に取り
囲んでいる。トランジスタ２００及び２１４、チャンネ
ルストップ領域２１０．二酸化シリコン分離領域２０８
及び２１２は、上述した方法と同様な方法を使用して形
成されるが、トランジスタ２００及び２１４を形成する
為に使用されるステップが異なる。（幾つかの実施例に
おいては、コンタクトが領域２１０及び２０４に対して
形成される部分におけるドーピングが向上される。この
向上は簡単化の為に第２図には示していない。） 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに、
種々の変形が可能であることは勿論である。
第１ａ図は本発明に基づいて構成された縦型バイポーラ
１〜ランジスタ分１ｍ ４９成の概略断面図、第１ｂ図
は第１ａ図の構成の概略平面図、第２図は本発明に基づ
いて構成された分離構成を有する横型Ｐ Ｎ Ｐ トラ
ンジスタの概略断面図、である。 （符号の説明） １．００：ｌ−ランジスタ １００ｂ ：ベース領域 １００ｃ ：コレクタ領域 １００ｅ：エミッタ領域 １０２：基板 １０４：エピタキシャル層 １０６：埋込層 １０７：コレクタシンカー領域 １０８．１１０：二酸化シリコン分離領域１１２：チャ
ンネルストップ領域 １１４：第２分離領域 １１５：第３分離領域 特許出願人 モノリシック メモリーズ。 インコーホレイテッド
１〜ランジスタ分１ｍ ４９成の概略断面図、第１ｂ図
は第１ａ図の構成の概略平面図、第２図は本発明に基づ
いて構成された分離構成を有する横型Ｐ Ｎ Ｐ トラ
ンジスタの概略断面図、である。 （符号の説明） １．００：ｌ−ランジスタ １００ｂ ：ベース領域 １００ｃ ：コレクタ領域 １００ｅ：エミッタ領域 １０２：基板 １０４：エピタキシャル層 １０６：埋込層 １０７：コレクタシンカー領域 １０８．１１０：二酸化シリコン分離領域１１２：チャ
ンネルストップ領域 １１４：第２分離領域 １１５：第３分離領域 特許出願人 モノリシック メモリーズ。 インコーホレイテッド
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板、前記基板上に形成され前
記第１導電型と反対の第２導電型のエピタキシャル層、
前記エピタキシャル層内に形成されたベースとエミッタ
とコレクタとを持ったトランジスタ、前記トランジスタ
を横方向に取り囲む非導電性領域であって前記エピタキ
シャル層の表面から前記基板へ延在する非導電性領域、
前記非導電性領域を横方向に取り囲む導電性領域であっ
て前記エピタキシャル層の表面から前記基板へ延在して
おり且つ単結晶半導体物質を有する導電性領域、を有す
ることを特徴とする構成体。 ２、特許請求の範囲第１項において、前記導電性領域は
前記第１導電型であり且つ前記基板は前記導電性領域に
電気的に接触していることを特徴とする構成体。 ３、特許請求の範囲第２項において、前記基板は前記導
電性領域を介して選択した電位に保持されることを特徴
とする構成体。 ４、特許請求の範囲第２項において、前記選択した電位
は接地電位であることを特徴とする構成体。 ５、特許請求の範囲第１項において、前記非導電性領域
は前記エピタキシャル層と前記基板の間の界面の１部を
横方向に取り囲んでおり、前記界面の前記１部に部分的
に埋込層が形成されていることを特徴とする構成体。 ６、特許請求の範囲第１項において、前記基板及び前記
エピタキシャル層は単結晶シリコンであり、前記導電性
領域は前記エピタキシャル層のドープした部分であるこ
とを特徴とする構成体。 ７、特許請求の範囲第１項において、前記非導電性領域
は二酸化シリコンであることを特徴とする構成体。 ８、第１導電型の半導体基板、前記基板上に形成されて
おり前記第１導電型と反対の第２導電型のエピタキシャ
ル層、前記エピタキシャル層内に形成された複数個のト
ランジスタ、各々が関連する１個のトランジスタを横方
向に取り囲み且つ各々が前記エピタキシャル層の表面か
ら前記基板へ延在する複数個の非導電性領域、各々の非
導電性領域を横方向に取り囲む為に前記エピタキシャル
層の表面から前記基板へ延在する導電性単結晶半導体物
質、を有することを特徴とする構成体。 ９、特許請求の範囲第８項において、前記基板及び前記
エピタキシャル層は単結晶シリコンであり、且つ前記導
電性単結晶半導体物質は前記エピタキシャル層のドープ
した部分を有していることを特徴とする構成体。 １０、特許請求の範囲第８項において、前記単結晶半導
体物質は前記基板と電気的に接触していることを特徴と
する構成体。 １１、特許請求の範囲第８項において、前記非導電性領
域は二酸化シリコンを有していることを特徴とする構成
体。 １２、トランジスタの製造方法において、第１導電型の
エピタキシャル層を前記第１導電型と反対の第２導電型
の基板上に形成し、前記エピタキシャル層内にトランジ
スタを形成し、前記トランジスタを横方向に取り囲む非
導電性領域を形成し前記非導電性領域は前記エピタキシ
ャル層の表面から前記基板へ延在しており、前記エピタ
キシャル層の１部をドープし、従って前記ドープされた
部分は前記第２導電型であって、前記ドープした部分は
前記基板と接触し、前記エピタキシャル層の前記ドープ
した部分は前記非導電性領域を横方向に取り囲んでいる
ことを特徴とする方法。 １３、第１導電型のエピタキシャル層を前記第１導電型
と反対の第２導電型の基板上に形成し、前記エピタキシ
ャル層内に複数個のトランジスタを形成し、各々が前記
複数個のトランジスタの関連する１個を横方向に取り囲
んでおり且つ各々が前記エピタキシャル層の１部によっ
て横方向に取り囲まれている複数個の非導電性領域を形
成し、前記複数個の非導電性領域を横方向に取り囲む前
記エピタキシャル層の部分をドープして前記エピタキシ
ャル層の前記部分を前記第２導電型とし且つ前記部分を
前記基板と電気的に接触させることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US780062 | 1985-09-25 | ||
| US06/780,062 US4721682A (en) | 1985-09-25 | 1985-09-25 | Isolation and substrate connection for a bipolar integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323335A true JPS6323335A (ja) | 1988-01-30 |
| JP2628988B2 JP2628988B2 (ja) | 1997-07-09 |
Family
ID=25118463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225049A Expired - Lifetime JP2628988B2 (ja) | 1985-09-25 | 1986-09-25 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4721682A (ja) |
| EP (1) | EP0216435B1 (ja) |
| JP (1) | JP2628988B2 (ja) |
| DE (1) | DE3688030T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011122428A (ja) * | 1999-08-31 | 2011-06-23 | Mitani Sekisan Co Ltd | 既製杭 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384066A (ja) * | 1986-09-26 | 1988-04-14 | Semiconductor Res Found | 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 |
| EP0290305B1 (en) * | 1987-05-01 | 1992-07-08 | Digital Equipment Corporation | Cmos integrated circuit having a top-side substrate contact and method for making same |
| US4912054A (en) * | 1987-05-28 | 1990-03-27 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias |
| US5001538A (en) * | 1988-12-28 | 1991-03-19 | Synergy Semiconductor Corporation | Bipolar sinker structure and process for forming same |
| JPH05335529A (ja) * | 1992-05-28 | 1993-12-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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-
1985
- 1985-09-25 US US06/780,062 patent/US4721682A/en not_active Expired - Lifetime
-
1986
- 1986-09-24 DE DE8686201651T patent/DE3688030T2/de not_active Revoked
- 1986-09-24 EP EP86201651A patent/EP0216435B1/en not_active Revoked
- 1986-09-25 JP JP61225049A patent/JP2628988B2/ja not_active Expired - Lifetime
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| US4721682A (en) | 1988-01-26 |
| DE3688030T2 (de) | 1993-06-24 |
| EP0216435B1 (en) | 1993-03-17 |
| JP2628988B2 (ja) | 1997-07-09 |
| EP0216435A3 (en) | 1990-07-04 |
| EP0216435A2 (en) | 1987-04-01 |
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