JPH0436578B2 - - Google Patents
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- JPH0436578B2 JPH0436578B2 JP59189146A JP18914684A JPH0436578B2 JP H0436578 B2 JPH0436578 B2 JP H0436578B2 JP 59189146 A JP59189146 A JP 59189146A JP 18914684 A JP18914684 A JP 18914684A JP H0436578 B2 JPH0436578 B2 JP H0436578B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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- General Physics & Mathematics (AREA)
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に集
積注入論理回路（Integrated Injecion Logic、
以下I2Ｌという）と通常のバイポーラトランジス
タとを同一基板上に有する半導体装置の製造方法
に関する。
積注入論理回路（Integrated Injecion Logic、
以下I2Ｌという）と通常のバイポーラトランジス
タとを同一基板上に有する半導体装置の製造方法
に関する。
（従来技術）
第２図は従来のI2Ｌとバイポーラトランジスタ
と共存した集積回路の構造断面図である。第２図
において、Ａ部はI2Ｌと共存するバイポーラトラ
ンジスタ部でありＢ部がI2Ｌを構成している。す
なわち１はＰ型基板であり、２はN+型の第１埋
込層、４はＮ型エピタキシヤル層、５はP+型の
絶縁分離領域、７ａはP+型インジエクタ領域、
７ｂはP+型第２ベース領域、７ｃはP+型ベース
領域、８ａはN+型エミツタコンタクト領域、８
ｂはN+型コレクタ領域、８ｃはN+型エミツタ領
域、８ｄはＮ型コレクタコンタクト領域である。
と共存した集積回路の構造断面図である。第２図
において、Ａ部はI2Ｌと共存するバイポーラトラ
ンジスタ部でありＢ部がI2Ｌを構成している。す
なわち１はＰ型基板であり、２はN+型の第１埋
込層、４はＮ型エピタキシヤル層、５はP+型の
絶縁分離領域、７ａはP+型インジエクタ領域、
７ｂはP+型第２ベース領域、７ｃはP+型ベース
領域、８ａはN+型エミツタコンタクト領域、８
ｂはN+型コレクタ領域、８ｃはN+型エミツタ領
域、８ｄはＮ型コレクタコンタクト領域である。
これらの領域のうちP+型インジエクタ領域７
ａとＮ型エピタキシヤル層４とP+型第２ベース
領域７ｂはそれぞれPNPトランジスタのエミツ
タ、ベース、コレクタとして働らき注入素子とし
ての一極性型の横型トランジスタを構成し、また
Ｎ型エピタキシヤル層４とP+型第２ベース領域
７ｂとN+型コレクタ領域８ｂはNPNトランジス
タのエミツタ、ベース、コレクタとして働らき縦
型逆動作トランジスタを構成し、横型トランジス
タのコレクタと縦型逆動作トランジスタのベース
が共通になつており、両素子でI2Ｌを構成してい
る。
ａとＮ型エピタキシヤル層４とP+型第２ベース
領域７ｂはそれぞれPNPトランジスタのエミツ
タ、ベース、コレクタとして働らき注入素子とし
ての一極性型の横型トランジスタを構成し、また
Ｎ型エピタキシヤル層４とP+型第２ベース領域
７ｂとN+型コレクタ領域８ｂはNPNトランジス
タのエミツタ、ベース、コレクタとして働らき縦
型逆動作トランジスタを構成し、横型トランジス
タのコレクタと縦型逆動作トランジスタのベース
が共通になつており、両素子でI2Ｌを構成してい
る。
またN+型エミツタ領域８ｃとP+型ベース領域
７ｃとＮ型エピタキシヤル層４で通常のNPNト
ランジスタを構成している。
７ｃとＮ型エピタキシヤル層４で通常のNPNト
ランジスタを構成している。
なお９は表面に形成された酸化膜、１０はイン
ジエクタ電極パターン、１１，１４はエミツタ電
極パターン、１２，１５はベース電極パターン、
１３，１６はコレクタ電極パターンである。
ジエクタ電極パターン、１１，１４はエミツタ電
極パターン、１２，１５はベース電極パターン、
１３，１６はコレクタ電極パターンである。
I2Ｌは、製造工程が簡単で集積度が高く、かつ
通常のバイポーラ集積回路と共存できるなど数多
くの特徴を有している。しかし従来のI2Ｌには次
のような欠点があつた。
通常のバイポーラ集積回路と共存できるなど数多
くの特徴を有している。しかし従来のI2Ｌには次
のような欠点があつた。
(1) 逆動作NPNトランジスタの電流増幅率（以
下βupと記す）は通常のNPNトランジスタの
電流増幅率（以下hFEと記す）により決定され、
βupを高くするためにはhFEを高く設定する必要
があり、この結果通常のNPNトランジスタの
耐圧（以下BVCEOと記す）が低下してしまう。
下βupと記す）は通常のNPNトランジスタの
電流増幅率（以下hFEと記す）により決定され、
βupを高くするためにはhFEを高く設定する必要
があり、この結果通常のNPNトランジスタの
耐圧（以下BVCEOと記す）が低下してしまう。
(2) 通常のNPNトランジスタのBVCEOを確保す
るためにエピタキシヤル層濃度を小さくし逆動
作NPNトランジスタのベース領域直下の実効
エピタキシヤル層厚（以下Wepiと記す）を大き
くとる必要があり、この結果ホールの蓄積に依
り動作速度が低下してしまう。
るためにエピタキシヤル層濃度を小さくし逆動
作NPNトランジスタのベース領域直下の実効
エピタキシヤル層厚（以下Wepiと記す）を大き
くとる必要があり、この結果ホールの蓄積に依
り動作速度が低下してしまう。
以上のような欠点をなくすための対策として第
３図の構造が開発されている。第３図は従来の改
良されたI2Ｌの断面図である。
３図の構造が開発されている。第３図は従来の改
良されたI2Ｌの断面図である。
第３図に示すように、逆動作NPNトランジス
タのベース領域にまず低濃度のP-型不純物を深
く拡散し、第１ベース領域６を形成し、次いで、
第１ベース領域に対し充分高濃度なP+型不純物
を浅く拡散し第２ベース領域７ｂを形成する。こ
のように改良されたI2Ｌは従来の構成のものに比
べ次のような利点を有する。
タのベース領域にまず低濃度のP-型不純物を深
く拡散し、第１ベース領域６を形成し、次いで、
第１ベース領域に対し充分高濃度なP+型不純物
を浅く拡散し第２ベース領域７ｂを形成する。こ
のように改良されたI2Ｌは従来の構成のものに比
べ次のような利点を有する。
(1) 通常のNPNトランジスタのhFEと独立に逆動
作NPNトランジスタのβupを高く制御できる。
作NPNトランジスタのβupを高く制御できる。
(2) Wepiを小さくでき、動作速度を向上させるこ
とができる。
とができる。
(3) 逆動作NPNトランジスタの底面部を低濃度
ベース領域（第１ベース領域）で形成されてい
るためエミツタ・ベース接合容量及びベース・
コレクタ接合容量が小さくでき、特に低電流に
おける動作速度を向上させることができる。
ベース領域（第１ベース領域）で形成されてい
るためエミツタ・ベース接合容量及びベース・
コレクタ接合容量が小さくでき、特に低電流に
おける動作速度を向上させることができる。
以上のように、従来のI2Ｌに比べ、すぐれた特
性を示すが、さらに高速化を狙う場合には限界が
生じた。その理由としてはI2Ｌにおいて、Wepiを
できるだけ薄くし、通常のNPNトランジスタの
BVCEOを確保するプロセス条件において低濃度か
つ深い接合の逆動作NPNトランジスタの第１ベ
ース領域を形成する必要があり、Wepi０とする
ことができないためである。すなわち、第１ベー
ス領域を埋込層に到達させることができないた
め、逆動作NPNトランジスタの第１ベース領域
直下のエピタキシヤル層にホールが蓄積し、高速
化に限界があつた。又βup制御の上からも第１ベ
ース領域を埋込層に到達させることが困難であつ
た。
性を示すが、さらに高速化を狙う場合には限界が
生じた。その理由としてはI2Ｌにおいて、Wepiを
できるだけ薄くし、通常のNPNトランジスタの
BVCEOを確保するプロセス条件において低濃度か
つ深い接合の逆動作NPNトランジスタの第１ベ
ース領域を形成する必要があり、Wepi０とする
ことができないためである。すなわち、第１ベー
ス領域を埋込層に到達させることができないた
め、逆動作NPNトランジスタの第１ベース領域
直下のエピタキシヤル層にホールが蓄積し、高速
化に限界があつた。又βup制御の上からも第１ベ
ース領域を埋込層に到達させることが困難であつ
た。
（発明の目的）
本発明の目的は、上記欠点を除去し、通常のバ
イポーラトランジスタの耐圧を低下させることな
くI2Ｌのβup及び動作速度の向上を実現する半導
体装置の製造方法を提供することにある。
イポーラトランジスタの耐圧を低下させることな
くI2Ｌのβup及び動作速度の向上を実現する半導
体装置の製造方法を提供することにある。
（発明の構成）
本発明の半導体装置の製造方法は、I2Ｌと通常
のバイポーラトランジスタを同一半導体基板に形
成した半導体装置の製造方法において、一導電型
の半導体基板の各素子形成領域に他の導電型の第
１埋込層を形成する工程と、I2Ｌを形成する領域
の前記他の導電型の第１埋込層表面に前記第１埋
込層を形成する不純物の拡散係数より大きい拡散
係数を有する不純物で他の導電型の第２埋込層を
形成する工程と、前記第１及び第２埋込層の形成
された半導体基板上に他の導電型のエピタキシヤ
ル層を形成する工程と、I2Ｌのインバータトラン
ジスタの少なくとも内部ベース領域を含む領域に
一導電型の第３領域を形成する工程と、前記通常
のバイポーラトランジスタのベース領域、I2Ｌの
インジエクタ領域及び前記インバータトランジス
タの外部ベース領域に前記第３領域に比し高高度
かつ浅い接合の一導電型第４領域を同時に形成す
る工程と、前記インバータトランジスタのコレク
タ領域及び前記通常のバイポーラトランジスタの
エミツタ領域を同時に形成する工程とを含むこと
を特徴として構成される。
のバイポーラトランジスタを同一半導体基板に形
成した半導体装置の製造方法において、一導電型
の半導体基板の各素子形成領域に他の導電型の第
１埋込層を形成する工程と、I2Ｌを形成する領域
の前記他の導電型の第１埋込層表面に前記第１埋
込層を形成する不純物の拡散係数より大きい拡散
係数を有する不純物で他の導電型の第２埋込層を
形成する工程と、前記第１及び第２埋込層の形成
された半導体基板上に他の導電型のエピタキシヤ
ル層を形成する工程と、I2Ｌのインバータトラン
ジスタの少なくとも内部ベース領域を含む領域に
一導電型の第３領域を形成する工程と、前記通常
のバイポーラトランジスタのベース領域、I2Ｌの
インジエクタ領域及び前記インバータトランジス
タの外部ベース領域に前記第３領域に比し高高度
かつ浅い接合の一導電型第４領域を同時に形成す
る工程と、前記インバータトランジスタのコレク
タ領域及び前記通常のバイポーラトランジスタの
エミツタ領域を同時に形成する工程とを含むこと
を特徴として構成される。
（実施例）
以下本発明の実施例について図面を参照して説
明する。
明する。
第１図ａ〜ｃは本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
まず、第１図ａに示すように、Ｐ型基板１に
N+型不純物、例えばアンチモン（Sb）を拡散し
N+型第１埋込層２を形成し、次いで第１埋込層
を形成した不純物より拡散係数の大きい不純物、
例えばリン（Ｐ）をI2Ｌ部にのみイオン注入し、
Ｎ型第２埋込層３を形成する。次に、エピタキシ
ヤル層４を成長させ、該エピタキシヤル４の表面
よりP+型不純物を拡散し絶縁分離領域５を形成
し、その後、I2Ｌ形成領域のエピタキシヤル層４
の表面よりＰ型不純物例えばホウ素（Ｂ）をイオ
ン注入してＰ型第１ベース領域６を形成する。こ
のとき、第１ベース領域はI2Ｌのインバータトラ
ンジスタの内部ベース領域を少くとも含むように
形成される。ここで第２埋込層３は第１ベース領
域に接する様に形成するのが望ましい。
N+型不純物、例えばアンチモン（Sb）を拡散し
N+型第１埋込層２を形成し、次いで第１埋込層
を形成した不純物より拡散係数の大きい不純物、
例えばリン（Ｐ）をI2Ｌ部にのみイオン注入し、
Ｎ型第２埋込層３を形成する。次に、エピタキシ
ヤル層４を成長させ、該エピタキシヤル４の表面
よりP+型不純物を拡散し絶縁分離領域５を形成
し、その後、I2Ｌ形成領域のエピタキシヤル層４
の表面よりＰ型不純物例えばホウ素（Ｂ）をイオ
ン注入してＰ型第１ベース領域６を形成する。こ
のとき、第１ベース領域はI2Ｌのインバータトラ
ンジスタの内部ベース領域を少くとも含むように
形成される。ここで第２埋込層３は第１ベース領
域に接する様に形成するのが望ましい。
次に、第１図ｂに示すように、エピタキシヤル
層４の表面より、第１ベース領域６に比して高濃
度かつ浅くP+型第２ベース領域７ｂを形成する。
このときP+型インジエクタ領域７ａ及び通常の
バイポーラトランジスタのP+型ベース領域７ｃ
も同時に形成する。
層４の表面より、第１ベース領域６に比して高濃
度かつ浅くP+型第２ベース領域７ｂを形成する。
このときP+型インジエクタ領域７ａ及び通常の
バイポーラトランジスタのP+型ベース領域７ｃ
も同時に形成する。
次に、第１図ｃに示すように、エピタキシヤル
層４の表面よりN+型不純物を拡散し、I2Ｌのエ
ミツタコンタクト領域８ａ及びコレクタ領域８ｂ
と通常のバイポーラトランジスタのエミツタ領域
８ｃ及びコレクタコンタクト領域８ｄを同時に形
成する。その後エミツタ、ベース、コレクタ及び
インジエクタの所定のコンタクト開口領域の酸化
膜９をエツチングし、各電極パターン１０，１
１，１２，１３，１４，１５，１６を形成する。
層４の表面よりN+型不純物を拡散し、I2Ｌのエ
ミツタコンタクト領域８ａ及びコレクタ領域８ｂ
と通常のバイポーラトランジスタのエミツタ領域
８ｃ及びコレクタコンタクト領域８ｄを同時に形
成する。その後エミツタ、ベース、コレクタ及び
インジエクタの所定のコンタクト開口領域の酸化
膜９をエツチングし、各電極パターン１０，１
１，１２，１３，１４，１５，１６を形成する。
以上により本発明の一実施例の半導体装置が完
成する。
成する。
かかる本発明の実施例によれば、I2Ｌにおい
て、第２埋込層を形成しているため、Wepiが小さ
くなり、ホールの蓄積が減少し動作速度が向上す
る。又、第２埋込層を第１ベース領域に接するよ
うに形成した場合にはWepi０となり動作速度が
さらに向上し、又、インバータトランジスタのエ
ミツタ注入効果も上昇するからβupもさらに向上
する。
て、第２埋込層を形成しているため、Wepiが小さ
くなり、ホールの蓄積が減少し動作速度が向上す
る。又、第２埋込層を第１ベース領域に接するよ
うに形成した場合にはWepi０となり動作速度が
さらに向上し、又、インバータトランジスタのエ
ミツタ注入効果も上昇するからβupもさらに向上
する。
なお、従来通りインバータトランジスタのβup
と通常のバイポーラトランジスタのhFEが独立に
制御でき、通常のバイポーラトランジスタの耐圧
が確保できることはいうまでもない。
と通常のバイポーラトランジスタのhFEが独立に
制御でき、通常のバイポーラトランジスタの耐圧
が確保できることはいうまでもない。
なお、本発明は上記実施例に限られることはな
く、例えば極性を換えても同様実施効果が得られ
る。
く、例えば極性を換えても同様実施効果が得られ
る。
（発明の効果）
以上説明したとおり、本発明によれば、I2Ｌの
βupと通常のバイポーラトランジスタのhFEを独立
して制御でき、通常のバイポーラトランジスタの
耐圧を低下させることなく従来に比してβup及び
動作速度の向上が実現できる。
βupと通常のバイポーラトランジスタのhFEを独立
して制御でき、通常のバイポーラトランジスタの
耐圧を低下させることなく従来に比してβup及び
動作速度の向上が実現できる。
第１図ａ〜ｃは本発明の一実施例を説明するた
めに工程順に示した断面図、第２図は従来のI2Ｌ
とバイポーラトランジスタの共存した集積回路の
断面図、第３図は改良されたI2Ｌとバイポーラト
ランジスタの共存した従来の集積回路の断面図で
ある。 １……Ｐ型基板、２……N+型第１埋込層、３
……Ｎ型第２埋込層、４……Ｎ型エピタキシヤル
層、５……P+型絶縁分離領域、６……Ｐ型第１
ベース領域、７ａ……P+型インジエクタ領域、
７ｂ……P+型第２ベース領域、７ｃ……P+型ベ
ース領域、８ａ……N+型エミツタコンタクト領
域、８ｂ……N+型コレクタ領域、８ｃ……N+型
エミツタ領域、８ｄ……N+型コレクタコンタク
ト領域、９……酸化膜、１０……インジエクタ電
極パターン、１１，１４……エミツタ電極パター
ン、１２，１５……ベース電極パターン、１３，
１６……コレクタ電極パターン。
めに工程順に示した断面図、第２図は従来のI2Ｌ
とバイポーラトランジスタの共存した集積回路の
断面図、第３図は改良されたI2Ｌとバイポーラト
ランジスタの共存した従来の集積回路の断面図で
ある。 １……Ｐ型基板、２……N+型第１埋込層、３
……Ｎ型第２埋込層、４……Ｎ型エピタキシヤル
層、５……P+型絶縁分離領域、６……Ｐ型第１
ベース領域、７ａ……P+型インジエクタ領域、
７ｂ……P+型第２ベース領域、７ｃ……P+型ベ
ース領域、８ａ……N+型エミツタコンタクト領
域、８ｂ……N+型コレクタ領域、８ｃ……N+型
エミツタ領域、８ｄ……N+型コレクタコンタク
ト領域、９……酸化膜、１０……インジエクタ電
極パターン、１１，１４……エミツタ電極パター
ン、１２，１５……ベース電極パターン、１３，
１６……コレクタ電極パターン。
１ 絶縁性基板と、その絶縁性基板上の主走査方
向に一列に島状に配列形成され、電極形成領域が
他の領域より膜厚が薄く、その電極形成領域の膜
厚が1000Å〜2500Åである光導電薄膜素子と、そ
の薄くなつた光導電膜素子の電極形成領域に形成
された電極とを有することを特徴とする光センサ
アレイ。 ２ 絶縁基板上の主走査方向で一列に島状の光導
電薄膜素子を形成する工程と、前記絶縁基板上に
電極及び信号取り出し用の配線を形成する部分以
外にレジストを配し、酸素（O2）を含むアルゴ
ン（Ar）ガスのプラズマ中にさらし、前記光導
電薄膜素子の露出している部分をスパツターエツ
チングにより1000Å〜2500Åの膜厚とする工程
と、前記レジストを配した絶縁基板上全面にニク
ロム（NiCr）続いて金（Au）等の電極金属を蒸
着する工程と、前記レジストを除去するリフトオ
フ法によつて電極パターンを形成する工程とを有
することを特徴とする光センサアレイの製造方
法。
向に一列に島状に配列形成され、電極形成領域が
他の領域より膜厚が薄く、その電極形成領域の膜
厚が1000Å〜2500Åである光導電薄膜素子と、そ
の薄くなつた光導電膜素子の電極形成領域に形成
された電極とを有することを特徴とする光センサ
アレイ。 ２ 絶縁基板上の主走査方向で一列に島状の光導
電薄膜素子を形成する工程と、前記絶縁基板上に
電極及び信号取り出し用の配線を形成する部分以
外にレジストを配し、酸素（O2）を含むアルゴ
ン（Ar）ガスのプラズマ中にさらし、前記光導
電薄膜素子の露出している部分をスパツターエツ
チングにより1000Å〜2500Åの膜厚とする工程
と、前記レジストを配した絶縁基板上全面にニク
ロム（NiCr）続いて金（Au）等の電極金属を蒸
着する工程と、前記レジストを除去するリフトオ
フ法によつて電極パターンを形成する工程とを有
することを特徴とする光センサアレイの製造方
法。
Claims (1)
- 又はAsであり、第２埋込層を形成するための不
純物はＰであることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189146A JPS6167255A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189146A JPS6167255A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167255A JPS6167255A (ja) | 1986-04-07 |
| JPH0436578B2 true JPH0436578B2 (ja) | 1992-06-16 |
Family
ID=16236188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189146A Granted JPS6167255A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621126B2 (ja) * | 1991-09-26 | 1997-06-18 | 三星電子株式会社 | 漬物専用冷蔵庫 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330922A (en) * | 1989-09-25 | 1994-07-19 | Texas Instruments Incorporated | Semiconductor process for manufacturing semiconductor devices with increased operating voltages |
| JP2002203956A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | 半導体装置 |
-
1984
- 1984-09-10 JP JP59189146A patent/JPS6167255A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621126B2 (ja) * | 1991-09-26 | 1997-06-18 | 三星電子株式会社 | 漬物専用冷蔵庫 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6167255A (ja) | 1986-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |