JPH0115147B2 - - Google Patents
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- JPH0115147B2 JPH0115147B2 JP55065556A JP6555680A JPH0115147B2 JP H0115147 B2 JPH0115147 B2 JP H0115147B2 JP 55065556 A JP55065556 A JP 55065556A JP 6555680 A JP6555680 A JP 6555680A JP H0115147 B2 JPH0115147 B2 JP H0115147B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁分離方式で高速化・高密度化・低
消費電力化を図つた半導体集積回路装置の製造方
法に関するものであり、従来困難とされていた
NPNトランジスタ（NPNTr）とラテラルPNP
トランジスタの一体化構造を両トランジスタの特
性を劣化させることなく、しかも非常に簡便な方
法で製造可能としたものである。
消費電力化を図つた半導体集積回路装置の製造方
法に関するものであり、従来困難とされていた
NPNトランジスタ（NPNTr）とラテラルPNP
トランジスタの一体化構造を両トランジスタの特
性を劣化させることなく、しかも非常に簡便な方
法で製造可能としたものである。
近年、半導体集積回路はますます高密度化・高
速化の方向に進み、絶縁分離方式による半導体集
積回路装置の研究が盛んに行なわれ、いろいろな
報告がなされている。
速化の方向に進み、絶縁分離方式による半導体集
積回路装置の研究が盛んに行なわれ、いろいろな
報告がなされている。
本出願人はすでに従来の絶縁分離方式による
NPNトランジスタを改良し、構造的・特性的・
プロセス的にも非常に優れたNPNトランジスタ
の提案をしてきた。その構造を第１図に示す。１
はたとえばｐ型半導体基板、２はn+埋込み層、
３はｎ型エピタキシヤル層、４は素子間分離酸化
膜、５はベース・コレクタ間分離酸化膜、６は低
濃度p-領域で主に活性ベース領域を形成してい
る。７は電極となる多結晶シリコン、８はエミツ
タ・ベース間分離酸化膜、９ａ，９ｂ高濃度n+
領域でエミツタ及びコレクタ・コンタクト部を形
成している。１０は高濃度p+領域で主に外部ベ
ース領域を形成している。
NPNトランジスタを改良し、構造的・特性的・
プロセス的にも非常に優れたNPNトランジスタ
の提案をしてきた。その構造を第１図に示す。１
はたとえばｐ型半導体基板、２はn+埋込み層、
３はｎ型エピタキシヤル層、４は素子間分離酸化
膜、５はベース・コレクタ間分離酸化膜、６は低
濃度p-領域で主に活性ベース領域を形成してい
る。７は電極となる多結晶シリコン、８はエミツ
タ・ベース間分離酸化膜、９ａ，９ｂ高濃度n+
領域でエミツタ及びコレクタ・コンタクト部を形
成している。１０は高濃度p+領域で主に外部ベ
ース領域を形成している。
第１図においては、素子間ならびにコレクタ，
ベース，エミツタ間が絶縁分離され、素子間分離
酸化膜４は約2μm形成しており、ベース・コレク
タ間分離酸化膜５は低濃度p-領域６よりも約
0.1μm深く形成している。それ故、低濃度p-ベー
ス領域６の側面はすべて酸化膜で覆われており、
ベース・コレクタ間の寄生容量は極力小さくなつ
ている。また、エミツタ・ベース間分離酸化膜８
は高濃度n+エミツタ領域９ａよりも約0.05μm深
く形成している。したがつてエミツタ９ａの側面
もすべて酸化膜で覆われているため、エミツタ・
ベース間の寄生容量も極力小さくなつている。つ
まり、第１図のNPNトランジスタにおいてエミ
ツタ及びベースの側面側の寄生容量はすべて取り
除いてあるため周波数特性は大いに改善され、高
速化に非常に寄与している。高濃度p+領域１０
は多結晶シリコン７とエミツタ・ベース間酸化膜
８の段差を利用してエミツタ・ベース間酸化膜８
の下部は深く、多結晶シリコン７の下部は浅く、
自己整合的に形成している。それ故、高濃度p+
領域１０はNPNトランジスタにおける外部ベー
ス抵抗を下げるとともにベースコンタクト部をも
同時に形成する効果を有する。したがつて、高周
波特性を改善し、高速化に寄与するとともに工程
を容易に簡略化することができる。
ベース，エミツタ間が絶縁分離され、素子間分離
酸化膜４は約2μm形成しており、ベース・コレク
タ間分離酸化膜５は低濃度p-領域６よりも約
0.1μm深く形成している。それ故、低濃度p-ベー
ス領域６の側面はすべて酸化膜で覆われており、
ベース・コレクタ間の寄生容量は極力小さくなつ
ている。また、エミツタ・ベース間分離酸化膜８
は高濃度n+エミツタ領域９ａよりも約0.05μm深
く形成している。したがつてエミツタ９ａの側面
もすべて酸化膜で覆われているため、エミツタ・
ベース間の寄生容量も極力小さくなつている。つ
まり、第１図のNPNトランジスタにおいてエミ
ツタ及びベースの側面側の寄生容量はすべて取り
除いてあるため周波数特性は大いに改善され、高
速化に非常に寄与している。高濃度p+領域１０
は多結晶シリコン７とエミツタ・ベース間酸化膜
８の段差を利用してエミツタ・ベース間酸化膜８
の下部は深く、多結晶シリコン７の下部は浅く、
自己整合的に形成している。それ故、高濃度p+
領域１０はNPNトランジスタにおける外部ベー
ス抵抗を下げるとともにベースコンタクト部をも
同時に形成する効果を有する。したがつて、高周
波特性を改善し、高速化に寄与するとともに工程
を容易に簡略化することができる。
このように、本出願人がすでに提案してきた
NPNトランジスタの構造は周波数特性が非常に
良く、それ故大いに高速化するとともに、酸化膜
４，５，８の存在によりエミツタ・コレクト，ベ
ース・コンタクト及びコレクタ・コンタクトがす
べて自己整合的に形成できるので製造的にも容易
で非常に簡便になつている。
NPNトランジスタの構造は周波数特性が非常に
良く、それ故大いに高速化するとともに、酸化膜
４，５，８の存在によりエミツタ・コレクト，ベ
ース・コンタクト及びコレクタ・コンタクトがす
べて自己整合的に形成できるので製造的にも容易
で非常に簡便になつている。
しかしながら、このNPNトランジスタを従来
の絶縁分離方式による通常のラテラルPNPトラ
ンジスタと一体に集積化することは非常に困難で
ある。それを第２図に示す。同図に於て、第１図
と同一番号は同一物を示す。１１ａ，１１ｂは高
濃度p+領域でラテラルPNPTrのエミツタ及びコ
レクタを形成している。１２はコンタクト開口用
の酸化膜である。第２図のごとく、絶縁分離
NPNTrの高濃度p+領域（つまり外部ベース領
域）１０と同一工程でラテラルPNPTrのエミツ
タ及びコレクタを形成しようとすると次の様な欠
点が見られる。すなわち、p+領域１０はイオン
注入法にて多結晶シリコン７および酸化膜８を介
して形成され、たとえば深さ0.2μmに形成され
る。このとき、同イオン注入で形成されるラテラ
ルPNPTrのエミツタ，コレクタ１１ａ，１１ｂ
は、表面が露出されており、P+領域１０よりも
深くたとえば0.3〜0.5μm程度の深さに形成され
る。しかるに、イオン注入法では表面の不純物濃
度が低く、PNPTrのエミツタおよびコレクタコ
ンタクトが形成できない。また、多結晶シリコン
を介してPNPTrのコレクタ、エミツタ１１ｂ，
１１ａを形成すると、１１ａ，１１ｂが0.2μm程
度に浅くなり、表面リーク電流が多く、ノイズも
多くなり、少数キヤリアの注入効率が悪化し、電
流増巾率が非常に悪くなる。すなわち、横型
PNPTrにおいては、エミツタ、コレクタが浅い
と性能が悪く、浅いエミツタ，コレクタを形成す
ることができない。
の絶縁分離方式による通常のラテラルPNPトラ
ンジスタと一体に集積化することは非常に困難で
ある。それを第２図に示す。同図に於て、第１図
と同一番号は同一物を示す。１１ａ，１１ｂは高
濃度p+領域でラテラルPNPTrのエミツタ及びコ
レクタを形成している。１２はコンタクト開口用
の酸化膜である。第２図のごとく、絶縁分離
NPNTrの高濃度p+領域（つまり外部ベース領
域）１０と同一工程でラテラルPNPTrのエミツ
タ及びコレクタを形成しようとすると次の様な欠
点が見られる。すなわち、p+領域１０はイオン
注入法にて多結晶シリコン７および酸化膜８を介
して形成され、たとえば深さ0.2μmに形成され
る。このとき、同イオン注入で形成されるラテラ
ルPNPTrのエミツタ，コレクタ１１ａ，１１ｂ
は、表面が露出されており、P+領域１０よりも
深くたとえば0.3〜0.5μm程度の深さに形成され
る。しかるに、イオン注入法では表面の不純物濃
度が低く、PNPTrのエミツタおよびコレクタコ
ンタクトが形成できない。また、多結晶シリコン
を介してPNPTrのコレクタ、エミツタ１１ｂ，
１１ａを形成すると、１１ａ，１１ｂが0.2μm程
度に浅くなり、表面リーク電流が多く、ノイズも
多くなり、少数キヤリアの注入効率が悪化し、電
流増巾率が非常に悪くなる。すなわち、横型
PNPTrにおいては、エミツタ、コレクタが浅い
と性能が悪く、浅いエミツタ，コレクタを形成す
ることができない。
第２図において問題となるのは、ラテラル
PNPトランジスタのエミツタ及びコレクタを形
成する高濃度ｐ＋領域１１ａ，１１ｂをどのよう
にしてNPNトランジスタと同一製造工程で深く
形成するかということである。ラテラルPNPト
ランジスタにおいては、高濃度p+領域を深く形
成しないと、少数キヤリアの注入効率が悪くな
り、電流増幅率が非常に小さくなつてしまう。そ
こで、通常のラテラルPNPトランジスタを用い
ようとすると、第１図で提案されたNPNトラン
ジスタと構造的、プロセス的にも全く違うため、
同一製造工程で形成できなくなつてしまい、工程
が大幅に増え、致命的な欠点となる。
PNPトランジスタのエミツタ及びコレクタを形
成する高濃度ｐ＋領域１１ａ，１１ｂをどのよう
にしてNPNトランジスタと同一製造工程で深く
形成するかということである。ラテラルPNPト
ランジスタにおいては、高濃度p+領域を深く形
成しないと、少数キヤリアの注入効率が悪くな
り、電流増幅率が非常に小さくなつてしまう。そ
こで、通常のラテラルPNPトランジスタを用い
ようとすると、第１図で提案されたNPNトラン
ジスタと構造的、プロセス的にも全く違うため、
同一製造工程で形成できなくなつてしまい、工程
が大幅に増え、致命的な欠点となる。
本発明はこのような問題の検討に鑑み、第１図
の構造のNPNトランジスタの周波数特性が非常
に良く、高速で高密度、しかも製造が簡単である
という利点を充分に生かし、しかも同一製造工程
で電流増幅率を高くできるラテラルPNPトラン
ジスタを形成しうる一体構造の製造方法を提供す
るものである。
の構造のNPNトランジスタの周波数特性が非常
に良く、高速で高密度、しかも製造が簡単である
という利点を充分に生かし、しかも同一製造工程
で電流増幅率を高くできるラテラルPNPトラン
ジスタを形成しうる一体構造の製造方法を提供す
るものである。
第３図にNPNトランジスタ及びラテラルPNP
トランジスタを一体化した本発明の一実施例の半
導体集積回路の構造を示す。同図に於て、６′ａ，
６′ｂはp-領域（活性ベース）６と同一工程で形
成されるラテラルPNPのエミツタ、コレクタの
一部となるp-領域、７′は多結晶シリコン７と同
一工程で形成される多結晶シリコンでラテラル
PNPトランジスタのエミツタ、ベース，コレク
タの電極となる層、８′はNPNTrのエミツタ、
ベース分離酸化膜８と同一工程で形成される
PNPTrのエミツタ・コレクタ分離酸化膜、９′は
NPNTrのエミツタ・コレクタコンタクト９と同
一工程で形成されるPNPTrのベースコンタクト、
１０′ａ，１０′ｂは高濃度p+領域（外部ベース）
と同一工程で形成されるp+領域で、エミツタ及
びコレクタの一部を構成するものである。
トランジスタを一体化した本発明の一実施例の半
導体集積回路の構造を示す。同図に於て、６′ａ，
６′ｂはp-領域（活性ベース）６と同一工程で形
成されるラテラルPNPのエミツタ、コレクタの
一部となるp-領域、７′は多結晶シリコン７と同
一工程で形成される多結晶シリコンでラテラル
PNPトランジスタのエミツタ、ベース，コレク
タの電極となる層、８′はNPNTrのエミツタ、
ベース分離酸化膜８と同一工程で形成される
PNPTrのエミツタ・コレクタ分離酸化膜、９′は
NPNTrのエミツタ・コレクタコンタクト９と同
一工程で形成されるPNPTrのベースコンタクト、
１０′ａ，１０′ｂは高濃度p+領域（外部ベース）
と同一工程で形成されるp+領域で、エミツタ及
びコレクタの一部を構成するものである。
尚、第３図において、NPNトランジスタは第
１図と全く同じもので第１図と同一番号で示して
ある。低濃度p-領域６，６′ａ，６′ｂは約0.4μm
の深さまで形成されており、エミツタ・ベース間
分離酸化膜８及びエミツタコレクタ間分離酸化膜
８′は約0.2μmの深さまで形成されている。ここ
で、多結晶シリコン７，７′と分離酸化膜８，
８′との段差を利用することにより、イオン注入
などの方法で自己整合的に分離酸化膜８，８′の
下部は深く、多結晶シリコン７，７′の下部は浅
く高濃度p+領域１０，１０′ａ，１０′ｂを形成
することができる。また、ラテラルPNPトラン
ジスタのベース幅に相当する部分（図中ａで示
す）上はフオトレジストなど覆つておく。
１図と全く同じもので第１図と同一番号で示して
ある。低濃度p-領域６，６′ａ，６′ｂは約0.4μm
の深さまで形成されており、エミツタ・ベース間
分離酸化膜８及びエミツタコレクタ間分離酸化膜
８′は約0.2μmの深さまで形成されている。ここ
で、多結晶シリコン７，７′と分離酸化膜８，
８′との段差を利用することにより、イオン注入
などの方法で自己整合的に分離酸化膜８，８′の
下部は深く、多結晶シリコン７，７′の下部は浅
く高濃度p+領域１０，１０′ａ，１０′ｂを形成
することができる。また、ラテラルPNPトラン
ジスタのベース幅に相当する部分（図中ａで示
す）上はフオトレジストなど覆つておく。
このような第３図の構造にすると、PNPTrの
少数キヤリアの注入に関与する部分は高濃度で深
いp+領域１０′ａ，１０′ｂとなるので少数キヤ
リアの注入効率も良くなり、一方、NPNトラン
ジスタの特性を劣化させることなく、電流増幅率
を高くすることができる。またPNPTrのエミツ
タ・コレクタ間分離酸化膜８′が約0.2μmの深さ
まで形成されているので、従来表面リーク電流と
して表面付近で流れて電流増幅率に無効であつた
電流分も減少し、それだけさらに電流増幅率を高
くすることができる。このように、電流増幅率を
高くすることが可能である。また、製造的にも後
述する様にすべてNPN，ラテラルPNPTrが同一
製造工程で造られるため、余分な工程を増すこと
なく、しかも自己整合的にすべてのコンタクトが
形成されるので、工程が非常に容易で簡略化でき
る。NPNトランジスタとラテラルPNPトランジ
スタの一体化構造が可能であれば、当然IIL
（I2L：Integrated Injection Logic）も形成でき
るし、また低濃度p-領域を用いて高抵抗を形成
することも可能である。したがつて、この一体化
構造によりアナログ・デイジタル一体化の集積回
路が、非常に高密度で高速、しかも低消費電力で
構成され、工業的にも非常に有効なものとなる。
少数キヤリアの注入に関与する部分は高濃度で深
いp+領域１０′ａ，１０′ｂとなるので少数キヤ
リアの注入効率も良くなり、一方、NPNトラン
ジスタの特性を劣化させることなく、電流増幅率
を高くすることができる。またPNPTrのエミツ
タ・コレクタ間分離酸化膜８′が約0.2μmの深さ
まで形成されているので、従来表面リーク電流と
して表面付近で流れて電流増幅率に無効であつた
電流分も減少し、それだけさらに電流増幅率を高
くすることができる。このように、電流増幅率を
高くすることが可能である。また、製造的にも後
述する様にすべてNPN，ラテラルPNPTrが同一
製造工程で造られるため、余分な工程を増すこと
なく、しかも自己整合的にすべてのコンタクトが
形成されるので、工程が非常に容易で簡略化でき
る。NPNトランジスタとラテラルPNPトランジ
スタの一体化構造が可能であれば、当然IIL
（I2L：Integrated Injection Logic）も形成でき
るし、また低濃度p-領域を用いて高抵抗を形成
することも可能である。したがつて、この一体化
構造によりアナログ・デイジタル一体化の集積回
路が、非常に高密度で高速、しかも低消費電力で
構成され、工業的にも非常に有効なものとなる。
以下、第４図Ａ〜Ｈとともに本発明の（一実施
例における）複合半導体集積回路の具体的な製造
方法を説明する。同図に於ては高周波NPNTr、
ラテラルPNPTr，I2L及び高抵抗Ｒの一体化構造
の製造工程を示す。
例における）複合半導体集積回路の具体的な製造
方法を説明する。同図に於ては高周波NPNTr、
ラテラルPNPTr，I2L及び高抵抗Ｒの一体化構造
の製造工程を示す。
第４図Ａにおいて、２１はたとえばｐ型半導体
基板、２２はn+埋込み層、２３はｎ型エピタキ
シヤル層である。その後、窒化膜のシリコン基板
への応力を緩和するために下地の酸化膜２４を
500Å形成し、窒化膜２５を1000Å形成している。
それから、フオトリソ法で窒化膜２５、下地酸化
膜２４をエツチングする。さらにｎ型エピタキシ
ヤル層２３を1μmエツチングし、窒化膜２５をマ
スクとして選択酸化し、素子間分離酸化膜２６を
2μm形成している。この時、選択酸化は高圧酸化
ですると1000℃，6.5Kg／cm2で150分と非常に短時
間で素子間分離酸化膜２６を形成することがで
き、結晶欠陥が少くなつている。この状態では下
地酸化膜２４、窒化膜２５はまだ残つている。
基板、２２はn+埋込み層、２３はｎ型エピタキ
シヤル層である。その後、窒化膜のシリコン基板
への応力を緩和するために下地の酸化膜２４を
500Å形成し、窒化膜２５を1000Å形成している。
それから、フオトリソ法で窒化膜２５、下地酸化
膜２４をエツチングする。さらにｎ型エピタキシ
ヤル層２３を1μmエツチングし、窒化膜２５をマ
スクとして選択酸化し、素子間分離酸化膜２６を
2μm形成している。この時、選択酸化は高圧酸化
ですると1000℃，6.5Kg／cm2で150分と非常に短時
間で素子間分離酸化膜２６を形成することがで
き、結晶欠陥が少くなつている。この状態では下
地酸化膜２４、窒化膜２５はまだ残つている。
その後、再びフオトリソ法によつて、窒化膜２
５、下地酸化膜２４をエツチングし、選択酸化を
行つてベース・コレクタ間分離酸化膜２７を形成
している。このとき、ベース・コレクタ間分離酸
化膜はシリコン表面から0.5μmの深さまで形成し
ている。高抵抗部分Ｒは窒化膜２５で覆われた状
態のままである（第４図Ｂ）。
５、下地酸化膜２４をエツチングし、選択酸化を
行つてベース・コレクタ間分離酸化膜２７を形成
している。このとき、ベース・コレクタ間分離酸
化膜はシリコン表面から0.5μmの深さまで形成し
ている。高抵抗部分Ｒは窒化膜２５で覆われた状
態のままである（第４図Ｂ）。
なお、同一工程で形成される部分はすべて同じ
番号で示し、名称はNPNTrを中心にして付けて
いる。以後も同様である。その後、窒化膜２５、
下地酸化違２４を除去し、レジスト２８をマスク
として、ボロンをイオン注入する。第４図Ｃにお
いて、２９はボロンのイオン注入によつて形成さ
れたp-領域であり、NPNTrでは抵抗ベース、
PNPTrではエミツタ、コレクタの一部、I2Lでは
ベース（２９ａ）、インジエクタ（２９ｂ）、抵抗
では抵抗領域部分である。イオン飛程（Rp）は
0.3μmになるようドーズ量，エネルギーを制御す
る。この時、マスク合せは厳密な精度が必要でな
く、工程に非常に余裕ができる。その後、多結晶
シリコン３０を3000Å形成してから、窒化膜３１
を500Å形成する。それから、フオトリソ法で窒
化膜３１のパターンを形成する（第４図Ｄ）。
番号で示し、名称はNPNTrを中心にして付けて
いる。以後も同様である。その後、窒化膜２５、
下地酸化違２４を除去し、レジスト２８をマスク
として、ボロンをイオン注入する。第４図Ｃにお
いて、２９はボロンのイオン注入によつて形成さ
れたp-領域であり、NPNTrでは抵抗ベース、
PNPTrではエミツタ、コレクタの一部、I2Lでは
ベース（２９ａ）、インジエクタ（２９ｂ）、抵抗
では抵抗領域部分である。イオン飛程（Rp）は
0.3μmになるようドーズ量，エネルギーを制御す
る。この時、マスク合せは厳密な精度が必要でな
く、工程に非常に余裕ができる。その後、多結晶
シリコン３０を3000Å形成してから、窒化膜３１
を500Å形成する。それから、フオトリソ法で窒
化膜３１のパターンを形成する（第４図Ｄ）。
第４図Ｅにおいては、多結晶シリコン３０を所
定量エツチングし、窒化膜３１をマスクにして選
択酸化を行い、NPNTr部分ではエミツタ・ベー
ス間分離酸化膜３２をシリコン表面から0.2μmの
深さまで形成している。この時、多結晶シリコン
の側面も0.2μm酸化膜が形成されている。なお、
PNPTrでは３２はエミツタ、コレクタ間に形成
され、I2Lではコレクタ、ベース間に形成される
ことになる。
定量エツチングし、窒化膜３１をマスクにして選
択酸化を行い、NPNTr部分ではエミツタ・ベー
ス間分離酸化膜３２をシリコン表面から0.2μmの
深さまで形成している。この時、多結晶シリコン
の側面も0.2μm酸化膜が形成されている。なお、
PNPTrでは３２はエミツタ、コレクタ間に形成
され、I2Lではコレクタ、ベース間に形成される
ことになる。
この分離酸化膜３２を形成することが本発明の
一つの特徴であり、NPNトランジスタにおいて
は、エミツタの側面がすべて酸化膜で覆われるこ
とになり、エミツタ・ベース間の寄生容量は最大
限取り除いたことになる。また、ラテラルPNP
トランジスタにおいては、エミツタ、コレクタ間
に分離酸化膜３２が表面から0.2μmの深さまで形
成されることになるので、表面付近でのリーク電
流が減少し、その分電流増幅率が増加する効果を
持つている。
一つの特徴であり、NPNトランジスタにおいて
は、エミツタの側面がすべて酸化膜で覆われるこ
とになり、エミツタ・ベース間の寄生容量は最大
限取り除いたことになる。また、ラテラルPNP
トランジスタにおいては、エミツタ、コレクタ間
に分離酸化膜３２が表面から0.2μmの深さまで形
成されることになるので、表面付近でのリーク電
流が減少し、その分電流増幅率が増加する効果を
持つている。
その後、窒化膜３１を除去する。さらに新たな
レジスト３３をマスクとして砒素をイオン注入す
る。３４は砒素のイオン注入によつて形成された
n+領域であり、NPNTrでは３４ａがエミツタ、
３４ｂがコレクタクンタクト、I2Lでは３４ｃが
コレクタ、３４ｄがエミツタコンタクトとなる。
Rpは0.1μmになるようドーズ量、エネルギーを制
御している。この時もマスク合せに精度が必要で
なく、非常に余裕がある（第４図Ｆ）。
レジスト３３をマスクとして砒素をイオン注入す
る。３４は砒素のイオン注入によつて形成された
n+領域であり、NPNTrでは３４ａがエミツタ、
３４ｂがコレクタクンタクト、I2Lでは３４ｃが
コレクタ、３４ｄがエミツタコンタクトとなる。
Rpは0.1μmになるようドーズ量、エネルギーを制
御している。この時もマスク合せに精度が必要で
なく、非常に余裕がある（第４図Ｆ）。
次に第４図Ｇにおいては、別のレジスト３５を
マスクとして、ボロンをイオン注入する。３６は
高濃度p+領域であり、３６ａはNPNTrのベース
コンタクト、３６ｂはPNPTrのエミツタ、３６
ｃはPNPTrのコレクタ、３６ｄはI2Lのベース、
３６ｅはI2Lのインジエクタである。この時、高
濃度p+領域３６は多結晶シリコン３０と分離酸
化膜３２の間に3000Åの段差があるので、分離酸
化膜３２の下部は深く、多結晶シリコン３０の下
部は浅く、自己整合的に形成することができる。
マスクとして、ボロンをイオン注入する。３６は
高濃度p+領域であり、３６ａはNPNTrのベース
コンタクト、３６ｂはPNPTrのエミツタ、３６
ｃはPNPTrのコレクタ、３６ｄはI2Lのベース、
３６ｅはI2Lのインジエクタである。この時、高
濃度p+領域３６は多結晶シリコン３０と分離酸
化膜３２の間に3000Åの段差があるので、分離酸
化膜３２の下部は深く、多結晶シリコン３０の下
部は浅く、自己整合的に形成することができる。
この高濃度p+領域３６を形成しているという
ことも本発明の特徴であり、NPNトランジスタ
においては外部ベース抵抗を下げ、高周波特性を
改善するとともにベースコンタクト部を形成する
効果をもつ、ラテラルPNPトランジスタにおい
ては少数キヤリアの注入効率を良くし、電流増幅
率を上げる効果を持つている。I2Lにおいては、
縦型NPNトランジスタの活性ベース層を低濃度
p-領域２９ａで形成しているので、縦型NPNト
ランジスタの電流増幅率を上げることができる。
しかも、高濃度p+領域３６を形成しているから、
インジエクタからベースへの少数キアリアの注入
も良くなり、電流増幅率が向上する。したがつ
て、フアンアウトの増加ならびに速度の増加が可
能となり、特性の良いIILが形成できる。さらに、
高抵抗を形成するのに低濃度p-領域２９を用い
ることができる。たとえば、低濃度p-領域のシ
ート抵抗を3KΩ／□に制御すれば、5μm幅のパ
ターンで15KΩの抵抗を形成するのに、わずか
25μmの長さで形成することができる。従来のpn
接合分離においては通常200Ω／□のベース層が
抵抗に用いられているが、このベース層を用いて
5μm幅のパターンで15KΩの抵抗を形成しようと
すると、実に375μmの長さが必要になる。低濃度
p-領域の抵抗を用いると抵抗自体の面積は実に
１／２５と大幅に縮小できるので非常に高密度とな
る。その後、アルミ３７を配線することによつて
半導体集積回路装置が完成する（第４図Ｈ）。
ことも本発明の特徴であり、NPNトランジスタ
においては外部ベース抵抗を下げ、高周波特性を
改善するとともにベースコンタクト部を形成する
効果をもつ、ラテラルPNPトランジスタにおい
ては少数キヤリアの注入効率を良くし、電流増幅
率を上げる効果を持つている。I2Lにおいては、
縦型NPNトランジスタの活性ベース層を低濃度
p-領域２９ａで形成しているので、縦型NPNト
ランジスタの電流増幅率を上げることができる。
しかも、高濃度p+領域３６を形成しているから、
インジエクタからベースへの少数キアリアの注入
も良くなり、電流増幅率が向上する。したがつ
て、フアンアウトの増加ならびに速度の増加が可
能となり、特性の良いIILが形成できる。さらに、
高抵抗を形成するのに低濃度p-領域２９を用い
ることができる。たとえば、低濃度p-領域のシ
ート抵抗を3KΩ／□に制御すれば、5μm幅のパ
ターンで15KΩの抵抗を形成するのに、わずか
25μmの長さで形成することができる。従来のpn
接合分離においては通常200Ω／□のベース層が
抵抗に用いられているが、このベース層を用いて
5μm幅のパターンで15KΩの抵抗を形成しようと
すると、実に375μmの長さが必要になる。低濃度
p-領域の抵抗を用いると抵抗自体の面積は実に
１／２５と大幅に縮小できるので非常に高密度とな
る。その後、アルミ３７を配線することによつて
半導体集積回路装置が完成する（第４図Ｈ）。
このとき、多結晶シリコン３０はAlの突き抜
けを防止する効果ももつている。
けを防止する効果ももつている。
以上述べてきたように本発明の一体化構造を用
いた半導体装置は、NPNTrにおいては素子間分
離酸化膜、ベース・コレクタ間分離酸化膜、エミ
ツタ・ベース間分離酸化膜を形成することによつ
て、従来周波数特性を悪くする要因となつていた
寄生容量を最大限減少させ、周波数特性を向上さ
せることができる。それ故、さらに高速となる。
また、ラテラルPNPトランジスタにおいても、
NPNトランジスタにおいてエミツタ・ベース間
の寄生容量を減少させているエミツタ、ベース分
離用酸化膜と同時に形成された酸化膜が表面付近
でのリーク電流を防ぐ効果を持ち、それ故電流増
幅率を向上することができ、低消費電力化が可能
となる。
いた半導体装置は、NPNTrにおいては素子間分
離酸化膜、ベース・コレクタ間分離酸化膜、エミ
ツタ・ベース間分離酸化膜を形成することによつ
て、従来周波数特性を悪くする要因となつていた
寄生容量を最大限減少させ、周波数特性を向上さ
せることができる。それ故、さらに高速となる。
また、ラテラルPNPトランジスタにおいても、
NPNトランジスタにおいてエミツタ・ベース間
の寄生容量を減少させているエミツタ、ベース分
離用酸化膜と同時に形成された酸化膜が表面付近
でのリーク電流を防ぐ効果を持ち、それ故電流増
幅率を向上することができ、低消費電力化が可能
となる。
さらに、低濃度p-領域と高濃度p+領域を形成
することによつて、NPNトランジスタの活性ベ
ース層は低濃度p-領域で形成し、電流増幅率の
増加を可能にするとともに、不活性ベース層は高
濃度p+領域で形成し、外部ベース抵抗を下げて
高周波特性を改善し、それ故、高速化が可能とな
る。ラテラルPNPトランジスタにおいては、少
数キヤリアの注入に関与する部分を高濃度p+領
域で形成し、注入効率を良くすることによつて電
流増幅率を上げることができる。それ故、低消費
電力を可能にする。
することによつて、NPNトランジスタの活性ベ
ース層は低濃度p-領域で形成し、電流増幅率の
増加を可能にするとともに、不活性ベース層は高
濃度p+領域で形成し、外部ベース抵抗を下げて
高周波特性を改善し、それ故、高速化が可能とな
る。ラテラルPNPトランジスタにおいては、少
数キヤリアの注入に関与する部分を高濃度p+領
域で形成し、注入効率を良くすることによつて電
流増幅率を上げることができる。それ故、低消費
電力を可能にする。
また、この一体化構造はIIL及び抵抗体にも適
用できるので、IILの電流増幅率を増加させ、フ
アンアウトの増加、速度の改善を図ることができ
る。抵抗体については低濃度p-領域で形成でき
るので大幅に面積を縮小することができ、非常に
高密度になる。
用できるので、IILの電流増幅率を増加させ、フ
アンアウトの増加、速度の改善を図ることができ
る。抵抗体については低濃度p-領域で形成でき
るので大幅に面積を縮小することができ、非常に
高密度になる。
このように本発明の一体化構造はアナログ―デ
ジタル一体化の半導体集積回路装置において、特
にアナログ回路部の面積を大幅に縮小することが
でき、集積回路全体としてもMOS―IC並みに面
積を縮小することが可能となる。しかも、高速、
低消費電力を満足することができ、今後の超LSI
化に大きく寄与し、工業的価値の非常に高いもの
である。
ジタル一体化の半導体集積回路装置において、特
にアナログ回路部の面積を大幅に縮小することが
でき、集積回路全体としてもMOS―IC並みに面
積を縮小することが可能となる。しかも、高速、
低消費電力を満足することができ、今後の超LSI
化に大きく寄与し、工業的価値の非常に高いもの
である。
第１図は本出願人がすでに提案した絶縁分離方
式によるNPNトランジスタの構造断面図、第２
図は同提案したNPNトランジスタと従来の絶縁
分離方式によるラテラルPNPトランジスタとの
一体化構造の断面図、第３図は本発明の一体化構
造の断面図、第４図Ａ〜Ｈは本発明の一実施例に
かかる半導体集積回路の要部製造工程図である。 ４，２６……素子間分離酸化膜、５，５′，２
７……ベース・コレクタ間分離酸化膜、２９……
低濃度p-領域、３０……多結晶シリコン、８，
８′，３２……分離酸化膜、１０，３６……高濃
度p+領域。
式によるNPNトランジスタの構造断面図、第２
図は同提案したNPNトランジスタと従来の絶縁
分離方式によるラテラルPNPトランジスタとの
一体化構造の断面図、第３図は本発明の一体化構
造の断面図、第４図Ａ〜Ｈは本発明の一実施例に
かかる半導体集積回路の要部製造工程図である。 ４，２６……素子間分離酸化膜、５，５′，２
７……ベース・コレクタ間分離酸化膜、２９……
低濃度p-領域、３０……多結晶シリコン、８，
８′，３２……分離酸化膜、１０，３６……高濃
度p+領域。
Claims (1)
- １ 縦形及び横形バイポーラトランジスタの一体
化製造工程であつて、第１の絶縁膜により絶縁分
離された半導体島領域を形成する工程と、前記島
領域以内の縦形トランジスタのベース形成領域と
コレクタコンタクト形成領域間に第２の絶縁膜を
形成し、かつ縦形トランジスタのエミツタ形成領
域と外部ベースコンタクト形成領域間に第３の絶
縁膜及び横形トランジスタのエミツタ形成領域と
コレクタ形成領域間に第４の絶縁膜を形成する工
程と、前記第１、第２の絶縁膜間に縦形トランジ
スタのコレクタコンタクト領域、前記第２、第３
の絶縁膜間に該第２、第３の絶縁膜より浅いエミ
ツタ領域を形成し、かつ縦形トランジスタの活性
ベース領域を形成する工程と、第４の絶縁膜の所
定部にイオン注入マスク材を形成する工程と、縦
形トランジスタの前記エミツタ領域、前記第３、
第４の絶縁膜及び前記マスク材上から不純物を導
入して、前記第３の絶縁膜直下から前記第１、第
３の絶縁物間に及ぶ縦形トランジスタの外部ベー
ス領域および少なくとも前記第４の絶縁膜下で横
形トランジスタのエミツタ、コレクタ間の対向面
に前記外部ベースと同一深さで同一濃度の横形ト
ランジスタのエミツタ及びコレクタの一部を形成
する工程とを備えたことを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555680A JPS56161654A (en) | 1980-05-16 | 1980-05-16 | Semiconductor ic device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6555680A JPS56161654A (en) | 1980-05-16 | 1980-05-16 | Semiconductor ic device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56161654A JPS56161654A (en) | 1981-12-12 |
| JPH0115147B2 true JPH0115147B2 (ja) | 1989-03-15 |
Family
ID=13290387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6555680A Granted JPS56161654A (en) | 1980-05-16 | 1980-05-16 | Semiconductor ic device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56161654A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58110074A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS6252966A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置の製造方法 |
| JP2531133B2 (ja) * | 1985-10-07 | 1996-09-04 | ミノルタ株式会社 | 現像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154283A (en) * | 1978-05-25 | 1979-12-05 | Ibm | Lateral transistor structure |
-
1980
- 1980-05-16 JP JP6555680A patent/JPS56161654A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154283A (en) * | 1978-05-25 | 1979-12-05 | Ibm | Lateral transistor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56161654A (en) | 1981-12-12 |
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