JPS6262063B2 - - Google Patents
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- JPS6262063B2 JPS6262063B2 JP54044809A JP4480979A JPS6262063B2 JP S6262063 B2 JPS6262063 B2 JP S6262063B2 JP 54044809 A JP54044809 A JP 54044809A JP 4480979 A JP4480979 A JP 4480979A JP S6262063 B2 JPS6262063 B2 JP S6262063B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、IIL（インテグレーテツド・インジ
エクシヨン・ロジツク）を有する半導体集積回路
装置に係わる。
エクシヨン・ロジツク）を有する半導体集積回路
装置に係わる。
一般にIILゲートの低電流領域での伝播遅延時
間ｔpdは、主として接合容量のチヤージアツプ時
間で決定される。すなわち、伝播遅延時間ｔpd
は、 ｔpd（ＣEB＋（Ｆ＋２）ＣCB） ・Vbias／２・Ip …(1) で表わされる。ここで、ＣBEはエミツタ・ベース
間接合容量、ＣCBは１つのコレクタ領域当りのコ
レクタ・ベース間接合容量、Ｆはコレクタ数、
Vbiasはインジエクタ電圧、Ipはインジエクタ電
流である。
間ｔpdは、主として接合容量のチヤージアツプ時
間で決定される。すなわち、伝播遅延時間ｔpd
は、 ｔpd（ＣEB＋（Ｆ＋２）ＣCB） ・Vbias／２・Ip …(1) で表わされる。ここで、ＣBEはエミツタ・ベース
間接合容量、ＣCBは１つのコレクタ領域当りのコ
レクタ・ベース間接合容量、Ｆはコレクタ数、
Vbiasはインジエクタ電圧、Ipはインジエクタ電
流である。
第１図は従来のIILを有する半導体集積回路装
置の例の断面図で、この例においては、１の導電
型、例えばＮ型の比較的高い不純物濃度を有する
半導体サブストレイト１上にこれと同導電型で、
これに比し低い不純物濃度を有するエピタキシヤ
ル半導体層２が形成された半導体基体３が設けら
れる。４は半導体基体３の表面に被着された例え
ばSiO2より成る表面不活性化用の絶縁層であ
る。そして半導体層２にはその表面に臨んで複数
の（図示の例では２個）島状のコレクタ領域５を
画成するように、これをとり囲んで半導体層２の
導電型と異なる導電型のＰ型の高不純物濃度のベ
ース領域６が選択的に形成される。そして半導体
層２自体から成り比較的低い不純物濃度を有する
各コレクタ領域５上には、これに比し高不純物濃
度を有し、領域５と同導電型のＮ型の高不純物濃
度のコレクタ電極取り出し領域７が夫々選択的に
形成される。これら領域７は高濃度のベース領域
６に接して設けられている。又、領域７下には領
域５を挾んで対向するように領域６と同導電型の
比較的低い不純物濃度のベース領域８が選択的に
形成される。又、ベース領域６と対向してこれら
の形成と同時にベース電流供給用のインジエクシ
ヨン領域９が選択的に形成される。そしてその外
側には半導体層２を横切つてこれと同導電型式を
有する高不純物濃度のエミツタ電極取り出し領域
１０が選択的に形成される。領域１０上にはオー
ミツクにエミツタ電極１１が形成されてエミツタ
端子Ｅが導出され、インジエクシヨン領域９上に
はインジエクシヨン電極１２がオーミツクに被着
されて、インジエクシヨン端子Inが導出され、ベ
ースの高不純物濃度領域６上にはオーミツクにベ
ース電極１３が被着されてベース端子Ｂが導出さ
れる。更に各島状のコレクタ電極取り出し領域７
上には、夫々コレクタ電極１４がオーミツクに被
着されてコレクタ端子C1，C2…が導出される。
置の例の断面図で、この例においては、１の導電
型、例えばＮ型の比較的高い不純物濃度を有する
半導体サブストレイト１上にこれと同導電型で、
これに比し低い不純物濃度を有するエピタキシヤ
ル半導体層２が形成された半導体基体３が設けら
れる。４は半導体基体３の表面に被着された例え
ばSiO2より成る表面不活性化用の絶縁層であ
る。そして半導体層２にはその表面に臨んで複数
の（図示の例では２個）島状のコレクタ領域５を
画成するように、これをとり囲んで半導体層２の
導電型と異なる導電型のＰ型の高不純物濃度のベ
ース領域６が選択的に形成される。そして半導体
層２自体から成り比較的低い不純物濃度を有する
各コレクタ領域５上には、これに比し高不純物濃
度を有し、領域５と同導電型のＮ型の高不純物濃
度のコレクタ電極取り出し領域７が夫々選択的に
形成される。これら領域７は高濃度のベース領域
６に接して設けられている。又、領域７下には領
域５を挾んで対向するように領域６と同導電型の
比較的低い不純物濃度のベース領域８が選択的に
形成される。又、ベース領域６と対向してこれら
の形成と同時にベース電流供給用のインジエクシ
ヨン領域９が選択的に形成される。そしてその外
側には半導体層２を横切つてこれと同導電型式を
有する高不純物濃度のエミツタ電極取り出し領域
１０が選択的に形成される。領域１０上にはオー
ミツクにエミツタ電極１１が形成されてエミツタ
端子Ｅが導出され、インジエクシヨン領域９上に
はインジエクシヨン電極１２がオーミツクに被着
されて、インジエクシヨン端子Inが導出され、ベ
ースの高不純物濃度領域６上にはオーミツクにベ
ース電極１３が被着されてベース端子Ｂが導出さ
れる。更に各島状のコレクタ電極取り出し領域７
上には、夫々コレクタ電極１４がオーミツクに被
着されてコレクタ端子C1，C2…が導出される。
上述したように通常のこの種IILを有する半導
体集積回路装置においては、そのコレクタ領域が
ベース領域の高不純物濃度領域６によつて取り囲
むようになされて、コレクタの動作領域がコレク
タの直下即ち低不純物のベース埋め込み領域８を
有する部分において、コレクタ電流の通路が形成
されるように、即ち、基体３の厚み方向に関して
エミツタ・コレクタの電流が通ずるようにその動
作領域を形成するものであるがこのような構成に
よる場合、高不純物濃度のコレクタ領域７と高不
純物濃度のベース領域６とが接しているためにこ
こにおけるPN接合ｊの接合容量が可成り大とな
り(1)式におけるＣCBが大となるために伝播遅延時
間ｔpdが比較的大きくなつてしまうという欠点が
ある。
体集積回路装置においては、そのコレクタ領域が
ベース領域の高不純物濃度領域６によつて取り囲
むようになされて、コレクタの動作領域がコレク
タの直下即ち低不純物のベース埋め込み領域８を
有する部分において、コレクタ電流の通路が形成
されるように、即ち、基体３の厚み方向に関して
エミツタ・コレクタの電流が通ずるようにその動
作領域を形成するものであるがこのような構成に
よる場合、高不純物濃度のコレクタ領域７と高不
純物濃度のベース領域６とが接しているためにこ
こにおけるPN接合ｊの接合容量が可成り大とな
り(1)式におけるＣCBが大となるために伝播遅延時
間ｔpdが比較的大きくなつてしまうという欠点が
ある。
本発明においては、このような欠点を回避し、
上述したコレクタ・ベース間接合容量ＣCBを充分
小さくして伝播遅延時間の短縮化を図る。
上述したコレクタ・ベース間接合容量ＣCBを充分
小さくして伝播遅延時間の短縮化を図る。
即ち、本発明においては、第２図に示すように
IILにおける各コレクタ領域の高不純物濃度の領
域７の周辺をこれら領域７と接するように取り囲
んで絶縁層１５を形成し、この絶縁層１５の存在
によつてコレクタの高不純物濃度領域７とベース
の高不純物濃度領域６とが直接接することがない
ようにしてコレクタ・ベース間接合の容量ＣCBの
縮減化を図るものである。
IILにおける各コレクタ領域の高不純物濃度の領
域７の周辺をこれら領域７と接するように取り囲
んで絶縁層１５を形成し、この絶縁層１５の存在
によつてコレクタの高不純物濃度領域７とベース
の高不純物濃度領域６とが直接接することがない
ようにしてコレクタ・ベース間接合の容量ＣCBの
縮減化を図るものである。
更に、本発明の理解を容易にするために本発明
による半導体集積回路装置の一例をその製造方法
の一例と共に第３図以下を参照して詳細に説明す
る。図示の例ではリニア回路のトランジスタと、
IILとが共通の半導体基体３に構成された部分を
示す。
による半導体集積回路装置の一例をその製造方法
の一例と共に第３図以下を参照して詳細に説明す
る。図示の例ではリニア回路のトランジスタと、
IILとが共通の半導体基体３に構成された部分を
示す。
この例では先ず第３図に示すように、第１の導
電型、この例ではＰ型のシリコン半導体サブスト
レイト１を設け、これの上に選択的に、第２の導
電型の複数（図示の例では上述のリニア回路のト
ランジスタを形成すべき部分とIILを形成すべき
部分との２つの）埋め込み領域２０及び２１を選
択的拡散等によつて形成し、サブストレイト１上
に第２導電型のＮ形の比較的低不純物濃度を有す
るシリコン半導体層２をエピタキシヤル成長して
半導体シリコン基体３を形成する。
電型、この例ではＰ型のシリコン半導体サブスト
レイト１を設け、これの上に選択的に、第２の導
電型の複数（図示の例では上述のリニア回路のト
ランジスタを形成すべき部分とIILを形成すべき
部分との２つの）埋め込み領域２０及び２１を選
択的拡散等によつて形成し、サブストレイト１上
に第２導電型のＮ形の比較的低不純物濃度を有す
るシリコン半導体層２をエピタキシヤル成長して
半導体シリコン基体３を形成する。
そして、第４図に示すように、基体３の表面に
基体３に対する酸化のマスクとなる層２２、例え
ばSi3N4層を被着する。このSi3N4層２２下には、
実際上、シリコン基体１上にSi3N4層２２を直接
生成させる場合に生ずる歪の発生を防止するため
に数100Åの薄いSiO2層２３を生成させ、これの
上にSi3N4層２２を生成する。そして、基体３の
半導体層２上のマスク層２２を、周知の技術、例
えば、間接的なフオトエツチングによつて所要の
パターンとなし、不要部分を除去する。すなわ
ち、一方の埋込み領域２０上内に対応する部分に
例えば２つの島状パターンを、他方の埋込み領域
２１上内に対応する部分に１つの島状パターンを
形成する。そして、このSi3N4のマスク層２２を
マスクとして、周知の酸化処理を施して半導体層
２のマスク層２２によつて覆われず外部に露呈し
た表面から埋込み領域２０及び２１に至る深さ
に、厚いSiO2酸化物の絶縁層２４を形成する。
すなわち、酸化物絶縁層２４は、各埋込み領域２
０及び２１の周辺部上と、一方の埋込領域２０上
の半導体層２を２つの部分２４ａ，２４ｂに分離
する部分とに形成する。
基体３に対する酸化のマスクとなる層２２、例え
ばSi3N4層を被着する。このSi3N4層２２下には、
実際上、シリコン基体１上にSi3N4層２２を直接
生成させる場合に生ずる歪の発生を防止するため
に数100Åの薄いSiO2層２３を生成させ、これの
上にSi3N4層２２を生成する。そして、基体３の
半導体層２上のマスク層２２を、周知の技術、例
えば、間接的なフオトエツチングによつて所要の
パターンとなし、不要部分を除去する。すなわ
ち、一方の埋込み領域２０上内に対応する部分に
例えば２つの島状パターンを、他方の埋込み領域
２１上内に対応する部分に１つの島状パターンを
形成する。そして、このSi3N4のマスク層２２を
マスクとして、周知の酸化処理を施して半導体層
２のマスク層２２によつて覆われず外部に露呈し
た表面から埋込み領域２０及び２１に至る深さ
に、厚いSiO2酸化物の絶縁層２４を形成する。
すなわち、酸化物絶縁層２４は、各埋込み領域２
０及び２１の周辺部上と、一方の埋込領域２０上
の半導体層２を２つの部分２４ａ，２４ｂに分離
する部分とに形成する。
次に、第５図に示すように、Si3N4マスク層２
２と、これの下のSiO2層２３との一部を例えば
エツチングによつて除去し、この除去部に、第１
導電型のＰ型の不純物をプレデポジツトし、周知
の第２の酸化処理を行つてSiO2酸化物絶縁層２
４′を形成すると共に、これの下に第１導電型の
Ｐ型の高不純物濃度領域を形成する。すなわち、
一方の埋込み領域２０上に対応し、最終的にリニ
ア回路のトランジスタのベース電極とり出し領域
となる高不純物濃度のベース領域を形成する位置
に対応する部分と、他方の埋込み領域２１上に対
応し最終的にIILの高不純物濃度のベース領域
と、インジエクシヨン領域とを形成する位置に対
応する部分とにおいてSi3N4層２２とこれの下の
SiO2層２３とを選択的にエツチング除去し、こ
の除去によよつて露呈した半導体層２の表面部分
にＰ型の不純物をデポジツト或いはイオン注入
し、加熱酸化処理を施すことによつて、第２の厚
い酸化物絶縁層２４′を形成すると共に、これの
下にリニア回路のトランジスタの高濃度のベース
電極とり出し領域２５と、IILのインジエクシヨ
ン領域１０とベースの高不純物濃度領域６とを選
択的にに形成する。図示の例では、領域２５を環
状パターンに形成し領域６を網目状パターンに形
成した場合である。
２と、これの下のSiO2層２３との一部を例えば
エツチングによつて除去し、この除去部に、第１
導電型のＰ型の不純物をプレデポジツトし、周知
の第２の酸化処理を行つてSiO2酸化物絶縁層２
４′を形成すると共に、これの下に第１導電型の
Ｐ型の高不純物濃度領域を形成する。すなわち、
一方の埋込み領域２０上に対応し、最終的にリニ
ア回路のトランジスタのベース電極とり出し領域
となる高不純物濃度のベース領域を形成する位置
に対応する部分と、他方の埋込み領域２１上に対
応し最終的にIILの高不純物濃度のベース領域
と、インジエクシヨン領域とを形成する位置に対
応する部分とにおいてSi3N4層２２とこれの下の
SiO2層２３とを選択的にエツチング除去し、こ
の除去によよつて露呈した半導体層２の表面部分
にＰ型の不純物をデポジツト或いはイオン注入
し、加熱酸化処理を施すことによつて、第２の厚
い酸化物絶縁層２４′を形成すると共に、これの
下にリニア回路のトランジスタの高濃度のベース
電極とり出し領域２５と、IILのインジエクシヨ
ン領域１０とベースの高不純物濃度領域６とを選
択的にに形成する。図示の例では、領域２５を環
状パターンに形成し領域６を網目状パターンに形
成した場合である。
次に、第７図に示すように、領域２５によつて
とり囲まれた部分にその表面部分を残して半導体
層２中に領域２５に連接してこれと同導電型でこ
れに比し低い不純物濃度のベース領域２６を、ま
た、領域６の網目内に同様にその表面部分を残し
て半導体層２中に、領域６に接してこれと同導電
型で、これに比し低い不純物濃度のベース領域８
を、夫々イオン注入法によつて同時に形成する。
更にマスク層２２と、これの下の層２３とを除去
して拡散窓を形成し、これら窓を通じて領域２６
及び８の上方と、第１の埋込み領域２０上の領域
２５の外側の半導体層２の一部より成る領域３１
上に、夫々これら領域２６及び８と異る導電型の
Ｎ型の高不純物濃度のエミツタ領域２７と、コレ
クタ電極とり出し領域３０と、７とを選択的拡散
によつて形成する。この工程によりＰ型の高不純
物濃度領域２５，６とＮ型の高不純物濃度領域２
７，７とは、第２図に示したように、直接接する
ことはない。これは第１にセルフアラインである
こと、第２に高不純物濃度領域２５，６上に熱酸
化で選択的に形成される酸化膜２４′によつて領
域２５，６の表面が、領域２７，７の表面より深
くできることに因る。２４″はこれら領域２７及
び７の表面にその拡散時に生成された酸化物絶縁
層である。
とり囲まれた部分にその表面部分を残して半導体
層２中に領域２５に連接してこれと同導電型でこ
れに比し低い不純物濃度のベース領域２６を、ま
た、領域６の網目内に同様にその表面部分を残し
て半導体層２中に、領域６に接してこれと同導電
型で、これに比し低い不純物濃度のベース領域８
を、夫々イオン注入法によつて同時に形成する。
更にマスク層２２と、これの下の層２３とを除去
して拡散窓を形成し、これら窓を通じて領域２６
及び８の上方と、第１の埋込み領域２０上の領域
２５の外側の半導体層２の一部より成る領域３１
上に、夫々これら領域２６及び８と異る導電型の
Ｎ型の高不純物濃度のエミツタ領域２７と、コレ
クタ電極とり出し領域３０と、７とを選択的拡散
によつて形成する。この工程によりＰ型の高不純
物濃度領域２５，６とＮ型の高不純物濃度領域２
７，７とは、第２図に示したように、直接接する
ことはない。これは第１にセルフアラインである
こと、第２に高不純物濃度領域２５，６上に熱酸
化で選択的に形成される酸化膜２４′によつて領
域２５，６の表面が、領域２７，７の表面より深
くできることに因る。２４″はこれら領域２７及
び７の表面にその拡散時に生成された酸化物絶縁
層である。
そして、第８図に示すように、絶縁層２４′，
２４″に対してフオトエツチングを行つて電極窓
を穿設し、これら電極窓を通じて領域２７上にエ
ミツタ電極２８を、領域２５上にベース電極２９
を、領域３０上にコレクタ電極３２を、領域１０
上にインジエクシヨン電極１１を、領域６上にベ
ース電極１３を、複数の各領域７上にコレクタ電
極１４を夫々オーミツクに被着する。
２４″に対してフオトエツチングを行つて電極窓
を穿設し、これら電極窓を通じて領域２７上にエ
ミツタ電極２８を、領域２５上にベース電極２９
を、領域３０上にコレクタ電極３２を、領域１０
上にインジエクシヨン電極１１を、領域６上にベ
ース電極１３を、複数の各領域７上にコレクタ電
極１４を夫々オーミツクに被着する。
このようにすれば、サブストレイト１とこれに
対して形成された各埋込み領域２０，２１との間
に形成されたPN接合と厚い絶縁層２４とによつ
て分離されたトランジスタ３３とIIL３４とが形
成された各絶縁層２４，２４′，２４″によつて表
面不活性化用の絶縁層４が形成された集積回路装
置が構成される。すなわち、図示の例ではIIL３
４と共に、Ｎ型のエミツタ領域２７と、Ｐ型のベ
ース領域２６と、この領域２６下の半導体層２の
一部より成るＮ型部分をコレクタ領域３５とし埋
込み領域２０をコレクタの低抵抗領域とする
NPN型のトランジスタ３３が構成される。尚、
ここにIIL３４の高不純物濃度のコレクタ領域７
下には、半導体層２の低不純物濃度のＮ型部分よ
り成る低濃度コレクタ領域５が残存するように領
域７の深さが選ばれ、このようにすることによつ
て第２図で説明したように、高不純物濃度のコレ
クタ領域７と、これの周辺部下に形成される高不
純物濃度のベース領域６とが絶縁層２４′と低濃
度コレクタ領域５に互に直接接することなく設け
られる構造を有する。したがつて、第１図で説明
したような両領域７と６とが直接接して生ずる
P+―N+接合の存在がなく、これに伴う大きな接
合容量を回避できＣCBの縮減化をはかることがで
き、これに伴つて伝播遅延時間の短縮化をはかる
ことができ、加えてP+―N+接合の存在によつて
生じ易い結晶欠陥の発生も効果的に回避でき、雑
音の低減化をはかることができる。さらに、低濃
度コレクタ領域５により、ベース領域の大きさを
必要最小限に制御することが可能となり、動作速
度を上げることができる。
対して形成された各埋込み領域２０，２１との間
に形成されたPN接合と厚い絶縁層２４とによつ
て分離されたトランジスタ３３とIIL３４とが形
成された各絶縁層２４，２４′，２４″によつて表
面不活性化用の絶縁層４が形成された集積回路装
置が構成される。すなわち、図示の例ではIIL３
４と共に、Ｎ型のエミツタ領域２７と、Ｐ型のベ
ース領域２６と、この領域２６下の半導体層２の
一部より成るＮ型部分をコレクタ領域３５とし埋
込み領域２０をコレクタの低抵抗領域とする
NPN型のトランジスタ３３が構成される。尚、
ここにIIL３４の高不純物濃度のコレクタ領域７
下には、半導体層２の低不純物濃度のＮ型部分よ
り成る低濃度コレクタ領域５が残存するように領
域７の深さが選ばれ、このようにすることによつ
て第２図で説明したように、高不純物濃度のコレ
クタ領域７と、これの周辺部下に形成される高不
純物濃度のベース領域６とが絶縁層２４′と低濃
度コレクタ領域５に互に直接接することなく設け
られる構造を有する。したがつて、第１図で説明
したような両領域７と６とが直接接して生ずる
P+―N+接合の存在がなく、これに伴う大きな接
合容量を回避できＣCBの縮減化をはかることがで
き、これに伴つて伝播遅延時間の短縮化をはかる
ことができ、加えてP+―N+接合の存在によつて
生じ易い結晶欠陥の発生も効果的に回避でき、雑
音の低減化をはかることができる。さらに、低濃
度コレクタ領域５により、ベース領域の大きさを
必要最小限に制御することが可能となり、動作速
度を上げることができる。
上述したように本発明によるIILを有する半導
体集積回路によれば、IILの特性の改善をはかる
ことができる。
体集積回路によれば、IILの特性の改善をはかる
ことができる。
第１図は従来の半導体集積回路装置の要部の略
線的拡大断面図、第２図は本発明による半導体集
積回路装置の一例の要部の略線的拡大断面図、第
３図ないしは第８図は本発明装置の一例の製造工
程図である。 １はサブストレイト、２は半導体層、３は半導
体基体、３４はIIL、８はその低不純物濃度のベ
ース領域、６は高不純物濃度のベース領域、７は
高不純物濃度のコレクタ領域、１０はインジエク
シヨン領域、２４，２４′，２４″は絶縁層であ
る。
線的拡大断面図、第２図は本発明による半導体集
積回路装置の一例の要部の略線的拡大断面図、第
３図ないしは第８図は本発明装置の一例の製造工
程図である。 １はサブストレイト、２は半導体層、３は半導
体基体、３４はIIL、８はその低不純物濃度のベ
ース領域、６は高不純物濃度のベース領域、７は
高不純物濃度のコレクタ領域、１０はインジエク
シヨン領域、２４，２４′，２４″は絶縁層であ
る。
Claims (1)
- 【特許請求の範囲】 １ IILを有する半導体集積回路装置において、 IILのコレクタの高不純物濃度領域をとり囲ん
で該領域に接して絶縁層が設けられ、 該絶縁層下にベース領域の高不純物濃度領域が
設けられ、 上記コレクタの高不純物濃度領域下にコレクタ
の低不純物濃度領域が設けられ、 上記コレクタの高不純物濃度領域と上記ベース
領域の高不純物濃度領域は該コレクタの高不純物
濃度領域側面では、上記絶縁層により分離され、
該コレクタの高不純物濃度領域底面では、上記コ
レクタの低不純物濃度領域により分離されたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4480979A JPS55138270A (en) | 1979-04-12 | 1979-04-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4480979A JPS55138270A (en) | 1979-04-12 | 1979-04-12 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138270A JPS55138270A (en) | 1980-10-28 |
| JPS6262063B2 true JPS6262063B2 (ja) | 1987-12-24 |
Family
ID=12701749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4480979A Granted JPS55138270A (en) | 1979-04-12 | 1979-04-12 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138270A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3334168B2 (ja) * | 1991-09-24 | 2002-10-15 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
-
1979
- 1979-04-12 JP JP4480979A patent/JPS55138270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138270A (en) | 1980-10-28 |
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