JP3334168B2

JP3334168B2 - 半導体集積回路装置の製造方法

Info

Publication number: JP3334168B2
Application number: JP17963492A
Authority: JP
Inventors: 茂樹澤田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1991-09-24
Filing date: 1992-07-07
Publication date: 2002-10-15
Anticipated expiration: 2017-10-15
Also published as: JPH05190779A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置とそ
の製造方法に関し、特に自己整合型の超高速バイポーラ
トランジスタとＩＩＬ素子を同一半導体基板上に形成す
るものである。

【０００２】

【従来の技術】高速ＥＣＬ（Emitter-Coupled Logic）
回路や、アナログ回路等の他のバイポーラ回路は同一チ
ップ上に集積するることが容易である。このため、ディ
ジタル回路とアナログ回路とを共存させた集積回路にＩ
ＩＬ（Integrated Injection Logic）素子が広く用いら
れている。

【０００３】図３にＩＩＬ素子の回路構成図を示す。Ｉ
ＩＬ素子を構成する縦型トランジスタは、通常の縦型ト
ランジスタと異なり、キャリアが逆方向に動く。通常の
縦型トランジスタは、表面に近い高濃度の拡散層からエ
ミッタ、ベース、コレクタと配列されている。これに対
してＩＩＬ素子の縦型トランジスタは、表面に近い高濃
度の拡散層からコレクタ、ベース、エミッタと配列され
ている。すなわち、ＩＩＬ素子の縦型トランジスタは通
常の縦型トランジスタと比べて逆方向構造を持ってい
る。ＩＩＬ素子はこのような逆方向構造を持つ縦型ＮＰ
Ｎトランジスタ１と、横型ＰＮＰトランジスタ２とで構
成された論理素子である。

【０００４】横型ＰＮＰトランジスタ２は、逆方向構造
を持つ縦型ＮＰＮトランジスタ１のベースをコレクタと
する複合構造になっている。ここでＰＮＰトランジスタ
２は、ＮＰＮトランジスタ１のベースに電荷を注入する
インジェクタ３として働く。また縦型ＮＰＮトランジス
タ１はインバータとして動作する。

【０００５】ところで近年バイポーラトランジスタは、
自己整合技術を用いて微細化が図られ、高速のＥＣＬ回
路を実現できることが、特公平２−１０８４５１号公報
に記述されている。この内容について図面を用いて以下
に説明する。

【０００６】図４（ａ）〜（ｄ）は、従来の自己整合技
術を用いたＮＰＮバイポーラトランジスタの製造方法を
説明するための工程順断面図である。

【０００７】シリコン基板１１の表面に埋め込みコレク
タ層１２を形成する。この後、シリコン基板１１上にエ
ピタキシャル層１３を成長する。次に素子分離用のＬＯ
ＣＯＳ膜１４をエピタキシャル層１３表面の所定領域に
形成する。この後、ベース引出し電極１５となるポリシ
リコン膜と、続いて酸化膜１６を全面に成長する。さら
に、イオン注入により不純物であるボロンをベース引出
し電極１５となるポリシリコン膜に導入する。フォトリ
ソグラフィで用いられるレジストをマスクに酸化膜１６
とベース引出し電極１５となるポリシリコン膜を選択的
にエッチング除去する。このようにしてエピタキシャル
層１３表面の真性ベース領域１７を露出させる（図４
（ａ））。

【０００８】次に、窒化膜１８を酸化膜１６と真性ベー
ス領域１７との上に成長する。この後、熱処理によりベ
ース引出し電極１５であるポリシリコン膜から不純物の
ボロンをエピタキシャル層１３表面の真性ベース領域１
７の周辺部に導入し、外部ベース層１９を形成する（図
４（ｂ））。

【０００９】さらに、全面にポリシリコン膜を成長す
る。この後、このポリシリコン膜を異方性エッチングす
る。このエッチングによってベース引出し電極であるポ
リシリコン膜１５の側壁にポリシリコンサイドウォール
２０を形成する。このポリシリコンサイドウォール２０
をマスクに窒化膜１８をエッチング除去する。次に、ベ
ース引出し電極１５であるポリシリコン膜と自己整合的
にエミッタ引出し電極部開口２１を形成する（図４
（ｃ））。

【００１０】最後に、全面にポリシリコン膜を成長す
る。この後、ポリシリコン膜をフォトリソグラフィで形
成したレジストをマスクにエッチングする。これによっ
てエミッタ引出し電極２２が形成される。その後、エミ
ッタ引出し電極２２にイオン注入を用いて不純物である
ボロンを導入する。この後、熱処理を施しボロンをエミ
ッタ引出し電極部開口２１を通して、エピタキシャル層
１３表面の真性ベース領域１７に導入する。以上のよう
にして真性ベース層２３が形成される。さらにエミッタ
引出し電極２２にイオン注入を用いて不純物である砒素
を導入する。この後、熱処理により不純物の砒素をエミ
ッタ引出し電極部開口２１を通して真性ベース層２３中
に導入する。これによってエミッタ層２４が形成される
（図４（ｄ））。

【００１１】

【発明が解決しようとする課題】上記従来の技術では、
ベース引出し電極１５にポリシリコン膜を用いて自己整
合的にベース引出し電極１５とエミッタ引出し電極開口
２１およびエミッタ層２４を形成している。また、エミ
ッタ引出し電極２２であるポリシリコン膜から不純物を
拡散させて真性ベース層２３を形成する。ところが、上
記した従来のトランジスタの構造を用いて、ＥＣＬ回路
や高周波のリニア回路と、ＩＩＬ素子とを同一基板上に
集積化しようとすると、次の点が問題となる。

【００１２】自己整合技術を用いて超高速の動作をする
トランジスタを形成し、別の工程でＩＩＬ素子を形成す
ることになる。この場合、工程数が増加し、製造コスト
が高くつき、生産上の歩留まりを低下させる。

【００１３】このような理由から、ＩＩＬ素子を構成し
ている逆方向構造を持つ縦型トランジスタも自己整合技
術を用いて形成する必要がある。逆方向構造を持つ縦型
トランジスタのエミッタである真性ベース層下にはエピ
タキシャル層１３が形成されている。エピタキシャル層
１３の不純物濃度は、埋め込みコレクタ層１２や真性ベ
ース層２３のそれに比べて低い。このため、エピタキシ
ャル層１３の低い不純物濃度である領域の厚さが厚くな
ると、キャリア注入効率が低くなり、電流増幅率を低下
させる。このためＩＩＬ素子の動作は不安定なものにな
る。

【００１４】また、低い不純物濃度である領域の厚さが
厚くなると、ＩＩＬ素子を動作させる場合、逆方向構造
の縦型トランジスタのエミッタ層となるエピタキシャル
層１３に蓄積される少数キャリアが増加する。ＩＩＬ素
子の動作速度は、この少数キャリアの充放電で決まる。
このためＩＩＬ素子の動作速度は低下する。

【００１５】上記問題点に鑑み、本発明の目的は、工程
数や製造コストを増やさず、また高速で安定動作のでき
るＩＩＬ素子を持つ半導体集積回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体集積回路装置は、第１導電型の半導体
基板上に、順方向構造を持つ第１の縦型半導体素子と、
ＩＩＬ素子の内の逆方向構造を持つ第２の縦型半導体素
子とから少なくとも構成され、前記第１の縦型半導体素
子の第２導電型のエミッタ層と、前記第２の縦型半導体
素子の第２導電型のコレクタ層と、前記第１の縦型半導
体素子の第１導電型の外部べース層と、前記第２の縦型
半導体素子の第１導電型のベースコンタクト層とで構成
され、前記エミッタ層と前記外部ベース層が自己整合的
に形成され、前記コレクタ層と前記ベースコンタクト層
が自己整合的に形成されている。

【００１７】また、第１導電型の半導体基板上に形成さ
れた第２導電型の半導体層と、前記半導体層中の第１と
第２の半導体素子領域の周辺部に形成された２つの第１
導電型の第１の拡散層と、前記第１の拡散層の引出し電
極として形成された第１導電型の第１の多結晶半導体膜
と、前記第１の拡散層間に形成された第２導電型の第２
の拡散層と、前記第２の拡散層の引出し電極として形成
された第２導電型の第２の多結晶半導体膜を備え、前記
第１の半導体素子領域には前記第１の拡散層の接合深さ
より浅く形成された第１導電型の第３の拡散層と、前記
第２の半導体素子領域には前記第１の拡散層の深さより
深く形成された第１導電型の第４の拡散層である。

【００１８】上記課題を解決するために本発明の半導体
集積回路装置の製造方法は、第１導電型の半導体基板上
に第２導電型の半導体層を形成する工程と、前記半導体
層の第１の半導体素子領域に第１導電型の第１の拡散層
を形成する工程と、前記半導体基板上に第１の多結晶半
導体膜を形成する工程と、前記第１の多結晶半導体膜上
に第１の絶縁膜を形成する工程と、前記第１の多結晶半
導体膜に第１導電型の第１の不純物を導入する工程と、
前記第１の絶縁膜と前記第１の多結晶半導体膜とを選択
的にエッチング除去し、第１の開口を形成する工程と、
少なくとも前記第１の開口内に第２の絶縁膜を形成する
工程と、前記第１の不純物を前記半導体層に導入し、第
１導電型の第２の拡散層を形成する工程と、前記第２の
絶縁膜に第２の開口を形成する工程と、前記第２の開口
内に第２の多結晶半導体膜を成長する工程と、前記第１
の半導体素子領域以外の第２の半導体素子領域の前記第
２の多結晶半導体膜に選択的に第１導電型の第２の不純
物を導入する工程と、前記第２の開口を通して前記第２
の不純物を前記半導体層に導入し、第３の拡散層を形成
する工程と、すべての前記第２の多結晶半導体膜に第２
導電型の第３の不純物を導入する工程と、前記第２の開
口を通して前記第３の不純物を前記半導体層に導入し、
第２導電型の第４の拡散層を形成する工程を備えてい
る。

【００１９】

【作用】本発明の半導体集積回路とその製造方法による
と、ＩＩＬ素子を構成する逆方向構造を持つ縦型トラン
ジスタのベース引出し電極やコレクタ層を、それぞれ自
己整合技術を用いて順方向構造を持つ通常の縦型トラン
ジスタのベース引出し電極やエミッタ層と同じ工程で形
成できる。

【００２０】これによって、自己整合技術を用いて順方
向構造を持つ縦型トランジスタとＩＩＬ素子とを同一基
板上に集積化することができる。

【００２１】また、従来の技術に示した自己整合技術を
用いた超高速の動作ができる順方向構造の縦型トランジ
スタでは、ポリシリコン膜で形成されたエミッタ電極か
ら不純物を拡散させてベース層を形成する。しかし、本
発明の製造方法では、ＩＩＬ素子を構成する逆方向構造
を持つ縦型トランジスタの真性ベース層の接合の深さ
が、順方向構造を持つ縦型トランジスタのものより深く
形成することができる。

【００２２】したがって、逆方向構造を持つ縦型トラン
ジスタの真性ベース層下に形成されたエピタキシャル層
の低い不純物濃度を持つ領域を薄くできる。

【００２３】このようにエピタキシャル層の低い不純物
濃度を持つ領域を薄くできるので、逆方向構造を持つ縦
型トランジスタの電流増幅率を低下させることがない。

【００２４】さらに、少数キャリアが蓄積されることが
ないので、ＩＩＬ素子を高速で動作させることができ
る。

【００２５】

【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の一実施例の半導体集積回路の断面
図である。

【００２６】比抵抗１０Ωｃｍ程度のＰ型シリコン基板
３１上には、おもに次の３つの領域で構成されている。
１つは、極めて薄い厚さのベースを持ち、超高速での動
作が可能な順方向構造を持つ縦型ＮＰＮトランジスタ３
２が形成された領域。２つは、ＩＩＬ素子の逆方向構造
を持つ縦型ＮＰＮトランジスタ３３が形成された領域。
３つは、ＩＩＬ素子のインジェクタとなる横型ＰＮＰト
ランジスタ３４が形成された領域である。

【００２７】Ｐ型シリコン基板３１を用いると、超高速
の縦型ＮＰＮトランジスタ３２や、ＩＩＬ素子で高速の
動作が要求される縦型ＮＰＮトランジスタ３３を、ＮＰ
Ｎ型を持つトランジスタで構成できる。このためキャリ
アの移動度が、ＮＰＮトランジスタよりＰＮＰトランジ
スタの方が高くなるためである。また、各不純物の拡散
速度の関係からＮＰＮトランジスタの方が、浅いエミッ
タ・ベース接合を形成できる。このため素子の動作速度
を高速にできる。

【００２８】シリコン基板３１表面の所定領域に、Ｎ型
埋め込み層３５が形成されている。埋め込み層３５は、
ＮＰＮトランジスタ３２のＮ型埋め込みコレクタ層３５
ａと、ＮＰＮトランジスタ３３の埋め込みエミッタ層３
５ｂとで構成されている。

【００２９】ここで、ＮＰＮトランジスタ３３の埋め込
みエミッタ層３５ｂは、ＩＩＬ素子のＰＮＰトランジス
タ３４のベース引出しを兼ねている。この埋め込み層３
５の接合深さは１〜２μｍで、そのシート抵抗は５０〜
１００Ω／□である。

【００３０】この埋め込み層３５の接合深さが２μｍ以
上になると、寄生の接合容量が大きくなる。これは素子
が高速で動作するのを妨げる。シート抵抗が１００Ω／
□以上になると、寄生抵抗が大きくなり、素子が高速で
動作するのを妨げる。接合深さが１μｍ以下、あるいは
シート抵抗が５０Ω／□以下にしようとすると、埋め込
み層３５の表面濃度が３×１０¹⁹ｃｍ^-3を越える。埋め
込み層３５を形成した後に施される熱処理によって埋め
込み層３５内の不純物が上部へせり上がる。これによっ
て素子の耐圧は劣化してしまう。

【００３１】次に、シリコン基板３１上にはＮ型エピタ
キシャル層３６が成長されている。エピタキシャル層３
６の膜厚は１μｍで、その比抵抗は０.５Ωｃｍ程度に
してある。エピタキシャル層３６の膜厚は、０.６〜１.
２μｍ程度で使用される。ここでエピタキシャル層３６
の膜厚が厚いと、素子が動作する速度は低くなる。逆に
エピタキシャル層３６の膜厚が薄いと、素子の素子耐圧
が低下してしまう。

【００３２】エピタキシャル層３６は、ＮＰＮトランジ
スタ３２ではコレクタとして、ＮＰＮトランジスタ３３
ではエミッタとして、ＰＮＰトランジスタ３４ではベー
スとして動作する。このため、ＮＰＮトランジスタ３２
ではエピタキシャル層３６のこの部分をＮ型エピコレク
タと呼ぶ。同様に、ＮＰＮトランジスタ３ではそれをエ
ピエミッタと呼ぶ。

【００３３】エピタキシャル層３６表面には、素子分離
用のＬＯＣＯＳ膜３７が形成されている。ＬＯＣＯＳ膜
３７の膜厚は１〜１.５μｍの厚さである。ＬＯＣＯＳ
膜３７は、ＮＰＮトランジスタ３２と、ＮＰＮトランジ
スタ３３やＰＮＰトランジスタ３４とを電気的に分離す
るのに設けられている。

【００３４】ＬＯＣＯＳ膜３７の膜厚がエピタキシャル
層３６の膜厚より浅いと、シリコン基板３１とＰ型拡散
層間での耐圧が低下する。ここで、Ｐ型拡散層は、後述
するＮＰＮトランジスタ３２，３３のベース層４７，４
８、外部ベース層４９、ベースコンタクト層５０と、Ｐ
ＮＰトランジスタ３４のエミッタ層５１、コレクタ層５
２を指す。さらに、シリコン基板３１とエピタキシャル
層３６とＰ型拡散層とで形成される寄生ＰＮＰトランジ
スタが構成される。

【００３５】寄生ＰＮＰトランジスタが形成されると、
シリコン基板３１とＰ型拡散層間とのリーク電流が増加
したり、ラッチアップ現象が生じ、特性が劣化する。

【００３６】次に、シリコン基板３１上の所定領域に、
Ｐ型ポリシリコン膜が形成されている。このポリシリコ
ン膜３８は、ＮＰＮトランジスタ３２のベース引出し電
極３８ａとして、またＮＰＮトランジスタ３３のベース
引出し電極３８ｂとして、さらにはＰＮＰトランジスタ
３４のエミッタ引出し電極３８ｃとなるインジェクタ引
出し電極である。ここで、ベース引出し電極３８ｂはＰ
ＮＰトランジスタ３４のコレクタ引出し電極を兼ねてい
る。さらに、ポリシリコン膜３８は、ＮＰＮトランジス
タ３２のベース引出し電極３８ｄとＮＰＮトランジスタ
３３のベース引出し電極３８ｅとを構成している。ベー
ス引出し電極３８ｄ，３８ｅは、それぞれのベース抵抗
を下げるために設けられている。

【００３７】このポリシリコン膜３８の膜厚は４００ｎ
ｍで、そのシート抵抗は１００Ω／□程度である。ポリ
シリコン膜３８の膜厚は３００〜５００ｎｍで使用され
る。ポリシリコン膜３８の膜厚が３００ｎｍ以下では、
シート抵抗が増加してしまう。逆にポリシリコン膜３８
の膜厚が５００ｎｍ以上では、基板表面の段差が増加す
る。また、ポリシリコン膜３８のシート抵抗は７０〜１
３０Ω／□で使用される。ポリシリコン膜３８のシート
抵抗が１３０Ω／□以上であると、ベース抵抗が増加す
る。このため素子の動作速度は低下してしまう。

【００３８】ポリシリコン膜３８のシート抵抗が７０Ω
／□以下であると、ポリシリコン膜３８からの拡散によ
って形成される外部ベース層の不純物濃度が大きくな
り、外部ベース層が深くなる。このため素子の耐圧は低
下してしまい、さらには素子の動作速度は低下する。

【００３９】さらにポリシリコン膜３８には、１〜１.
５μｍ幅の開口３９が形成されている。この時、ポリシ
リコン膜３８の幅が１μｍ以下であると、そのパターン
形成における加工バラツキが起こりやすくなり、素子特
性にばらつきが生じる。１.５μｍ以上であれば容量が
増加し、素子の動作速度を低下させる。

【００４０】開口３９の内壁には、膜厚５０〜１２０ｎ
ｍの窒化膜４０が形成されている。ここで窒化膜４０の
膜厚が５０ｎｍ以下であると、素子の動作速度を低下さ
せる寄生容量が増加する。また、電気的に絶縁させるこ
とが困難で、素子の信頼性を低下させることになる。一
方、膜厚が１２０ｎｍ以上であれば膜の応力によって、
素子特性が劣化してしまう。

【００４１】ＮＰＮトランジスタ３２、３３のそれぞれ
のコンタクトが形成される領域の窒化膜４０は除去され
ており、下地のシリコン基板３１が露出している。

【００４２】この時、ＰＮＰトランジスタ３４の領域に
ある窒化膜４０は除去されずに残存している。

【００４３】窒化膜４０の側壁上にはポリシリコン膜が
形成されている。ＮＰＮトランジスタ３２とＮＰＮトラ
ンジスタ３３とＰＮＰトランジスタ３４のそれぞれのコ
ンタクトが形成される領域のポリシリコン膜は除去さ
れ、ポリシリコンサイドウォール４１が形成されてい
る。ここでＮＰＮトランジスタ３２とＮＰＮトランジス
タ３３とに形成された窒化膜４０の開口幅とこのポリシ
リコン膜の開口幅とは等しく形成されている。このポリ
シリコンサイドウォール４１の幅は約２００ｎｍ程度で
ある。

【００４４】ここでポリシリコンサイドウォール４１の
幅は、各拡散層の不純物濃度プロファイルや加工設備の
精度に合わせて最適化が必要である。ここで、各拡散層
は後述する外部ベース層４９、真性ベース層４７、エミ
ッタ層５３、ベースコレクタ層５０、コレクタ層５４を
指す。もしポリシリコンサイドウォール４１の膜厚が厚
いと、素子の耐圧が低下してしまう。また、ベース抵抗
が増加する。膜厚が薄いと素子の動作速度が遅くなる。
ここで、ベース抵抗は、真性ベース層４７の抵抗、詳細
には真性ベース層４７と外部ベース層４９との重なり合
った領域の抵抗を指す。

【００４５】図面では、ＰＮＰトランジスタ３４やＬＯ
ＣＯＳ膜３７上にポリシリコンサイドウォール４１が形
成されているが、ここには必ずしも形成する必要はな
い。

【００４６】このようにポリシリコンサイドウォール４
１と窒化膜４０とが開口された部分は、ＮＰＮトランジ
スタ３２のエミッタ引出し部開口４２とＮＰＮトランジ
スタ３３のコレクタ引出し部開口４３となる。

【００４７】ここで、エミッタ引出し部開口４２やコレ
クタ引出し部開口４３は、ベース引出し電極３８ａ，３
８ｂまでの距離が約３００ｎｍ程度である。すなわち、
それぞれの開口周囲のどの位置においても等距離になる
ように自己整合的に形成されている。

【００４８】エミッタ引出し部開口４２とコレクタ引出
し部開口４３には、それぞれエミッタ引出し電極４４と
コレクタ引出し電極４５とが形成されている。エミッタ
引出し電極４４とコレクタ引出し電極４５とは、膜厚３
００ｎｍ程度のポリシリコン膜で形成されている。ポリ
シリコン膜の膜厚は２００〜３５０ｎｍを用いることが
できる。この膜厚が３５０ｎｍより厚いと、電極の抵抗
が増加してしまう。一方、膜厚が２００ｎｍより薄い
と、ＮＰＮトランジスタ３２の電流増幅率が低下する。
また、膜厚が薄いと、電極の抵抗を下げるためにこのポ
リシリコン膜にイオン注入した際、そのイオンがポリシ
リコン膜を突き抜け、シリコン基板３１内の素子が形成
される領域に導入されてしまう。

【００４９】この時、ベース引出し電極３８ａ，３８
ｂ，３８ｄ，３８ｅの一部上に膜厚２００ｎｍのＣＶＤ
酸化膜４６が、その周辺に窒化膜４０が形成されてい
る。これによって、ベース引出し電極３８ａ，３８ｂ，
３８ｄ，３８ｅとエミッタ引出し電極４４あるいはコレ
クタ引出し電極４５とが電気的に分離されている。

【００５０】ＣＶＤ酸化膜４６の膜厚には、１５０〜３
００ｎｍにするのがよい。膜厚が薄いと寄生容量が増加
してしまう。また、膜厚が厚いと基板表面の段差が大き
くなってしまう。

【００５１】エピタキシャル層３６中には、ＮＰＮトラ
ンジスタ３２のＰ型真性ベース層４７が形成されてい
る。真性ベース層４７の接合深さは０.１５μｍ程度
で、その表面濃度は１×１０¹⁹ｃｍ^-3程度である。真性
ベース層４７の接合深さは０.１〜０.２０μｍ程度が最
適である。これより薄いと素子の耐圧が低下してしま
う。また、これより厚いと素子が動作速度が遅くなって
しまう。

【００５２】また、真性ベース層４７の表面濃度は５×
１０¹⁸〜２×１０¹⁹ｃｍ^-3の間で用いるのがよい。これ
より表面濃度が小さいと、素子の耐圧が低下してしま
い、真性ベース層４７のベース抵抗が増加する。表面濃
度が高いと、ＮＰＮトランジスタ３２の電流増幅率が低
下し、その動作速度が低下してしまう。

【００５３】さらにエピタキシャル層３６中には、ＮＰ
Ｎトランジスタ３３のＰ型ベース層４８が形成されてい
る。ベース層４８の接合深さは０.５μｍ程度で、その
表面濃度は（１〜３）×１０¹⁷ｃｍ^-3である。ベース層
４８の接合深さは０.４〜０.７μｍが適切である。これ
よりも浅い接合深さでは、低い不純物濃度を持つエピタ
キシャル層３６の厚さが厚くなってしまう。これが厚い
と、素子の動作速度が低下してしまうとともに、素子の
動作マージンを低下してしまう。逆に接合深さが深い
と、接合容量が増加し、やはり素子が動作速度を低くし
てしまう。すなわちエピタキシャル層３６の厚さを制御
するためには、ベース層４８の接合深さを精度よく制御
することが必要である。

【００５４】同様にベース層４８の不純物濃度について
も重要なファクターである。ベース層４８の表面濃度が
１×１０¹⁷ｃｍ^-3以下では素子の耐圧は低下してしま
い、製造上のバラツキに対するマージンが小さくなる。
表面濃度が３×１０¹⁷ｃｍ^-3以上であれば接合容量が増
加し、素子の動作速度を低下させる。

【００５５】また、ＮＰＮトランジスタ３２のベース引
出し電極３８ａ直下の素子領域には、Ｐ型外部べース層
４９が形成されている。外部べース層４９は、その接合
深さが０.３μｍ程度で、表面濃度が（１〜３）×１０
²⁰ｃｍ^-3になるように形成されている。外部ベース層４
９の接合深さは０.２〜０.３５μｍの値に設定するのが
よい。外部ベース層４９の表面濃度が１×１０²⁰ｃｍ^-3
以下か、あるいは外部ベース層４９の接合深さが０.２
μｍ以下であれば、ベース抵抗が増加するとともに、素
子の耐圧が低下する。また、表面濃度が３×１０²⁰ｃｍ
^-3以上で、外部ベース層４９の接合深さが０.３５μｍ
以上であれば、素子の動作速度を低下させる。

【００５６】また、ＮＰＮトランジスタ３３のベース引
出し電極３８ｂ直下の素子領域には、ＮＰＮトランジス
タ３３のＰ型ベースコンタクト層５０が形成されてい
る。ベースコンタクト層５０は、接合深さが０.３μｍ
程度で、表面濃度が（１〜３）×１０²⁰ｃｍ^-3で形成さ
れている。ここで、ベース引出し電極３８ｂは、ＰＮＰ
トランジスタ３４のコレクタ引出し電極を兼ねている。

【００５７】ベースコンタクト層５０の接合深さと、表
面濃度はＮＰＮトランジスタ３２の外部ベース層４９と
同時に作るので０.３μｍとなる。このためその作製条
件は外部ベース層４９の場合と全く同じで、接合深さは
０.２〜０.３５μｍが適当である。

【００５８】ＰＮＰトランジスタ３４のエミッタ引出し
電極３８ｃとなるインジェクタ引出し電極直下の素子領
域には、ＰＮＰトランジスタ３４のＰ型エミッタ層５１
とＰ型コレクタ層５２とが形成されている。エミッタ層
５１とコレクタ層５２との接合深さと、表面濃度はＮＰ
Ｎトランジスタ３２の外部ベース層４９と同時に作るの
で、やはり接合深さは０.２〜０.３μｍで、表面濃度は
（１〜３）×１０²⁰ｃｍ^-3である。

【００５９】以上のように外部べース層４９とベース引
出し電極３８ｂとエミッタ引出し電極３８ｃ、エミッタ
層５１とコレクタ層５２とは、全て、それぞれの接合深
さが０.２〜０.３μｍ程度で、表面濃度が（１〜３）×
１０²⁰ｃｍ^-3である。

【００６０】さらに、ＮＰＮトランジスタ３２のエミッ
タ引出し電極４４下に形成されたＰ型真性ベース層４７
中にはＮ型エミッタ層５３が、接合深さ０.０５μｍ
で、表面濃度が３×１０²⁰ｃｍ^-3程度に形成されてい
る。エミッタ層５３の接合深さは０.０３〜０.０８μｍ
に設定して有る。また、エミッタ層５３の表面濃度は
（２〜５）×１０²⁰ｃｍ^-3にするのがよい。エミッタ層
５３の表面濃度が２×１０²⁰ｃｍ^-3以下か、あるいは接
合深さが０.０３μｍ以下であれば、寄生抵抗が増大し
てしまい、素子の動作速度が低下する。また、表面濃度
が５×１０²⁰ｃｍ^-3以上か、接合深さが０.０８μｍ以
上であれば、今度は寄生容量が大きくなり、やはり素子
の動作速度が低下する。

【００６１】ＮＰＮトランジスタ３３のコレクタ引出し
電極４５下に形成されたベース層４８中にはＮ型コレク
タ層５４が形成されている。コレクタ層５４は、その接
合深さが０.０５μｍで、表面濃度が３×１０²⁰ｃｍ^-3
程度である。

【００６２】このコレクタ層５４はエミッタ層５３と同
時に形成されている。このため、接合深さは０.０３〜
０.０８μｍが適当で、表面濃度は（２〜５）×１０²⁰
ｃｍ^-3で用いるのがよい。同様に、その表面濃度が２×
１０²⁰ｃｍ^-3以下か、あるいは接合深さが０.０３μｍ
以下であれば、寄生抵抗が増大し、素子の動作速度が低
下する。また、表面濃度が５×１０²⁰ｃｍ^-3以下か、接
合深さが０.０８μｍ以上であれば、寄生容量が大きく
なり、やはり素子の動作速度が低下する。

【００６３】ここで各拡散層の横方向の拡散長は深さ方
向の８０％程度である。エミッタ引出し部開口４２やコ
レクタ引出し部開口４３と、ベース引出し電極３８ａ，
３８ｂとの間隔は３００ｎｍ程度に保たれている。よっ
て、ＮＰＮトランジスタ３２の真性ベース層４７と外部
べース層４９とは、素子の耐圧を低下させることがな
く、寄生抵抗による抵抗の増加が生じないように十分な
不純物濃度を持った状態でオーバーラップさせておく必
要がある。また、それぞれの開口からそれぞれの電極は
所定の距離だけ遠ざけて形成されているので、外部べー
ス層４９やベースコンタクト層５０が、エミッタ層５３
やコレクタ層５４の領域に入り込むことを避けることが
できる。外部べース層４９やベースコンタクト層５０
が、エミッタ層５３やコレクタ層５４に入り込むと、素
子の耐圧が低下し、さらにはリークが増加する。また、
素子の動作速度も低下する。

【００６４】次に、本発明の半導体集積回路の製造方法
の一実施例を図２（ａ）〜（ｄ）の工程順断面図を用い
て説明する。

【００６５】まず図２（ａ）に示すように、比抵抗１０
Ωｃｍ程度で、（１１１）あるいは（１００）のＰ型シ
リコン基板６１表面に、フォトリソグラフィを用いてレ
ジスト（図示せず）の所定領域に窓を開ける。このレジ
ストをマスクとして、砒素あるいはアンチモンのイオン
注入を行う。イオン注入は、ドーズ量（１〜２）×１０
¹⁵ｃｍ^-2で、加速エネルギー４０〜６０ｋｅＶを用い
た。次に酸素ガスを用いたプラズマアッシングでレジス
トを除去する。この後、温度１２００℃で、３０分程度
の熱処理を行う。これによって、接合深さが１〜２μｍ
で、シート抵抗が５０〜１００Ω／□であるＮ型埋め込
み層６２を形成する。埋め込み層６２は、超高速の動作
ができる順方向構造を持つ縦型ＮＰＮトランジスタ６３
の埋め込みコレクタ層６２や、ＩＩＬ素子の内の横型Ｐ
ＮＰトランジスタ６５のベース引出しを兼ねた逆方向構
造を持つ縦型ＮＰＮトランジスタ６４の埋め込みエミッ
タ層となる。

【００６６】さらに、シリコン基板６１上に厚さ１μ
ｍ、比抵抗０.５Ωｃｍ程度となるＮ型エピタキシャル
層６６を成長する。エピタキシャル層６６の形成条件
は、温度は１０５０℃、圧力は８０Ｔｏｒｒ程度、ガス
はジクロールシラン（ＳｉＨ₂Ｃｌ₂）とアルシン（Ａｓ
Ｈ₃）の混合ガスを用いた。

【００６７】次に、エピタキシャル層６６の上にシリコ
ン窒化膜を形成する。シリコン窒化膜は、ガスにジクロ
ールシランとアンモニア（ＮＨ₃）の混合ガスを用い
て、減圧ＣＶＤによって成長させた。ここではシリコン
窒化膜の膜厚は１２０ｎｍ程度とした。

【００６８】次に、シリコン窒化膜上にフォトリソグラ
フィを用いて所定のレジストパターン（図示せず）を設
ける。このレジストパターンをマスクにして、ドライエ
ッチングによってシリコン窒化膜を除去する。ドライエ
ッチングは、ガスにフロンガスと臭素系ガスとの混合ガ
スで行う。このエッチングによって素子分離領域を形成
する位置のシリコン窒化膜が除去される。次に、エピタ
キシャル層６６にシリコン溝をドライエッチングを用い
て形成する。ドライエッチングは、六フッ化硫黄（ＳＦ
₆）ガスで行う。シリコン溝の深さは、エピタキシャル
層６６の膜厚の半分より若干大きい程度の深さ、ここで
は０.６μｍ程度で行う。

【００６９】さらに酸素プラズマアッシングを用いてレ
ジストを除去する。この後、圧力が８気圧程度の高圧パ
イロ酸化を用いて素子分離用のＬＯＣＯＳ膜６７を形成
する。ＬＯＣＯＳ膜６７は、シリコン窒化膜をマスクに
して成長させると、選択的に形成することができる。こ
の時、ＬＯＣＯＳ膜６７の膜厚は１〜１.５μｍとし
た。

【００７０】このようにシリコン溝にＬＯＣＯＳ膜６７
を形成すると、シリコン基板６１にまで到達するための
ＬＯＣＯＳ膜６７の膜厚は、シリコン溝のない場合の半
分程度の厚さにできる。この時、ＬＯＣＯＳ膜６７の底
面はエピタキシャル層６６の底面より下に位置する。こ
のようにＬＯＣＯＳ膜６７の膜厚が、通常の半分の厚さ
でよいので、ＬＯＣＯＳ膜６７の作成時の酸化時間を短
くできる。このため、酸化時の熱処理による埋め込み層
６２からエピタキシャル層６７に不純物がせり上がるこ
とを抑えることができる。

【００７１】また、通常ＬＯＣＯＳ膜６７を成長させる
と、酸化されたシリコンは膨張する。シリコン溝が設け
られていると、形成されたＬＯＣＯＳ膜６７の上面はエ
ピタキシャル層６６表面とほぼ一致する。すなわちＬＯ
ＣＯＳ膜６７がシリコン溝内に充填される。このためＬ
ＯＣＯＳ膜６７の形成によって生じる基板表面の凹凸を
抑えることができる。表面に凹凸があると、後の工程で
行われる異方性エッチングで、凹部や段差部に被エッチ
ング材料が残存する。

【００７２】ここで、高圧でのパイロ酸化法を使用して
いる理由は、パイロ酸化では、１２００℃程度の高温で
酸化するのと同程度あるいはそれ以上の酸化速度を実現
できる。このため、埋め込み層６２の不純物が熱処理に
よってエピタキシャル層６６へせり上がり、拡散するの
を抑えることができる。このようにエピタキシャル層６
６へ不純物が拡散するのを抑えれば、素子の耐圧が低下
することを避けることができる。

【００７３】さらに、リン酸液を用いてシリコン窒化膜
を除去する。この後、ＬＯＣＯＳ膜６７に囲まれた素子
領域のうち、ＩＩＬ素子の内のＮＰＮトランジスタ６４
を形成する素子領域に、ボロンのイオン注入を行う。こ
のイオン注入は、フォトリソグラフィを用いて形成され
たレジストをマスクにして、選択的に注入される。この
イオン注入条件は、加速エネルギーが１００〜１６０ｋ
ｅＶで、ドーズ量が５×１０¹²〜２×１０¹³ｃｍ^-2程度
である。この後、酸素プラズマアッシングを用いてレジ
ストを除去する。次に、窒素ガス雰囲気で温度９００℃
で、３０分程度のアニール処理を行う。この結果、ＮＰ
Ｎトランジスタ６４のベース層６８が形成される。

【００７４】次に図２（ｂ）のように、ＮＰＮトランジ
スタ６３のベース引出し電極、ＮＰＮトランジスタ６４
のベース引出し電極、インジェクタ引出し電極となるポ
リシリコン膜６９を形成する。ポリシリコン膜６９は、
シランガスを用いた減圧ＣＶＤにより、膜厚４００ｎｍ
程度に形成する。続いてポリシリコン電極間の絶縁膜と
なる酸化膜７０を膜厚２５０ｎｍ程度成長させる。酸化
膜７０は、ジクロールシランガスとＮ₂Ｏガスとの混合
ガスを用いて減圧ＣＶＤにより形成する。

【００７５】その後、ＮＰＮトランジスタ６３の外部べ
ース層、ＮＰＮトランジスタ６４のベースコンタクト
層、ＰＮＰトランジスタ６５のエミッタ層およびコレク
タ層の不純物拡散源となるボロンをイオン注入する。イ
オン注入は、ドーズ量１×１０ ¹⁶ｃｍ^-2で、加速エネル
ギー６０ｋｅＶ程度で行う。このような条件でイオン注
入を行うと、ボロンは、酸化膜３７を通りこしてポリシ
リコン膜６９にイオン注入される。

【００７６】ここで酸化膜７０を形成した後、ポリシリ
コン膜６９へイオン注入を行うのは、エピタキシャル層
６６表面にボロンが導入されるのを防止するためであ
る。すなわち、酸化膜７０を減圧ＣＶＤを用いて成長す
る場合、温度８００℃程度の熱処理が行われる。この
時、ポリシリコン膜６９にすでにボロンがイオン注入さ
れていると、そのボロンは固相拡散し、エピタキシャル
層６６表面に導入される。ボロンが導入されると、ＮＰ
Ｎトランジスタ６３、６４では、後の工程で浅いベース
層を形成しようとしても、ベース層が深くなる。これに
よって素子の高周波特性が低下してしまう。また、ＰＮ
Ｐトランジスタ６５では、導入されたボロンによってコ
レクタ・エミッタ間のリークが発生し易くなる。

【００７７】次に、１〜２μｍ幅に開口されたレジスト
パターン（図示せず）をマスクに、ＣＨＦ₃、アンモニ
ア、酸素との混合ガス中で、ドライエッチングを行い酸
化膜７０を除去する。さらに、連続してＳＦ₆とＣ₂Ｃｌ
Ｆ₅との混合ガスを用いてポリシリコン膜６９を異方性
エッチングし、除去する。このようにして各ポリシリコ
ン電極を形成すると同時に、ＮＰＮトランジスタ６３、
６４のベースとなる領域７１とＰＮＰトランジスタ６５
のベースとなる領域７２を開口する。次に、レジストパ
ターンを酸素プラズマアッシングで除去する。この後、
全面に膜厚１２０ｎｍのシリコン窒化膜７３を成長す
る。シリコン窒化膜７３は、ジクロールシランとアンモ
ニアとの混合ガスを用いて減圧ＣＶＤで成長させる。

【００７８】シリコン窒化膜７３は、各ポリシリコン電
極間を電気的に絶縁する。このため信頼性上十分な膜厚
が必要となる。しかし、膜厚が厚過ぎるとシリコン窒化
膜７３の応力によって素子特性が劣化する。したがって
十分な絶縁特性を有し、応力による劣化が生じないシリ
コン窒化膜７３の膜厚は、５０〜１２０ｎｍである。

【００７９】その後、窒素ガス雰囲気中で、温度１００
０℃程度で、３０〜６０分の熱処理を行う。これによっ
てポリシリコン膜６９中のボロン不純物はエピタキシャ
ル層６６の表面に拡散する。このようにしてＮＰＮトラ
ンジスタ６３、６４のベースコンタクト層やＰＮＰトラ
ンジスタ６５のエミッタ層およびコレクタ層となるＰ ⁺
型拡散層７４が形成される。各々の拡散層は、接合深さ
が０.３μｍ程度で、表面濃度は（１〜３）×１０²⁰ｃ
ｍ^-3程度である。

【００８０】次に図２（ｃ）に示すように、シリコン窒
化膜７３の全表面にポリシリコン膜を成長させる。ポリ
シリコン膜は、シランガスを用いた減圧ＣＶＤで、膜厚
２００〜３００ｎｍ程度の厚さで成長させる。この後、
ポリシリコン膜に極めて異方性の高いエッチングを行
う。異方性エッチングは、ＳＦ₆とＣＣｌ₄との混合ガス
中で行うことにより実現できる。このようにしてポリシ
リコンサイドウォール７５が形成される。このポリシリ
コンサイドウォール７５と、フォトリソグラフィを用い
て形成したレジスト（図示せず）をマスクに、ＣＦ₄と
ＣＨＢｒ₃とＯ₂との混合ガス中でシリコン窒化膜７３を
エッチングする。このようにして、ＮＰＮトランジスタ
６３のエミッタ引出し部開口７６およびＮＰＮトランジ
スタ６４のコレクタ引出し部開口７７が、ベース引出し
電極となるポリシリコン膜６９と開口周囲のどの位置に
おいても等距離になるように、自己整合的に形成する。

【００８１】ここでエミッタ引出し部開口７６とコレク
タ引出し部開口７７とを自己整合的に形成するのに、シ
リコン窒化膜７３とポリシリコンサイドウォール７５と
の２重層にしている。この理由は、ＮＰＮトランジスタ
６３のエミッタ接合やＮＰＮトランジスタ６４のコレク
タ接合をシリコン窒化膜７３で覆うと、その保護膜とし
ての効果が期待できる。すなわちシリコン窒化膜７３を
形成した、それ以後の工程で形成された膜や外部雰囲気
から不純物がＮＰＮトランジスタ６３のエミッタ接合の
周辺部に侵入するのを防止できる。エミッタ接合の周辺
の表面近傍に存在する界面準位にこの不純物がトラップ
されると、素子の電流増幅率が劣化する等、素子の信頼
性に悪影響を及ぼす。また、ポリシリコンの熱膨張率が
シリコン基板と等しいので、ポリシリコンサイドウォー
ル７５の応力はシリコン窒化膜７３のそれよりはるかに
小さい。このためシリコン窒化膜７３を極力薄くし、そ
の厚さ分をポリシリコンサイドウォール７５で補う。こ
れによって、シリコン窒化膜７３の応力による素子の信
頼性を劣化させることがない。

【００８２】最後に図２（ｄ）のように、ポリシリコン
膜で、ＮＰＮトランジスタ６３のエミッタ引出し電極と
ＮＰＮトランジスタ６４のコレクタ引出し電極となるポ
リシリコン電極７８を形成する。ポリシリコン膜は、シ
ランガスを用いて減圧ＣＶＤで、膜厚３００ｎｍ程度に
成長する。さらにポリシリコン電極７８は、ポリシリコ
ン膜をフォトリソグラフィで用いたレジストをマスクに
ＳＦ₆とＣ₂ＣｌＦ₅との混合ガスを用いてエッチング
し、形成する。

【００８３】その後、ポリシリコン電極７８の領域を開
口するのに用いたレジストパターンをマスクに、ポリシ
リコン電極７８中にボロンをイオン注入する。

【００８４】この後、酸素プラズマアッシングによりレ
ジストを除去する。次に、窒素雰囲気中で熱処理を行
う。この熱処理によって、ポリシリコン電極７８中のボ
ロン不純物はエミッタ引出し部開口７６とコレクタ引出
し部開口７７とを通して、エピタキシャル層６６表面に
拡散される。エピタキシャル層６６表面に拡散したボロ
ンによって、ＮＰＮトランジスタ６３のＰ型ベース層７
９が形成される。

【００８５】さらに、ポリシリコン電極７８の領域を開
口するように露光現像したレジストパターンを形成す
る。このレジストパターンをマスクとして、ポリシリコ
ン電極７８中に砒素をイオン注入する。イオン注入は、
加速エネルギーを４０〜８０ｋｅＶで、ドーズ量を５×
１０¹⁵〜２×１０¹⁶ｃｍ^-2で行う。

【００８６】この後、酸素プラズマアッシングによりレ
ジストを除去する。次に、窒素雰囲気中で熱処理を行
う。この熱処理によって、ポリシリコン電極７８中の砒
素不純物はエミッタ引出し部開口７６とコレクタ引出し
部開口７７とを通して、エピタキシャル層６６表面に拡
散される。エピタキシャル層６６表面に拡散した砒素に
よって、ＮＰＮトランジスタ６３のＮ型エミッタ層とＩ
ＩＬ素子の内のＮＰＮトランジスタ６４のＮ型コレクタ
層となるＮ⁺拡散層８０を形成する。

【００８７】ここで、ＮＰＮトランジスタ６３のポリシ
リコン電極７８中にボロンをイオン注入する場合、ボロ
ンがポリシリコン電極７８を突き抜けないようにする。
このためイオン注入条件は、加速エネルギーを３０ｋｅ
Ｖ以下とし、そのドーズ量を（２〜４）×１０¹⁴ｃｍ^-2
としている。この後、温度９００〜９５０℃で、３０〜
６０分程度熱処理することで、表面濃度が１×１０¹⁹ｃ
ｍ^-3程度で、拡散深さが０.１〜０.１５μｍ程度のＮＰ
Ｎトランジスタ６３のＰ型ベース層７９が形成される。

【００８８】またＮ⁺拡散層８０は、熱処理が温度９０
０℃で、３０分程度であれば、表面濃度を３×１０²⁰ｃ
ｍ^-3程度とし、その深さを０.０５μｍ以下に形成でき
る。各拡散層の横方向の拡散長は深さ方向の約８０％程
度となるので、Ｐ⁺拡散層７４は、エミッタ引出し部開
口７６の周囲でベース層７９と十分な不純物濃度を持っ
た状態で、オーバーラップさせることができる。また同
時に、Ｎ⁺拡散層８０とＰ⁺拡散層７４とが接合されるの
を防ぐことができる。この両拡散層７４、８０は、不純
物濃度が高いので、それらが接合すると、トンネル電流
が発生する。このため、逆バイアス状態では、リーク電
流が発生し、順バイアス状態では、素子の電流増幅率の
直線性が低下してしまう。これを防ぐためには、一方の
拡散層の不純物濃度が１×１０¹⁸ｃｍ^-3以下であること
が望ましい。

【００８９】以上のように、ＮＰＮトランジスタ６３の
ポリシリコン電極７８中にイオン注入したボロンを、熱
処理を用いてエミッタ引出し部開口７６を通して拡散さ
せ、Ｐ型ベース層７９を形成している。このため、ＮＰ
Ｎトランジスタ６３のベース層７９を極めて浅くでき
る。

【００９０】また、ポリシリコン膜６９を異方性ドライ
エッチングすることで、ＮＰＮトランジスタのベース領
域７１にダメージが発生する。ポリシリコン膜６９の異
方性ドライエッチングは、ＮＰＮトランジスタ６３のベ
ース引出し電極、ＰＮＰトランジスタ６５のコレクタ引
出し電極を兼ねたＮＰＮトランジスタ６４のベース引出
し電極、ＰＮＰトランジスタ６５のエミッタ引出し電極
となるインジェクタ引出し電極を形成するのに用いられ
ている。このようにベース領域７１に形成されたダメー
ジは、ベース層７９を形成する際のイオン注入によっ
て、基板内部にまで及ぶようになる。これが拡散層の接
合にまで及んだ場合、接合が逆バイアスされると、リー
ク電流が増加したり、製造上歩留りが低下するような問
題が生じる。

【００９１】ポリシリコン膜からの拡散を用いることに
よりこれを避けることができる。ＩＩＬ素子を構成する
ＮＰＮトランジスタ６４のベース層６８をイオン注入で
形成する工程も、同様の理由でポリシリコン膜６９の異
方性ドライエッチングによるポリシリコン電極形成の工
程の前に置かなければならない。

【００９２】また、ＮＰＮトランジスタ６４のベース層
６８は、比較的深く形成する。このためＮＰＮトランジ
スタ６３と同様にポリシリコン電極７８中からのボロン
拡散で形成すると、極めて浅いベース層６８が形成され
る。ベース層６８が浅ければ、エミッタとなる低い不純
物濃度を持つエピタキシャル層６６の厚さが厚くなる。
これによって素子の動作速度が低下してしまう。

【００９３】以上ことから、ベース電極を形成した後、
イオン注入を用いてＮＰＮトランジスタ６４のベース層
６８を形成すると、イオン注入に伴うダメージの問題が
生じる。一方、イオン注入に代わってポリシリコン膜か
らの拡散によって形成する場合にも、ベース層６８の深
さが浅くなるという問題が生じる。ここで本実施例のよ
うに、イオン注入によってＮＰＮトランジスタ６４のベ
ース層６８を形成した後、ベース電極を形成すること
で、ダメージやベース層の深さに関する問題を解決でき
るのである。

【００９４】

【発明の効果】以上説明したように本発明の半導体集積
回路とその製造方法によると、ＩＩＬ素子を構成する逆
方向縦型トランジスタも自己整合プロセスで形成でき、
自己整合型の超高速トランジスタとＩＩＬ素子を同一チ
ップ上に集積化することができる。また、このＩＩＬ素
子を構成する逆方向縦型トランジスタのベース層は、ポ
リシリコンエミッタ電極からの不純物拡散で形成した自
己整合型の超高速トランジスタの極浅ベース層よりも接
合を深く形成でき、逆方向縦型トランジスタのエミッタ
を構成するベース層下の低濃度エピタキシャル層部を小
さくできる。したがって、逆方向縦型トランジスタでエ
ミッタとなるベース層下の低濃度エピタキシャル層部が
関係した、逆方向縦型トランジスタの電流増幅率低下
や、少数キャリアの蓄積に伴うＩＩＬの高速動作の低下
を避けることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体集積回路の構成を示
す断面図

【図２】同半導体集積回路の製造方法を示す工程順断面
図

【図３】従来のＩＩＬ素子の構成を示す回路図

【図４】従来の自己整合型の超高速トランジスタの構成
とその製造方法を示す工程順断面図

【符号の説明】

３１シリコン基板３２、３３ＮＰＮトランジスタ３４ＰＮＰトランジスタ３５埋め込み層３５ａコレクタ層３５ｂエミッタ層３６エピタキシャル層３７ＬＯＣＯＳ膜３８ポリシリコン膜３８ａ、３８ｂ、３８ｄ、３８ｅベース引出し電極３８ｃエミッタ引出し電極３９開口４０窒化膜４１ポリシリコンサイドウォール４２エミッタ引出し部開口４３コレクタ引出し部開口４４エミッタ引出し電極４５コレクタ引出し電極４６ＣＶＤ酸化膜４７真性ベース層４８Ｐ型ベース層４９外部べース層５０ベースコンタクト層５１エミッタ層５２コレクタ層５３エミッタ層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082 H01L 29/68 - 29/737

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に第２導電型
の半導体層を形成する工程と、前記半導体層の第１の半
導体素子領域に第１導電型の第１の拡散層を形成する工
程と、前記半導体基板上に第１の多結晶半導体膜を形成
する工程と、前記第１の多結晶半導体膜上に第１の絶縁
膜を形成する工程と、前記第１の多結晶半導体膜に第１
導電型の第１の不純物を導入する工程と、前記第１の絶
縁膜と前記第１の多結晶半導体膜とを選択的にエッチン
グ除去し、第１の開口を形成する工程と、少なくとも前
記第１の開口内に第２の絶縁膜を形成する工程と、前記
第１の不純物を前記半導体層に導入し、第１導電型の第
２の拡散層を形成する工程と、前記第２の絶縁膜に第２
の開口を形成する工程と、前記第２の開口内に第２の多
結晶半導体膜を成長する工程と、前記第１の半導体素子
領域以外の第２の半導体素子領域の前記第２の多結晶半
導体膜に選択的に第１導電型の第２の不純物を導入する
工程と、前記第２の開口を通して前記第２の不純物を前
記半導体層に導入し、第３の拡散層を形成する工程と、
すべての前記第２の多結晶半導体膜に第２導電型の第３
の不純物を導入する工程と、前記第２の開口を通して前
記第３の不純物を前記半導体層に導入し、第２導電型の
第４の拡散層を形成する工程を備えたことを特徴とする
半導体集積回路装置の製造方法。
【請求項２】第１導電型の半導体基板上に第２導電型
の半導体層を形成する工程と、前記半導体層の第１の半
導体素子領域に第１導電型の第１の拡散層を形成する工
程と、前記半導体基板上に第１の多結晶半導体膜を形成
する工程と、前記第１の多結晶半導体膜上に第１の絶縁
膜を形成する工程と、前記第１の多結晶半導体膜に第１
導電型の第１の不純物を導入する工程と、前記第１の絶
縁膜と前記第１の多結晶半導体膜とを選択的にエッチン
グ除去し、第１の開口を形成する工程と、少なくとも前
記第１の開口内に第２の絶縁膜を形成する工程と、前記
第１の不純物を前記半導体層に導入し、第１導電型の第
２の拡散層を形成する工程と、前記第２の絶縁膜上に第
２の多結晶半導体膜を形成する工程と、前記第２の絶縁
膜と前記第２の多結晶半導体膜に第２の開口を形成する
工程と、少なくとも前記第２の開口内に第３の多結晶半
導体膜を成長する工程と、前記第１の半導体素子領域以
外の第２の半導体素子領域の前記第３の多結晶半導体膜
に選択的に第１導電型の第２の不純物を導入する工程
と、前記第２の開口を通して前記第２の不純物を前記半
導体層に導入し、第３の拡散層を形成する工程と、すべ
ての少なくとも前記第３の多結晶半導体膜に第２導電型
の第３の不純物を導入する工程と、前記第２の開口を通
して前記第３の不純物を前記半導体層に導入し、第２導
電型の第４の拡散層を形成する工程を備えたことを特徴
とする半導体集積回路装置の製造方法。