KR930000714B1 - 반도체 집적회로의 구조 및 제조방법 - Google Patents
반도체 집적회로의 구조 및 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도 내지 제4도는 본 발명에 의하여 제조되는 과정을 순서대로 나타낸 구조 단면도.
제5도는 종래의 반도체 집적회로의 구조 단면도.
본 발명은 산화막을 이용하여 트랜지스터와 저항을 격리시켜 회로의 소요면적을 축소시킬 뿐 아니라, 누설전류의 요인이 되는 결정 결함을 격감시키므로써 신뢰도를 높일 수 있는 반도체 집적회로의 구조 및 그의 제조방법에 관한 것이다.
종래에는 제5도에 도시한 바와 같이 트랜티스터와 저항 사이에 PN 접합 (Junctiom)으로 격리시키는 구조로 되어 있으며, 베이스 드라이브인 시에 산화막을 사용하므로 실리콘이 산화되어 접합의 조절이 용이하지 못하였으며 회로의 소요 면적이 넓을 뿐만 아니라 누설전류에 의한 신뢰도가 저하되는 문제점이 있었다.
본 발명은 이러한 종래의 문제점을 감안하여 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
제1도 내지 제4도는 본 발명에 의한 제조 공정순서를 나타내는 구조 단면도로서, 제1도에서와 같이 P형 기판(1)의 소정의 부위에 고농도(1020-1021/cm2)n형 이온주입으로 n2메몰층(2)을 형성하고, 그 위에 통사의 방법대로 저농도(1018-1019/cm2) N형 단결정층(3)을 성정시킨다.
다음에 저농도 n형 단결정층(3)을 고온에서 열산화시켜 산화막(4)을 형성한 후 저항이 형성될 부분의 산화막(4)만을 남겨두고, 트랜지스터가 될 부분의 산화막(4)을 식각하여 제거시킨다.
다시 에피텍셜 공정에 의하여 단결정을 성장시키면 저농도 n형 단결정층(4) 위에는 동일한 단결정층(5)이 성장되지만 산화막(4) 위에는 다결정층(6)이 성장된다.
이때 단결정층(5)과 다결정층(6) 사이에는 단차가 발생한다.
이와 같이 해서 산화막(4)을 몰입시키고, 트랜지스터와 저항이 될 부분을 정의하기 위하여 산화막(7)을 형성하고 트랜지스터의 베이스 영역과 저항영역을 정의하여 선택적으로 제거한다.
이어서 제2도에서와 같이 보론(Boron)(P형)으로 트랜지스터의 베이스(Base)가 될 부분과 산화막(4) 위의 다결정층(6) 부분을 도우핑시켜 베이스(9) 영역과 저항영역(8)을 형성한다.
이어서 제3도에서와 같이 상기 산화막(7)을 제거하고 질화막(10)을 증착하여 상기 베이스(9) 영역과 저항영역(8) 사이의 질화막(10)을 선택적으로 제거하고 산화시키면 저항이 될 부분이 산화막에 의하여 트랜지스터의 절연상태가 된다.
이때에 베이스(Base) 부분의 접합(Junction)의 깊이를 조절할 수 있다.
다음은 제4도에서와 같이 통상의 방법대로 에미터(13)와 콜렉터(12) 부분을 도우핑 한 후 전면에 절연막(14)을 증착하고 전극형성 부위를 패터닝 하여 각 부위에 알루미늄 일팩트로드(Al Eleetrde)(15a-19f)를 형성시킨다.
이와 같이 본 발명은 산화막을 이용하여 저항과 트랜지스터를 격리시켜 회로의 소요면적을 축소시킬 뿐만 아니라 누설전류의 요인이 되는 결정 결함이 접합(Junc tion)에 의한 격리에 비하여 대폭 감소되므로서 제품의 신뢰도를 향상시킬 수가 있는 것이다.
Claims (2)
- 제1도전형 반도체 기판(1) ; 상기 기판 상측의 소정 부위에 형성되는 고농도 제2도전형 메몰층(2) ; 기판(1)과 메몰층(2) 상측에 트랜지스터와 저항을 형성하기 위해 적층된 제2도전형 에피성장 단결정층(3,5) ; 상기 메몰층(2) 위의 제2도전형 에피성장 단결정층(3,5)에 형성된 제1도전형 베이스(9)와 베이스 영역내의 제2도전형 콜렉터(12)와, 에미터(13)로 이루어진 트랜지스터 영역 ; 상기 에피성장 단결정층(3) 위의 소정의 부위에 형성되어 저항영역을 트랜지스터 영역과 격리시키기 위한 제1산화막(4) ; 제1산화막(4)위에 형성되고 상기 제2도전형 에피성장 단결정층(5)과 단차를 갖고 제1도전형으로 형성되는 저항영역(8) ; 저항영역(8)과 트랜지스터 영역 사이의 단차부근에 형성되어 두 영역을 격리시키는 제2산화막(11) ; 각 영역에 전압을 인가하기 위한 금속전극 ; 을 구비하여 구성됨을 특징으로 하는 반도체 집적회로의 구조.
- 제1도전형 반도체 기판(1)의 소정의 부위에 고농도 제2도전형 메몰층(2)을 형성하는 공정과, 제1도전형 반도체 기판(1)에 저농도 제2도전형 에피성장 제1단결정층 (3)을 형성하는 공정과, 상기 제1단결정층(3) 위에 저항영역 형성부위에 제1산화막 (4)을 형성하는 공정과, 제1단결정층(3) 위와 제1산화막(4)위에 단차를 갖도록 저농도 제2도전형 에피성장 제2단결정층(5)과 다결정층(6)을 각각 형성하는 공정과, 상기 트랜지스터 형성영역의 제1, 제2단결정층(3,5)의 소정의 부위와 상기 다결정층(6)에 선태적으로 제1도전형 베이스(9) 영역 및 저항영역(8)을 형성하는 공정과, 단차를 갖는 트랜지스터 영역과 저항영역 사이를 선택적으로 산화시켜 제2산화막(11)을 형성하는 공정과, 트랜지스터 영역에 제2도전형 에미터(13) 영역과 콜렉터(12) 영역을 형성하고 전면을 절연시키고 콘택을 형성하여 각 전극(15a-15f)을 형성하는 공정을 포함함을 특징으로 하는 반도체 집적회로의 제조방법.
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| KR870001658A KR870001658A (ko) | 1987-03-17 |
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1985
- 1985-07-16 KR KR1019850005078A patent/KR930000714B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR870001658A (ko) | 1987-03-17 |
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