JP2783888B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2783888B2 JP2783888B2 JP2026459A JP2645990A JP2783888B2 JP 2783888 B2 JP2783888 B2 JP 2783888B2 JP 2026459 A JP2026459 A JP 2026459A JP 2645990 A JP2645990 A JP 2645990A JP 2783888 B2 JP2783888 B2 JP 2783888B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦型NPNトランジスタと縦型PNPトランジ
スタとを多数同一半導体基板上に集積した半導体装置お
よびその製造方法に関するものである。
スタとを多数同一半導体基板上に集積した半導体装置お
よびその製造方法に関するものである。
従来技術において、縦型NPNトランジスタと縦型PNPト
ランジスタとを同一基板上に形成する方法を第２図に基
づいて説明する。
ランジスタとを同一基板上に形成する方法を第２図に基
づいて説明する。
第２図（ａ）に示すように、ｐ型半導体基板１の一主
面上の縦型PNPトランジスタ形成領域Ａに、ｎ型埋め込
み層２が形成され、次に縦型NPNトランジスタ形成領域
Ｂにｎ型埋め込み層６が形成され、次にｎ型埋め込み層
２の中に、ｐ型埋め込み層４が形成されるのと同時に、
ｐ型分離領域５が形成される。その後ｐ型半導体基板１
の一主面上に、エピタキシャル成長により、ｎ型半導体
層７が形成される。
面上の縦型PNPトランジスタ形成領域Ａに、ｎ型埋め込
み層２が形成され、次に縦型NPNトランジスタ形成領域
Ｂにｎ型埋め込み層６が形成され、次にｎ型埋め込み層
２の中に、ｐ型埋め込み層４が形成されるのと同時に、
ｐ型分離領域５が形成される。その後ｐ型半導体基板１
の一主面上に、エピタキシャル成長により、ｎ型半導体
層７が形成される。
次に第２図（ｂ）に示すように、縦型PNPトランジス
タ形成領域Ａに、コレクタとなるｐ型半導体領域８が、
同トランジスタのｐ型分離領域５に繋がるｐ型分離領域
９と同時に形成され、次に縦型PNPトランジスタ形成領
域Ｂに、コレクタウォールとなるｎ型半導体領域21が形
成される。そしてLOCOS酸化により、フィールド酸化膜1
0が形成された後、ｐ型半導体領域８中に、縦型PNPトラ
ンジスタのベースとなるｎ型半導体領域11が形成され
る。その後、縦型NPNトランジスタのベースとなるｎ型
半導体領域13の形成と同時に、直下でｐ型分離領域９に
繋がるｐ型予備分離領域14が形成される。
タ形成領域Ａに、コレクタとなるｐ型半導体領域８が、
同トランジスタのｐ型分離領域５に繋がるｐ型分離領域
９と同時に形成され、次に縦型PNPトランジスタ形成領
域Ｂに、コレクタウォールとなるｎ型半導体領域21が形
成される。そしてLOCOS酸化により、フィールド酸化膜1
0が形成された後、ｐ型半導体領域８中に、縦型PNPトラ
ンジスタのベースとなるｎ型半導体領域11が形成され
る。その後、縦型NPNトランジスタのベースとなるｎ型
半導体領域13の形成と同時に、直下でｐ型分離領域９に
繋がるｐ型予備分離領域14が形成される。
次に第２図（ｃ）に示すように、ｎ型半導体領域11中
に縦型PNPトランジスタのp+エミッタ15aが形成されるの
と同時に、ｐ型半導体領域13中に縦型NPNトランジスタ
のp+ベースコンタクト15bおよびｐ型半導体領域８中に
縦型PNPトランジスタのp+コレクタコンタクト15cが形成
される。その後、ｐ型半導体領域13中に縦型NPNトラン
ジスタのn+エミッタ16aが形成されるのと同時に、ｎ型
半導体領域11中に縦型PNPトランジスタのn+ベースコン
タクト16bおよびｎ型半導体領域21中に縦型NPNトランジ
スタのn+コレクタコンタクト16cが形成される。そし
て、ｐ型半導体基板１の一主面全面に、絶縁膜17が形成
され、この絶縁膜17にエミッタ，ベースおよびコレクタ
のコンタクトホールが形成された後、金属電極18が形成
される。
に縦型PNPトランジスタのp+エミッタ15aが形成されるの
と同時に、ｐ型半導体領域13中に縦型NPNトランジスタ
のp+ベースコンタクト15bおよびｐ型半導体領域８中に
縦型PNPトランジスタのp+コレクタコンタクト15cが形成
される。その後、ｐ型半導体領域13中に縦型NPNトラン
ジスタのn+エミッタ16aが形成されるのと同時に、ｎ型
半導体領域11中に縦型PNPトランジスタのn+ベースコン
タクト16bおよびｎ型半導体領域21中に縦型NPNトランジ
スタのn+コレクタコンタクト16cが形成される。そし
て、ｐ型半導体基板１の一主面全面に、絶縁膜17が形成
され、この絶縁膜17にエミッタ，ベースおよびコレクタ
のコンタクトホールが形成された後、金属電極18が形成
される。
しかしながら、このような従来の方法では、縦型NPN
トランジスタのコレクタウォールとなるｎ型半導体領域
21を形成するために、フォトマスクが別に必要となり、
その分プロセスステップが長く複雑になるので、集積回
路製造のコストアップにつながっていた。
トランジスタのコレクタウォールとなるｎ型半導体領域
21を形成するために、フォトマスクが別に必要となり、
その分プロセスステップが長く複雑になるので、集積回
路製造のコストアップにつながっていた。
またフォトマスクを減らすために、縦型NPNトランジ
スタのコレクタウォールとなるｎ型半導体領域21を形成
しなければ、コレクタ抵抗の増加をもたらし、高電流で
の電流増幅率の低下や高周波特性の低下など、トランジ
スタの性能が大幅に低下するという問題があった。
スタのコレクタウォールとなるｎ型半導体領域21を形成
しなければ、コレクタ抵抗の増加をもたらし、高電流で
の電流増幅率の低下や高周波特性の低下など、トランジ
スタの性能が大幅に低下するという問題があった。
この発明は、上述の問題点に鑑み、縦型NPNトランジ
スタと縦型PNPトランジスタとの両者の性能を損なう事
なく、フォトマスクを減らし、プロセスステップを短く
簡略化することで、集積回路製造のコストダウンを実現
できる半導体装置およびその製造方法を提供することを
目的とする。
スタと縦型PNPトランジスタとの両者の性能を損なう事
なく、フォトマスクを減らし、プロセスステップを短く
簡略化することで、集積回路製造のコストダウンを実現
できる半導体装置およびその製造方法を提供することを
目的とする。
請求項（１）記載の半導体装置は、第１導電型半導体
基板の一主面部に縦型NPNトランジスタと縦型PNPトラン
ジスタとを並置し、かつ、前記縦型NPNトランジスタの
第２導電型埋め込みサブコレクタ領域となる第２導電型
の第１の埋め込み層と、前記縦型PNPトランジスタの第
１導電型埋め込みサブコレクタ領域と前記第１導電型半
導体基板とを分離している第２導電型の第２の埋め込み
層とを有した半導体装置であって、 前記縦型NPNトランジスタのコレクタコンタクトの直
下付近に前記第２の埋め込み層と同時に形成された第２
導電型の第３の埋め込み層が、前記第２導電型の第１の
埋め込み層にオーバーラップして、その一部が前記第１
導電型半導体基板の一主面方向とその反対方向におい
て、第２導電型の第１の埋め込み層より外側に延在した
構造を有するものである。
基板の一主面部に縦型NPNトランジスタと縦型PNPトラン
ジスタとを並置し、かつ、前記縦型NPNトランジスタの
第２導電型埋め込みサブコレクタ領域となる第２導電型
の第１の埋め込み層と、前記縦型PNPトランジスタの第
１導電型埋め込みサブコレクタ領域と前記第１導電型半
導体基板とを分離している第２導電型の第２の埋め込み
層とを有した半導体装置であって、 前記縦型NPNトランジスタのコレクタコンタクトの直
下付近に前記第２の埋め込み層と同時に形成された第２
導電型の第３の埋め込み層が、前記第２導電型の第１の
埋め込み層にオーバーラップして、その一部が前記第１
導電型半導体基板の一主面方向とその反対方向におい
て、第２導電型の第１の埋め込み層より外側に延在した
構造を有するものである。
請求項（２）記載の半導体装置の製造方法は、第１導
電型半導体基板の一主面部に縦型NPNトランジスタと縦
型PNPトランジスタとを並置して形成し、縦型NPNトラン
ジスタの第２導電型埋め込みサブコレクタ領域となる第
２導電型の第１の埋め込み層の濃度よりも、縦型PNPト
ランジスタの第１導電型埋め込みサブコレクタ領域と第
１導電型半導体基板とを分離している第２導電型の第２
の埋め込み層の濃度が薄い半導体装置の製造方法におい
て、 縦型PNPトランジスタの第２導電型の第２の埋め込み
層の形成と同時に、縦型NPNトランジスタのコレクタコ
ンタクトの直下付近に、第２導電型の第１の埋め込み層
とオーバーラップするように、かつ第１導電型半導体基
板の一主面方向とその反対方向において、第２導電型の
第１の埋め込み層より外側に延在するように、第２導電
型の第３の埋め込み層を形成するものである。
電型半導体基板の一主面部に縦型NPNトランジスタと縦
型PNPトランジスタとを並置して形成し、縦型NPNトラン
ジスタの第２導電型埋め込みサブコレクタ領域となる第
２導電型の第１の埋め込み層の濃度よりも、縦型PNPト
ランジスタの第１導電型埋め込みサブコレクタ領域と第
１導電型半導体基板とを分離している第２導電型の第２
の埋め込み層の濃度が薄い半導体装置の製造方法におい
て、 縦型PNPトランジスタの第２導電型の第２の埋め込み
層の形成と同時に、縦型NPNトランジスタのコレクタコ
ンタクトの直下付近に、第２導電型の第１の埋め込み層
とオーバーラップするように、かつ第１導電型半導体基
板の一主面方向とその反対方向において、第２導電型の
第１の埋め込み層より外側に延在するように、第２導電
型の第３の埋め込み層を形成するものである。
この発明の構成によれば、縦型PNPトランジスタの第
２導電型の第２の埋め込み層の形成と同時に、縦型NPN
トランジスタのコレクタコンタクトの直下付近に、縦型
NPNトランジスタの第２導電型の第１の埋め込み層とオ
ーバーラップするように、かつこの第１の埋め込み層よ
りも上方に広く拡散するように、第２導電型の第３の埋
め込み層を形成したため、この第２導電型の第３の埋め
込み層は、縦型NPNトランジスタのコレクタコンタクト
付近まで達し、縦型NPNトランジスタのコレクタウォー
ルとなる。したがって、従来のような縦型NPNトランジ
スタのコレクタウォールを別の工程で形成することなし
に、単一の工程で縦型PNPトランジスタの第２導電型の
第２の埋め込み層の形成とともに、縦型NPNトランジス
タのコレクタウォールを形成することができる。
２導電型の第２の埋め込み層の形成と同時に、縦型NPN
トランジスタのコレクタコンタクトの直下付近に、縦型
NPNトランジスタの第２導電型の第１の埋め込み層とオ
ーバーラップするように、かつこの第１の埋め込み層よ
りも上方に広く拡散するように、第２導電型の第３の埋
め込み層を形成したため、この第２導電型の第３の埋め
込み層は、縦型NPNトランジスタのコレクタコンタクト
付近まで達し、縦型NPNトランジスタのコレクタウォー
ルとなる。したがって、従来のような縦型NPNトランジ
スタのコレクタウォールを別の工程で形成することなし
に、単一の工程で縦型PNPトランジスタの第２導電型の
第２の埋め込み層の形成とともに、縦型NPNトランジス
タのコレクタウォールを形成することができる。
この発明の一実施例の半導体装置とその製造方法を第
１図（ａ）〜（ｅ）に基づいて説明する。
１図（ａ）〜（ｅ）に基づいて説明する。
第１図（ａ）〜（ｅ）は、この発明の一実施例の半導
体装置の製造方法を示す工程順断面図である。
体装置の製造方法を示す工程順断面図である。
第１図（ａ）に示すように、ｐ型半導体基板１の一主
面上の縦型PNPトランジスタ形成領域Ａに、ｎ型埋め込
み層２（第２導電型の第２の埋め込み層）を形成するの
と同時に縦型NPNトランジスタ形成領域Ｂのコレクタコ
ンタクトの直下付近に、ｎ型埋め込み層３（第２導電型
の第３の埋め込み層）を形成する。次に縦型NPNトラン
ジスタ形成領域Ｂにｎ型埋め込み層６（第２導電型の第
１の埋め込み層）を形成する。さらにｐ型埋め込み層４
（第１導電型埋め込みサブコレクタ領域となる。）をｎ
型埋め込み層２の中に形成するのと同時にｐ型分離領域
５を形成する。
面上の縦型PNPトランジスタ形成領域Ａに、ｎ型埋め込
み層２（第２導電型の第２の埋め込み層）を形成するの
と同時に縦型NPNトランジスタ形成領域Ｂのコレクタコ
ンタクトの直下付近に、ｎ型埋め込み層３（第２導電型
の第３の埋め込み層）を形成する。次に縦型NPNトラン
ジスタ形成領域Ｂにｎ型埋め込み層６（第２導電型の第
１の埋め込み層）を形成する。さらにｐ型埋め込み層４
（第１導電型埋め込みサブコレクタ領域となる。）をｎ
型埋め込み層２の中に形成するのと同時にｐ型分離領域
５を形成する。
なおｎ型埋め込み層６の形成は、ｐ型埋め込み層４お
よびｐ型分離領域５の形成の後でも良い。
よびｐ型分離領域５の形成の後でも良い。
またｎ型埋め込み層３の濃度は、ｎ型埋め込み層２の
濃度と同様に、ｎ型埋め込み層６よりも薄い。したがっ
て、ｎ型埋め込み層３は、ｎ型埋め込み層６にオーバー
ラップする。
濃度と同様に、ｎ型埋め込み層６よりも薄い。したがっ
て、ｎ型埋め込み層３は、ｎ型埋め込み層６にオーバー
ラップする。
次に第１図（ｂ）に示すように、ｐ型半導体基板１上
に、ｎ型半導体層７をエピタキシャル成長で形成する。
この際、ｎ型埋め込み層３とｎ型埋め込み層６との拡散
係数との違いにより、ｎ型埋め込み層３は、ｎ型埋め込
み層６より上方に拡散する。次に縦型PNPトランジスタ
形成領域Ａにコレクタ領域となるｐ型半導体領域８を形
成するのと同時に、ｐ型分離領域９を形成する。その
後、LOCOS酸化により、フィールド酸化膜10を形成す
る。
に、ｎ型半導体層７をエピタキシャル成長で形成する。
この際、ｎ型埋め込み層３とｎ型埋め込み層６との拡散
係数との違いにより、ｎ型埋め込み層３は、ｎ型埋め込
み層６より上方に拡散する。次に縦型PNPトランジスタ
形成領域Ａにコレクタ領域となるｐ型半導体領域８を形
成するのと同時に、ｐ型分離領域９を形成する。その
後、LOCOS酸化により、フィールド酸化膜10を形成す
る。
次に第１図（ｃ）に示すように、縦型PNPトランジス
タのベースとなるｎ型半導体領域11を形成するのと同時
に、縦型NPN型トランジスタのコレクトコンタクトにｎ
型半導体領域12を形成する。次に縦型NPNトランジスタ
のベースとなるｐ型半導体領域13を形成するのと同時
に、ｐ型予備分離領域14を形成する。
タのベースとなるｎ型半導体領域11を形成するのと同時
に、縦型NPN型トランジスタのコレクトコンタクトにｎ
型半導体領域12を形成する。次に縦型NPNトランジスタ
のベースとなるｐ型半導体領域13を形成するのと同時
に、ｐ型予備分離領域14を形成する。
なお縦型NPNトランジスタのコレクタコンタクト領域
に形成したｎ型半導体領域12は、コレクタ電極のコンタ
クト抵抗値が許容の範囲であれば形成しなくてもよい。
に形成したｎ型半導体領域12は、コレクタ電極のコンタ
クト抵抗値が許容の範囲であれば形成しなくてもよい。
次に第１図（ｄ）に示すように、縦型PNPトランジス
タのp+エミッタ15aと、縦型NPNトランジスタのp+ベース
コンタクト15bと、縦型PNPトランジスタのp+コレクタコ
ンタクト15cとを同時に形成する。そしてさらに、縦型N
PNトランジスタのn+エミッタ16aと、縦型PNPトランジス
タのn+ベースコンタクト16bと、縦型NPNトランジスタの
n+コレクタコンタクト16cとを同時に形成する。
タのp+エミッタ15aと、縦型NPNトランジスタのp+ベース
コンタクト15bと、縦型PNPトランジスタのp+コレクタコ
ンタクト15cとを同時に形成する。そしてさらに、縦型N
PNトランジスタのn+エミッタ16aと、縦型PNPトランジス
タのn+ベースコンタクト16bと、縦型NPNトランジスタの
n+コレクタコンタクト16cとを同時に形成する。
最後に第１図（ｅ）に示すように、ｐ型半導体基板１
の一主面全面に絶縁膜17を堆積した後、この絶縁膜17に
トランジスタのエミッタ，ベースおよびコレクタのコン
タクトホールを形成し、金属電極18を形成する。
の一主面全面に絶縁膜17を堆積した後、この絶縁膜17に
トランジスタのエミッタ，ベースおよびコレクタのコン
タクトホールを形成し、金属電極18を形成する。
このように、縦型NPNトランジスタのコレクタコンタ
クトの直下付近のみに形成したｎ型埋め込み層３（第２
導電型の第３の埋め込み層）が、ｎ型埋め込み層６（第
２導電型の第１の埋め込み層）にオーバーラップしてお
り、かつｐ型半導体基板１の一主面方向とその反対方向
において、ｎ型埋め込み層６より外側に延在した構造を
有する。
クトの直下付近のみに形成したｎ型埋め込み層３（第２
導電型の第３の埋め込み層）が、ｎ型埋め込み層６（第
２導電型の第１の埋め込み層）にオーバーラップしてお
り、かつｐ型半導体基板１の一主面方向とその反対方向
において、ｎ型埋め込み層６より外側に延在した構造を
有する。
なおこの実施例では、ｐ型半導体基板１を用いたが、
ｎ型半導体基板を用いて、それぞれの領域の導電型を反
転させたものでもよい。
ｎ型半導体基板を用いて、それぞれの領域の導電型を反
転させたものでもよい。
この発明の構成によれば、縦型PNPトランジスタの第
２導電型の第２の埋め込み層の形成と同時に、縦型NPN
トランジスタのコレクタコンタクトの直下付近のみに、
縦型NPNトランジスタの第２導電型の第１の埋め込み層
とオーバーラップするように、かつこの第２導電型の第
１の埋め込み層よりも上方に広く拡散するように、第２
導電型の第３の埋め込み層を形成したため、この第２導
電型の第３の埋め込み層が、縦型NPNトランジスタのコ
レクタコンタクト付近まで達し、コレクタウォールとな
る。したがって、従来のように縦型NPNトランジスタの
コレクタウォールを別の工程で形成することなしに、単
一の工程で縦型PNPトランジスタの第２の埋め込み層の
形成とともに縦型NPNトランジスタのコレクタウォール
を形成することができる。
２導電型の第２の埋め込み層の形成と同時に、縦型NPN
トランジスタのコレクタコンタクトの直下付近のみに、
縦型NPNトランジスタの第２導電型の第１の埋め込み層
とオーバーラップするように、かつこの第２導電型の第
１の埋め込み層よりも上方に広く拡散するように、第２
導電型の第３の埋め込み層を形成したため、この第２導
電型の第３の埋め込み層が、縦型NPNトランジスタのコ
レクタコンタクト付近まで達し、コレクタウォールとな
る。したがって、従来のように縦型NPNトランジスタの
コレクタウォールを別の工程で形成することなしに、単
一の工程で縦型PNPトランジスタの第２の埋め込み層の
形成とともに縦型NPNトランジスタのコレクタウォール
を形成することができる。
その結果、同一基板上に縦型NPNトランジスタと縦型P
NPトランジスタとを並置して形成する際、従来のよう
に、縦型NPNトランジスタのコレクタウォールを形成す
るためだけに必要であったフォトマスクおよびそれを形
成するためのプロセスステップが不要となるので、フォ
トマスク経費節減およびプロセスの短縮、簡略化が可能
となり、大幅なコストダウンが可能となる。また縦型NP
Nトランジスタは、コレクタウォールを形成せずにプロ
セスの簡略化を図るのではないので、従来の縦型NPNト
ランジスタのコレクタウォールを形成しない場合のよう
な、コレクタ抵抗の増加、高周波特性の低下というよう
なトランジスタの性能の低下を招くこともなく、十分に
高性能を維持することができ、その実用的効果は大き
い。
NPトランジスタとを並置して形成する際、従来のよう
に、縦型NPNトランジスタのコレクタウォールを形成す
るためだけに必要であったフォトマスクおよびそれを形
成するためのプロセスステップが不要となるので、フォ
トマスク経費節減およびプロセスの短縮、簡略化が可能
となり、大幅なコストダウンが可能となる。また縦型NP
Nトランジスタは、コレクタウォールを形成せずにプロ
セスの簡略化を図るのではないので、従来の縦型NPNト
ランジスタのコレクタウォールを形成しない場合のよう
な、コレクタ抵抗の増加、高周波特性の低下というよう
なトランジスタの性能の低下を招くこともなく、十分に
高性能を維持することができ、その実用的効果は大き
い。
第１図（ａ）〜（ｅ）は、この発明の一実施例の半導体
装置の製造方法を示す工程順断面図、第２図（ａ）〜
（ｃ）は従来の半導体装置の製造方法を示す工程順断面
図である。 １……ｐ型半導体基板、２……ｎ型埋め込み層（第２導
電型の第２の埋め込み層）、３……ｎ型埋め込み層（第
２導電型の第３の埋め込み層）、４……ｐ型埋め込み層
（第１導電型埋め込みサブコレクタ領域）、６……ｎ型
埋め込み層（第２導電型の第１の埋め込み層）
装置の製造方法を示す工程順断面図、第２図（ａ）〜
（ｃ）は従来の半導体装置の製造方法を示す工程順断面
図である。 １……ｐ型半導体基板、２……ｎ型埋め込み層（第２導
電型の第２の埋め込み層）、３……ｎ型埋め込み層（第
２導電型の第３の埋め込み層）、４……ｐ型埋め込み層
（第１導電型埋め込みサブコレクタ領域）、６……ｎ型
埋め込み層（第２導電型の第１の埋め込み層）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/082 H01L 21/328 H01L 29/73
Claims (2)
- 【請求項１】第１導電型半導体基板の一主面部に縦型NP
Nトランジスタと縦型PNPトランジスタとを並置し、か
つ、前記縦型NPNトランジスタの第２導電型埋め込みサ
ブコレクタ領域となる第２導電型の第１の埋め込み層
と、前記縦型PNPトランジスタの第１導電型埋め込みサ
ブコレクタ領域と前記第１導電型半導体基板とを分離し
ている第２導電型の第２の埋め込み層とを有した半導体
装置であって、 前記縦型NPNトランジスタのコレクタコンタクトの直下
付近に前記第２の埋め込み層と同時に形成された第２導
電型の第３の埋め込み層が、前記第２導電型の第１の埋
め込み層にオーバーラップして、その一部が前記第１導
電型半導体基板の一主面方向とその反対方向において、
前記第２導電型の第１の埋め込み層より外側に延在した
構造を有する半導体装置。 - 【請求項２】第１導電型半導体基板の一主面部に縦型NP
Nトランジスタと縦型PNPトランジスタとを並置して形成
し、前記縦型NPNトランジスタの第２導電型埋め込みサ
ブコレクタ領域となる第２導電型の第１の埋め込み層の
濃度よりも、前記縦型PNPトランジスタの第１導電型埋
め込みサブコレクタ領域と前記第１導電型半導体基板と
を分離している第２導電型の第２の埋め込み層の濃度が
薄い半導体装置の製造方法において、 前記縦型PNPトランジスタの第２導電型の第２の埋め込
み層の形成と同時に、前記縦型NPNトランジスタのコレ
クタコンタクトの直下付近に、前記第２導電型の第１の
埋め込み層とオーバーラップするように、かつ前記第１
導電型半導体基板の一主面方向とその反対方向におい
て、前記第２導電型の第１の埋め込み層より外側に延在
するように、第２導電型の第３の埋め込み層を形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026459A JP2783888B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026459A JP2783888B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230560A JPH03230560A (ja) | 1991-10-14 |
| JP2783888B2 true JP2783888B2 (ja) | 1998-08-06 |
Family
ID=12194095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026459A Expired - Lifetime JP2783888B2 (ja) | 1990-02-05 | 1990-02-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783888B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910160A (en) * | 1989-06-06 | 1990-03-20 | National Semiconductor Corporation | High voltage complementary NPN/PNP process |
-
1990
- 1990-02-05 JP JP2026459A patent/JP2783888B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03230560A (ja) | 1991-10-14 |
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