JPH05326540A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
- Publication number
- JPH05326540A JPH05326540A JP12835592A JP12835592A JPH05326540A JP H05326540 A JPH05326540 A JP H05326540A JP 12835592 A JP12835592 A JP 12835592A JP 12835592 A JP12835592 A JP 12835592A JP H05326540 A JPH05326540 A JP H05326540A
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- JP
- Japan
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- layer
- emitter
- bipolar transistor
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Abstract
(57)【要約】
【目的】動作速度や電流増幅率を損なうことなく電流容
量を大きくしたバイポーラトランジスタを提供すること
を目的とする。 【構成】第１導電型のベース層３と、このベース層３内
に設けられ層の深さ方向の寸法が横方向の寸法より大き
い第２導電型の環状エミッタ層９と、前記ベース層３内
であって前記環状エミッタ層９の外側にあって前記環状
エミッタ層９から離間して形成された第２導電型のコレ
クタ層９とにより構成されたバイポーラトランジスタを
提供する。 【効果】環状エミッタ層が電流容量を大きくするために
コレクタ層と対向する必要な部分のみから形成されてい
るため、十分な周囲長を保持し、トランジスタ動作とは
関係ない部分、すなわちコレクタ層と対向しない部分で
のエミッタ層とベース層の接合部を小さくできる。その
ため、エミッタ層とベース層との間の接合容量が小さく
でき、また、底面部からの漏れ損失も減少する。
量を大きくしたバイポーラトランジスタを提供すること
を目的とする。 【構成】第１導電型のベース層３と、このベース層３内
に設けられ層の深さ方向の寸法が横方向の寸法より大き
い第２導電型の環状エミッタ層９と、前記ベース層３内
であって前記環状エミッタ層９の外側にあって前記環状
エミッタ層９から離間して形成された第２導電型のコレ
クタ層９とにより構成されたバイポーラトランジスタを
提供する。 【効果】環状エミッタ層が電流容量を大きくするために
コレクタ層と対向する必要な部分のみから形成されてい
るため、十分な周囲長を保持し、トランジスタ動作とは
関係ない部分、すなわちコレクタ層と対向しない部分で
のエミッタ層とベース層の接合部を小さくできる。その
ため、エミッタ層とベース層との間の接合容量が小さく
でき、また、底面部からの漏れ損失も減少する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タに関し、特に横方向バイポーラトランジスタ（以下ラ
テラルトランジスタと称する）に関する。
タに関し、特に横方向バイポーラトランジスタ（以下ラ
テラルトランジスタと称する）に関する。
【０００２】
【従来の技術】従来技術を［図７］を参照して説明す
る。
る。
【０００３】［図７］に従来のラテラルトランジスタの
主要部の平面図及びＣ−Ｃ′断面図を示す。Ｐ型の基坂
１内に設けられ素子分離のためのＰ型層２で囲まれたＮ
型のベース層３内にＰ型のエミッタ層４が形成され、前
記エミッタ層４を囲む如くＰ型で環状のコレクタ層５が
形成されている。前記ベース層３に電位を供給するた
め、前記ベース層３の底部にＮ型の埋め込み層６が拡散
形成され、さらに前記埋め込み層６に達するＮ型のベー
ス電極引き出し層７が形成されている。トランジスタの
三端子は、エミッタ層４、コレクタ層５及びベース電極
引き出し層７のそれぞれに金属層８Ｅ、８Ｃ及び８Ｂと
コンタクトをとることにより形成されている。
主要部の平面図及びＣ−Ｃ′断面図を示す。Ｐ型の基坂
１内に設けられ素子分離のためのＰ型層２で囲まれたＮ
型のベース層３内にＰ型のエミッタ層４が形成され、前
記エミッタ層４を囲む如くＰ型で環状のコレクタ層５が
形成されている。前記ベース層３に電位を供給するた
め、前記ベース層３の底部にＮ型の埋め込み層６が拡散
形成され、さらに前記埋め込み層６に達するＮ型のベー
ス電極引き出し層７が形成されている。トランジスタの
三端子は、エミッタ層４、コレクタ層５及びベース電極
引き出し層７のそれぞれに金属層８Ｅ、８Ｃ及び８Ｂと
コンタクトをとることにより形成されている。
【０００４】上述した構造のラテラルトランジスタの電
流容量は、エミッタ層４の側面積により、すなわち周囲
長と層の深さとの積により支配される。エミッタ層４の
層の深さは、プロセスにより決まるため、トランジスタ
毎に変えることが難しい。周囲長を長くするためには、
エミッタ層４の面積を大きくすればよい。従って、電流
容量を大きくする時は、エミッタ層４の面積を大きくし
ている。
流容量は、エミッタ層４の側面積により、すなわち周囲
長と層の深さとの積により支配される。エミッタ層４の
層の深さは、プロセスにより決まるため、トランジスタ
毎に変えることが難しい。周囲長を長くするためには、
エミッタ層４の面積を大きくすればよい。従って、電流
容量を大きくする時は、エミッタ層４の面積を大きくし
ている。
【０００５】
【発明が解決しようとする課題】上記のように、ラテラ
ルトランジスタの電流容量を大きくするためには、エミ
ッタ層の面積を大きくする必要がある。しかし、エミッ
タ層の面積が大きくなると、必然的にエミッタ層とベー
ス層との間の接合容量が大きくなる。接合容量が大きく
なると、トランジスタの動作速度が遅くなる。すなわ
ち、ラテラルトランジスタの電流容量を大きくすると、
動作速度が遅くなる。また、エミッタ層の面積を大きく
すると、その底面部からの漏れ損失が増加するため、コ
レクタへの電流の注入効率が減少し、電流増幅率が下が
る。
ルトランジスタの電流容量を大きくするためには、エミ
ッタ層の面積を大きくする必要がある。しかし、エミッ
タ層の面積が大きくなると、必然的にエミッタ層とベー
ス層との間の接合容量が大きくなる。接合容量が大きく
なると、トランジスタの動作速度が遅くなる。すなわ
ち、ラテラルトランジスタの電流容量を大きくすると、
動作速度が遅くなる。また、エミッタ層の面積を大きく
すると、その底面部からの漏れ損失が増加するため、コ
レクタへの電流の注入効率が減少し、電流増幅率が下が
る。
【０００６】このように、ラテラルトランジスタの電流
容量を大きくするためにエミッタ層の面積を大きくする
と、不要な底面部も大きくなり、動作速度や電流増幅率
の点で不利になるという問題がある。そこで、本発明は
上記欠点を除去し、動作速度や電流増幅率を損なうこと
なく電流容量を大きくしたバイポーラトランジスタを提
供することを目的とする。
容量を大きくするためにエミッタ層の面積を大きくする
と、不要な底面部も大きくなり、動作速度や電流増幅率
の点で不利になるという問題がある。そこで、本発明は
上記欠点を除去し、動作速度や電流増幅率を損なうこと
なく電流容量を大きくしたバイポーラトランジスタを提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１導電型のベース層と、このベース層
内に設けられ層の深さ方向の寸法が横方向の寸法より大
きい第２導電型のエミッタ層と、前記ベース層内であっ
て前記エミッタ層から離間して形成された第２導電型の
コレクタ層により構成されたバイポーラトランジスタを
提供する。
に、本発明は、第１導電型のベース層と、このベース層
内に設けられ層の深さ方向の寸法が横方向の寸法より大
きい第２導電型のエミッタ層と、前記ベース層内であっ
て前記エミッタ層から離間して形成された第２導電型の
コレクタ層により構成されたバイポーラトランジスタを
提供する。
【０００８】また、本発明は、第１導電型のベース層表
面に第２導電型のコレクタ層を形成する工程と、このコ
レクタ層と対向する如く第２導電型のエミッタ形成層と
を形成する工程と、前記エミッタ形成層を貫通しこのエ
ミッタ形成層の周囲が残存する如く溝を形成する工程
と、前記溝の内部に絶縁層を埋設する工程とからなるバ
イポーラトランジスタの製造方法を提供する。
面に第２導電型のコレクタ層を形成する工程と、このコ
レクタ層と対向する如く第２導電型のエミッタ形成層と
を形成する工程と、前記エミッタ形成層を貫通しこのエ
ミッタ形成層の周囲が残存する如く溝を形成する工程
と、前記溝の内部に絶縁層を埋設する工程とからなるバ
イポーラトランジスタの製造方法を提供する。
【０００９】
【作用】このように構成された本発明に係わるバイポー
ラトランジスタにおいては、エミッタ層が、電流容量を
大きくするためにコレクタ層と対向する必要な部分のみ
から形成されているため、十分な周囲長を保持し、トラ
ンジスタ動作とは関係ない部分、すなわちコレクタ層と
対向しない部分でのエミッタ層とベース層の接合部を小
さくできる。そのため、エミッタ層とベース層との間の
接合容量が小さくでき、また、底面部からの漏れ損失も
減少する。
ラトランジスタにおいては、エミッタ層が、電流容量を
大きくするためにコレクタ層と対向する必要な部分のみ
から形成されているため、十分な周囲長を保持し、トラ
ンジスタ動作とは関係ない部分、すなわちコレクタ層と
対向しない部分でのエミッタ層とベース層の接合部を小
さくできる。そのため、エミッタ層とベース層との間の
接合容量が小さくでき、また、底面部からの漏れ損失も
減少する。
【００１０】
【実施例】以下、本発明を半導体集積回路装置に適用し
た実施例を［図１］乃至［図６］を参照して説明する。
た実施例を［図１］乃至［図６］を参照して説明する。
【００１１】［図１］に本発明の一実施例のラテラルト
ランジスタの主要部平面図及びＡ−Ａ′断面図を示す。
特に平面図においては、後述する電極の記入を省略し
た。Ｐ型の基板１内に設けられ、素子分離のためのＰ型
層２で囲まれたＮ型のベース層３内にＰ型の環状エミッ
タ層９が形成され、環状エミッタ層９で囲まれた内側に
は、埋め込み絶縁層１０が形成されている。さらに、前
記環状エミッタ層９を囲む如くＰ型で環状のコレクタ層
５が形成されている。前記ベース層３に電位を供給する
ため、ベース層３の底部にＮ型の埋め込み層６が形成さ
れ、さらにこの埋め込み層６に達するＮ型のベース電極
引き出し層７が形成されている。トランジスタの三端子
は、環状エミッタ層９、コレクタ層５及びベース電極引
き出し層７にそれぞれ金属層８Ｅ、８Ｃ及び８Ｂとコン
タクトをとることにより形成されている。
ランジスタの主要部平面図及びＡ−Ａ′断面図を示す。
特に平面図においては、後述する電極の記入を省略し
た。Ｐ型の基板１内に設けられ、素子分離のためのＰ型
層２で囲まれたＮ型のベース層３内にＰ型の環状エミッ
タ層９が形成され、環状エミッタ層９で囲まれた内側に
は、埋め込み絶縁層１０が形成されている。さらに、前
記環状エミッタ層９を囲む如くＰ型で環状のコレクタ層
５が形成されている。前記ベース層３に電位を供給する
ため、ベース層３の底部にＮ型の埋め込み層６が形成さ
れ、さらにこの埋め込み層６に達するＮ型のベース電極
引き出し層７が形成されている。トランジスタの三端子
は、環状エミッタ層９、コレクタ層５及びベース電極引
き出し層７にそれぞれ金属層８Ｅ、８Ｃ及び８Ｂとコン
タクトをとることにより形成されている。
【００１２】［図１］に示したラテラルトランジスタに
おいては、［図７］と比べて、環状エミッタ層９は第２
の実施例について後述する製造工程にて示すごとく、漏
れ損失を発生する底面部のほとんどを削除した結果、サ
イド拡散部のみで形成されている。その結果、底面部は
ほとんど存在せず、さらに、コレクタ層５に対向しない
部分、すなわち環状エミッタ層９の内側には、埋め込み
絶縁層１０が形成されているため、ベース層３との間の
接合面積が小さくなる。側面積は、底面部に関係ないの
で、従来と比較してその大きさは変わらない。従って、
側面積に支配されるラテラルトランジスタの電流容量は
変わらず、電流容量を大きくする際の妨げであったエミ
ッタ層とベース層との間の寄生容量が抑えられ、さら
に、エミッタ層底面部からの漏れ損失もなくなる。
おいては、［図７］と比べて、環状エミッタ層９は第２
の実施例について後述する製造工程にて示すごとく、漏
れ損失を発生する底面部のほとんどを削除した結果、サ
イド拡散部のみで形成されている。その結果、底面部は
ほとんど存在せず、さらに、コレクタ層５に対向しない
部分、すなわち環状エミッタ層９の内側には、埋め込み
絶縁層１０が形成されているため、ベース層３との間の
接合面積が小さくなる。側面積は、底面部に関係ないの
で、従来と比較してその大きさは変わらない。従って、
側面積に支配されるラテラルトランジスタの電流容量は
変わらず、電流容量を大きくする際の妨げであったエミ
ッタ層とベース層との間の寄生容量が抑えられ、さら
に、エミッタ層底面部からの漏れ損失もなくなる。
【００１３】［図２］に本発明の他の実施例のラテラル
トランジスタの主要部平面図及びＢ−Ｂ′断面図を示
す。この実施例は、［図１］に示したラテラルトランジ
スタより、さらに電流容量を大きくできる例である。環
状エミッタ層９の側面積を大きくするために、［図１］
では側方に配置されていたベース電極引き出し層７を、
埋め込み絶縁層１０の内側に配置した。すなわち、埋め
込み絶縁層１０は、ベース電極引き出し層７の周囲に環
状に形成されることとなり、［図１］と比較して周囲長
を大きくすることができ、その結果、環状エミッタ層９
の周囲長も大きく設定することができる。
トランジスタの主要部平面図及びＢ−Ｂ′断面図を示
す。この実施例は、［図１］に示したラテラルトランジ
スタより、さらに電流容量を大きくできる例である。環
状エミッタ層９の側面積を大きくするために、［図１］
では側方に配置されていたベース電極引き出し層７を、
埋め込み絶縁層１０の内側に配置した。すなわち、埋め
込み絶縁層１０は、ベース電極引き出し層７の周囲に環
状に形成されることとなり、［図１］と比較して周囲長
を大きくすることができ、その結果、環状エミッタ層９
の周囲長も大きく設定することができる。
【００１４】［図２］に示したラテラルトランジスタに
おいても、［図１］に示した実施例と同様、従来と比べ
てエミッタ層とベース層との間の寄生容量が抑えられ、
エミッタ層底面部からの漏れ損失もなくなる。さらに、
ベース電極引き出し層７を埋め込み絶縁層１０の中心部
に配置したことにより、ラテラルトランジスタ全体の面
積が小さくできる。
おいても、［図１］に示した実施例と同様、従来と比べ
てエミッタ層とベース層との間の寄生容量が抑えられ、
エミッタ層底面部からの漏れ損失もなくなる。さらに、
ベース電極引き出し層７を埋め込み絶縁層１０の中心部
に配置したことにより、ラテラルトランジスタ全体の面
積が小さくできる。
【００１５】［図２］に示したラテラルトランジスタの
製造工程の要部を［図３］乃至［図５］に示す。まず、
Ｐ型の基板１に、Ｎ型の埋め込み層６を選択的に拡散形
成し、次に、Ｎ型のベース層３をエピタキシャル形成す
る。さらに、基板１に達するように素子分離のためのＰ
型層２を形成し、埋め込み層６に達するようにＮ型のベ
ース電極引き出し層７を形成する。さらに、拡散に対す
るマスク材として、絶縁層１１を形成し、その絶縁層１
１をパターニングして、Ｐ型のエミッタ形成層１３とＰ
型のコレクタ層５を拡散する（［図３］）。続いて、エ
ミッタ形成層１３とコレクタ層５を同時に拡散するため
のマスク材である絶縁層１１をパターニングしたまま用
い、さらに、エミッタ形成層１３以外の部分には、マス
ク材としてレジスト層１２をパターニングし、自己整合
的に異方性エッチングを行ない環状の溝１４がエミッタ
形成層１３の深さより深く形成される（［図４］）。そ
の結果、エミッタ形成層１３の中央部は、削除され、エ
ミッタ形成層１３のサイド拡散部のみが残り、環状エミ
ッタ層９が溝１４の周囲に形成される。次に、溝１４に
埋め込み絶縁層１０を形成する（［図５］）。その後
は、従来通りに、各層に開口部を形成し、電極となる金
属層を形成する。
製造工程の要部を［図３］乃至［図５］に示す。まず、
Ｐ型の基板１に、Ｎ型の埋め込み層６を選択的に拡散形
成し、次に、Ｎ型のベース層３をエピタキシャル形成す
る。さらに、基板１に達するように素子分離のためのＰ
型層２を形成し、埋め込み層６に達するようにＮ型のベ
ース電極引き出し層７を形成する。さらに、拡散に対す
るマスク材として、絶縁層１１を形成し、その絶縁層１
１をパターニングして、Ｐ型のエミッタ形成層１３とＰ
型のコレクタ層５を拡散する（［図３］）。続いて、エ
ミッタ形成層１３とコレクタ層５を同時に拡散するため
のマスク材である絶縁層１１をパターニングしたまま用
い、さらに、エミッタ形成層１３以外の部分には、マス
ク材としてレジスト層１２をパターニングし、自己整合
的に異方性エッチングを行ない環状の溝１４がエミッタ
形成層１３の深さより深く形成される（［図４］）。そ
の結果、エミッタ形成層１３の中央部は、削除され、エ
ミッタ形成層１３のサイド拡散部のみが残り、環状エミ
ッタ層９が溝１４の周囲に形成される。次に、溝１４に
埋め込み絶縁層１０を形成する（［図５］）。その後
は、従来通りに、各層に開口部を形成し、電極となる金
属層を形成する。
【００１６】なお、［図１］及び［図２］に示した実施
例では、ラテラルトランジスタをＰＮＰ型トランジスタ
としたが、ＮＰＮ型トランジスタとしても同様である。
また、エミッタ層の形状を環状であるとしたが、［図
６］の平面図に示す如く完全に環になっておらずとも深
さ方向の寸法が横方向１５の寸法より大きい時、同様の
効果を得ることができる。
例では、ラテラルトランジスタをＰＮＰ型トランジスタ
としたが、ＮＰＮ型トランジスタとしても同様である。
また、エミッタ層の形状を環状であるとしたが、［図
６］の平面図に示す如く完全に環になっておらずとも深
さ方向の寸法が横方向１５の寸法より大きい時、同様の
効果を得ることができる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
動作速度や電流増幅率を損なうことなく電流容量を大き
くすることができるバイポーラトランジスタを得ること
ができる。
動作速度や電流増幅率を損なうことなく電流容量を大き
くすることができるバイポーラトランジスタを得ること
ができる。
【図１】本発明の一実施例を示す平面図及びＡ−Ａ′断
面図
面図
【図２】本発明の他の実施例を示す平面図及びＢ−Ｂ′
断面図
断面図
【図３】［図２］に示した本発明の実施例の製造工程の
要部を示す断面図
要部を示す断面図
【図４】［図２］に示した本発明の実施例の製造工程の
要部を示す断面図
要部を示す断面図
【図５】［図２］に示した本発明の実施例の製造工程の
要部を示す断面図
要部を示す断面図
【図６】本発明のさらに他の実施例のエミッタ層を示す
平面図
平面図
【図７】従来のラテラルトランジスタを示す平面図及び
Ｃ−Ｃ′断面図
Ｃ−Ｃ′断面図
３ ベース層 ５ コレクタ層 ６ 埋め込み層 ７ ベース電極引き出し層 ９ 環状エミッタ層 １０ 埋め込み絶縁層 １３ エミッタ形成層 １４ 溝
Claims (9)
- 【請求項１】 第１導電型のベース層と、このベース層
内に設けられ層の深さ方向の寸法が横方向の寸法より大
きい第２導電型のエミッタ層と、前記ベース層内であっ
て前記エミッタ層から離間して形成された第２導電型の
コレクタ層とを具備することを特徴とするバイポーラト
ランジスタ。 - 【請求項２】 前記エミッタ層が環状であることを特徴
とする請求項１記載のバイポーラトランジスタ。 - 【請求項３】 前記エミッタ層の前記コレクタ層と対向
しない側には埋め込み絶縁層が設けられていることを特
徴とする請求項１記載のバイポーラトランジスタ。 - 【請求項４】 前記埋め込み絶縁層は環状であることを
特徴とする請求項３記載のバイポーラトランジスタ。 - 【請求項５】 第１導電型のベース層と、このベース層
に接続された第１導電型の埋め込み層と、この埋め込み
層に接続された第１導電型のベース電極引き出し層と、
前記ベース層内に設けられた埋め込み絶縁層と、この埋
め込み絶縁層の外周に形成された主に側面部からなり底
面部をほとんど持たない第２導電型のエミッタ層と、前
記ベース層内に設けられ前記環状エミッタ層に対向する
如く形成された第２導電型のコレクタ層とを具備するこ
とを特徴とするバイポーラトランジスタ。 - 【請求項６】 前記エミッタ層は環状であることを特徴
とする請求項５記載のバイポーラトランジスタ。 - 【請求項７】 前記ベース電極引き出し層は前記埋め込
み絶縁層を貫通して設けられていることを特徴とする請
求項５記載のバイポーラトランジスタ。 - 【請求項８】 第１導電型のベース層表面に第２導電型
のコレクタ層を形成する工程と、このコレクタ層と対向
する如く第２導電型のエミッタ形成層を形成する工程
と、前記エミッタ形成層を貫通しこのエミッタ形成層の
周囲が残存する如く溝を形成する工程と、前記溝の内部
に絶縁層を埋設する工程とを具備することを特徴とする
バイポーラトランジスタの製造方法。 - 【請求項９】 前記溝はエミッタ形成層の周囲を環状に
残存させることを特徴とする請求項８記載のバイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12835592A JPH05326540A (ja) | 1992-05-21 | 1992-05-21 | バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12835592A JPH05326540A (ja) | 1992-05-21 | 1992-05-21 | バイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326540A true JPH05326540A (ja) | 1993-12-10 |
Family
ID=14982774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12835592A Withdrawn JPH05326540A (ja) | 1992-05-21 | 1992-05-21 | バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658251B1 (ko) * | 1999-12-28 | 2006-12-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 바이폴라 트랜지스터 및 그 제조방법 |
-
1992
- 1992-05-21 JP JP12835592A patent/JPH05326540A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658251B1 (ko) * | 1999-12-28 | 2006-12-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 바이폴라 트랜지스터 및 그 제조방법 |
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