JPS60103640A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野］ 本発明は半導体装置、特に半導体集積回路製雪（ＩＣ，
ＬＳＩ）Ｋおける横形トランジスタの性能向上技術に関
する。

〔背景技術〕

バイポーラＩＣ等において、横形ｐｎｐ）ランジスタを
形成する場合にこれまでは第１図に示すように、ｐ型Ｓ
ｔ（シリコン）＃−導体基板１の上にｎ型Ｓｔ層導体層
２を形成し、このｎＷｓ１層２０層面０表面型基板１に
達するｐ型アイソレーション部３を形成し、このｐ型ア
インレーション部３に囲まれ底部にｎ＋型埋込層４を有
するｎ型子導体領域を２ａをベースとし１、その表面に
対向するｐ型拡散領域５．６を形成してエミッタ及びコ
レクタ　とし、その外側にベース取出し、のための高濃
度ｎ＋型拡散領域７を形成する。

このような横形ｐｎｐ）ランジスタにおいては、ｐ型拡
散によるｐｎ接合アイソレーション部３が横方向に広く
形成され、半導体装置の集積度向上が困難であるという
問題点かあることが本発明者によってあきらかとされた
。

本発明者は、半導体装置の素子分離技術について以下に
述べるような技術を開発した。

すなわち、第２図に示すようＫｐ型Ｓｉ基板１上に形成
したｎ型８４層２の表面から深く溝８を掘り、この溝底
部とｐ型基板１との間Ｋｐ型アイソレーション層９を介
挿し、溝８とｐ型アイソレーション層９とによって囲ま
れたｎ型半導体（島領域）２ｇをベースとしてその表面
にエミッタ・コレクタとなるｐ型領域５．６を対向させ
て横形ｐｎｐ）ランジスタを構成したものであり、上記
溝８形成により、ｐ型アイソレーション領域９とｐ層領
域６との余裕な椿めて狭＜（ｐｎ接合アイソレーション
の場合の１１５）形成できることから半導体装置を微細
化し、その集積度を高めることが可能となった。

しかしながら、かかる技術においては、第２図を参照し
、横形ｐｎｐ　）ランジスタの飽和時に、溝８と基体と
の間のｐ型アイソレーション部９とベースとなるｎ型領
域２ａ及びコレクタ６となるｐ型領域とによって寄生ｐ
ｎｐトランジスタが発生しやすく、上記ｐ型アーイソレ
ーション部を通して基板１への電流（Ｉ）もれを生じ、
その結果横形ｐｎｐ　トランジスタが動作しなくなると
いう問題があることが本発明者によってあきらかとされ
ｆＣ。

本発明はこのような問題を解決するためのものである。

〔発明の目的〕

本発明の目的は、構格を微細化腰かつ電流もれをなくし
た横形トランジスタを有する半導体装置を提供すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴ば、
本明細書の記述および添付図面からあきらかに々るであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上に基板と異なる導電型の半導体
層を形成し、この半導体層表面を電１気的に独立した半
導体（島領域）に分離するように半導体層表面から深く
溝を掘り、底部に基板と異なる導電型の高濃度埋込層を
有する一つの半導体領域をベースとし、その表面にこの
ベースと異なる導電型のエミッタ及びコレクタを対向さ
せて横形トランジスタとしり半導体装置であって、上記
基板と異なる導電型の埋込層の周辺部と上記溝とを相接
せしめることにより、上記横形トランジスタを上記溝と
上記埋込層とにとり囲むようにしり本ので、このような
構造とすることにより、寄生トランジスタ等による電流
もれを低減し、前記目的を達成するものである。

〔実施例〕

第３図は本発明の一実施例を示すものであって、アイソ
レーション溝を有する半導体基体に横形ｐｎｐ　トラン
ジスタを形成した半導体装置の断面シ１である。第４図
は第３図に対応する平面図である。

同図において第２図と共通する構成部分には第２図と同
一の指示番号が使用されている。

１けｐ型ＳＩ基板、２　Ｆｉｎ型Ｓｔり、４はｎ＋型埋
込層、８はアイソレーション用溝、９は溝８と基板１と
の間に介挿したｐ型アイソレージロン層である。上記溝
８によって囲まれた半導体島領域（ｎ型Ｓ１層）２ａを
ベースとしてその表面に形成されたｐ型エミッタ５．ｐ
型コレクタ６及びｎ＋型ベース取出し部７が横形ｐｎｐ
）ランジスタを構成する。１０は表面酸化膜（Ｓ　＋　
０２　）である。

同図に示すように、ｎ＋型埋込層４がアイソレーション
用溝８にかかるように横方向に広く形成さｔｌｎ型島領
竣とｐ型基板を隔ていることにより横形ｐｎｐ　トラン
ジスタＦｉｎ＋型埋込層４と酸化膜１０を有するアイソ
レーション用溝８とにより囲まｔ１ｆｃ形態を有する。

第５図乃至第９図は第３図に示した横形ｐｎｐトランジ
スタを半導体基板上に形成するプロセスを各工程の断面
図によりあられすものである。以下工程に従ってプロセ
スを説明する。

（ａｌ　第５図に示すように、ｐ型Ｓｉ基板１の一生面
上Ｖｃｎ　型埋込層４を横に充分に広くとって拡散し、
これを埋込むようＫｎ型をドープ【７たＳｉを気相より
析出してエピタキシャルｎ型８１層２を形成する。

（ｂ）　第６図に示すように酸化膜等によるマスク１１
を通してたとえば、エツチング液としてＫＯＨな用イア
ｊ異方性エツチングによりアイソレーション用溝８を掘
る。この溝８は前記ｎ＋型埋込層４の一部にかかる位置
で充分に深く形成する。この溝８により囲まれた一つの
ｎ型半導体島領域は横形ｎｐｎ　トランジスタのベース
として使用される。

（ｃ）　第７図に示すように溝８を含めて半導体表面に
酸化膜１２を生成腰溝底部の酸化膜を取り除き、ボロン
等の不純物をイオン打込み、拡散して溝の底部とｐ型基
板１との間にアイソレーションｐ型層９を形成する。

（ｄ）　第８図に示すようにｎ型島領域２ａの表面の酸
化膜１２の一部をホトエッチしてマスクを形成し、この
マスクを通してボロン等の不純物をイオン打込み拡散し
てｐ型のエミッタ５．　ｐ型のコレクタ６を形成する。

この時のボロン拡散は他の島領域でｎｐｎ　トランジス
タをつくる場合のベース拡散を利用してもよい。又、前
記アイソレーションｐ型層９の拡散と兼用してもよい。

（ｏ）　表面酸化により新たに酸化膜］３を形成し、第
９図に示すようにその一部をホトエッチしてマスクを形
成し、このマスクを通してリン等の不純物をイオン打込
み、拡散ｉ−てｎ＋型ペース７を形成する。この時のリ
ン拡散は他の島領域でのｎｐｎ　トランジスタのエミッ
タ拡散を利用する。

このあと図示されないが、全面ＫＰＳＧ（リン・シリケ
ートガラス）等の絶縁膜を生成し、この絶縁膜に対しコ
ンタクトホトエッチを行い、アルミニウム蒸着及び配線
バターニングエッチのプロセスを経て第３図に示すよう
な横形ｐｎｐ　）ランジスタを得る。

〔実施例２〕 第１０図は本発明の他の実施例であって、一つの半導体
基板の表面に掘った溝によって電気的分離したいくつか
の半導体島領域［ｎｐｎ）ランジスタ、横形ｐｎｐ）ラ
ンジスタ及びＩＩＬ（注入積層論理素子）を形成［た半
導体装置の断面図である。

同図において、前記実施例で第３図に示した横形ｐｎｐ
）ランジスタと共通する構造をもつ部分（同図の中央の
島領域）は第３図と同一の指示番号をもって示している
。

同図の他の部分（左側の島領域）けｎｐｎ　トランジス
タを示り、２ｂはコレクタとなるｎ型Ｓｔ層、１４はｐ
型ベース、１５はｎ＋型エミッタである。

１６はｎ　型コレクタ取出し部で、溝８がｎ＋型埋込層
４ｂＫかかるように形成することにより、ｎ＋型埋込層
から直接にコレクタ電、極を取出すように１．りもので
、こわによりコレクタ取出（２のた　、めの高濃度ｎ十
型拡散は不要（エミッタ拡散を利用することができる）
で、ｎｐ、ｎ）ランジスタのコレクタ抵抗を低減するこ
とができる。

同図の他の部分（右側の島領域）はＩＩＬを示し、２Ｃ
はエピタキシャルｎ型層２の表面をエッチして他の島領
域よりも薄く形成したものである。

こ；ｆｉｇよってＩＩＬの性能の向上を計ることができ
る。このｎ型層２Ｃの表面にインジェクタとなるｐ型層
１７．インバースｎｐｎ　）ランジスタのベースｐｍ層
］８．マルチコレクタｎ＋型層１９が形成さね、横形ｐ
ｎｐ）ランジスタとインバースｎｐｎ　）ランジスタを
相補的に結合させてＩＩＬを構成する。

このような複数種の素子を一つの基板上に有する半導体
装置の製造プロセスにおいて、同じ導電型の領域は共通
の拡散工程で形成される。たとえば、ｎｐｎ　）ランジ
スタのｐ型ベース１４と、横形ｐｎｐ　）ランジスタの
ｐ型エミッタ５、ｐ型コレクタ６、ＩＩＬのｐ型インジ
ェクタ１７、ｐ型ベース１８は同じボロンイオン打込み
、拡散工程で形成し、ｎｐｎ）ランジスタのｎ＋型エミ
ッタ１５、横形ｐｎｐ　）ランジスタのｎ　型ベース７
、ＩＩＬのｎ型コレクタ１９は同じリン打込み拡散工程
で形成することができる。横形ｐｎｐ）ランジスタにお
いて、ベース取出し部分を溝内に形成し、ｎｐｎ　）ラ
ンジスタのコレクタ取出し部のようにｎ＋型埋込＠４ａ
から直接にベース電極を取出すようにしてもよい。同様
にＩＩＬにおいても、図示されないが、ｎ型島領域表面
に設けるエミッタ取出しを、溝部をｎ＋型埋込層４ＣＶ
Ｃかがるように掘り、ｎ　型埋込層から直接に工ξツタ
電極を取出すようにすることもできる。

このような半導体装置において、各島頌域に形成された
半導体素子はｎ＋型埋込層と溝表面の酸化膜に亀よりｒ
ｔねることにより、ｐ型基板への電流本名を低減するこ
とができる。

〔効果〕

以上実施例で述べたように、本発明によれば、微細構造
の横形トランジスタが高能度ｎ＋型埋込層とこねと接す
る溝とにより囲まれていることにより、寄生ｐｎｐトラ
ンジスタの発生がなくなり、電流もれをなくし微少電流
動作が可能となって特性を向上するという効果がもたら
される。

以上本発明者によってなされた発明を実施例にもとづき
具体的Ｋｉ！５２明したが、本発明は上記実施例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなさｔｌり発
明をその背景となった利用分野である半導体装置技術に
適用した場合について説明したがそれに限定されるもの
ではない。

本発明は、少なくと−もアイソレーション部が寄生素子
の一部となる条件のものには適用できる。

本発明は、−の基板上に複数種の素子を形成する場合に
特にプロセスを変更することなく適用でき、半導体装置
（ＩＣ，ＬＳＩ）の性能を向上することができる。

【図面の簡単な説明】

第１図は接合分離型の半導体装量における横形トランジ
スタの原理的構造の例を示す断面図であるー 第２図は溝分離型の半導体装置における横形トランジス
タの例を示す断面図である。 第３図は本発明の一実施例であって、溝分離牛導体装置
の横形トランジスタの断面図である。 第４図は第３図における拡散層のパターンを示す平面図
である。 第５図乃至第９図は本発明σ）一実施例であって、第３
図に示し、六半導体装置の製造プロセスを示す工程断面
図である。 第１０図は本発明の他の一実施例であって一つの基板上
に複数種の素子を形成しｆｃ手導体装置の断面図である
。 １・・・ｐ型Ｓｉ基板、２・・・エピタキシャルｎ型Ｓ
ｉ層、３・・・アレイツレ−ジョンｐ型層、４・・・ｎ
＋型埋込層、訃・・ｐ’ｎｐトランジスタのｐ型エミッ
タ、６・・・ｐｎｐトランジスタのｐ型コレクタ、７・
・・ｐｎｐ）ランジスタのｎ＋型ベース取出し部、８・
・・溝、９・・・アイソレーションｐ型層、１０，１１
゜１２．１３・・・表面酸化膜、１４・・・ｎｐｎ）ラ
ンジスタのｐ型ベース、１５・・・ｎｐｎ　）ランジス
タのｎ＋型エミッタ、１６・・・ｎｐｎ　）ランジスタ
のｎ＋型コレクタ取出Ｌ７部、１７・・・ＩＩ、Ｌのｐ
型インジェクタ、１８・・・ＩＩＬのｐ型ベース、１９
・・・ＩＩＬのｎ　型コレクタ 第　１　図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に基板と異なる導電型の半導体層が形
   成され、上記半導体層表面を電気的に独立した半導体（
   島）領域に分離するように半導体層表面から深く溝が掘
   られ、底部に基板と異なる導電型の高濃度埋込層を有す
   る一つの半導体領域をベースと【１１、その表面にこの
   半導体領域と異なる導電型のエミッタ及びコレクタが対
   向する横形トランジスタが形成された半導体装置であっ
   て、上記基板と異なる導電型の高濃度埋込層の周辺部と
   上記溝とは相接することにより、上記横形トランジスタ
   は上記溝と高濃度埋込層によって囲まれていることを特
   徴とする半導体装置。