JPS60109244A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置・特に一つの半導体島領域内に２つ
の横形（ラテラル＞ｐｎｐトランジスタを有する半導体
集積回路装置（ＩＣ、ＬＳ　Ｉ）Ｋ関する・ 〔背景技術〕 リニアＩＣ基本回路において、第１図に示すような２つ
のｐｎｐトランジスタＱｔ　、Ｑｔの各ベースを共通に
してカレントミラー形に結線した定電流回路が知ら幻て
いる。同回路を一つの半導体基体内に形成する場合１例
えば第２図に示すような構成となる。すなわち％ｐ型シ
リコン基板１の上にｎ＋＋埋込層２を介してエピタキシ
ャル成長させたｎ型シリコ７層３を形成する。そして、
ｎ型エピタキシャル層３をアイソレージコンｐ型層４に
より他領域から電気的に分離させたｎ型島領域３を形成
する。そして表面にｐ型不純物を選択拡散することによ
りｐ型エミッタ５とそれを取り囲むｐ型コレクタ６を２
紐間時に形成する。さらに。

各組のｐｎｐｈランジスタＱ、、Ｑ、領斌間を離隔する
ように共通のベースとなるｎ＋型型数散層７形成する。

上記構造が発明者により考えられている。

本発明者は半導体装置を微細化し、回路の性能を高める
とともに高集積化する目的で、半導体素子間に基板に達
する溝を掘りめぐらせて素子間のｔｆｉ的分子ｌｊ　（
アイソレージ薔ゾ）を行う技術を開発した。

しかし、このような溝を用いた島領域内に２ｍの横形ｐ
ｎｐトランジスタを共通のベースｎ”　ｍｓを介して組
み込んだ構造では、２つのｐｎｐトランジスタのコレフ
タル型層とベースｎ＋型層とが接近して形成されるため
、ここに寄生ｐｎｐ　トランジスタ（＃！２図Ｑ、）を
発生しやすく、トランジスタ動作に悪影響を与えるとい
うことが本発明者によりあきらかとされた。

かかる寄生ｐｎｐトランジスタの発生を防止するために
・例えば横形ｐｎｐトランジスタ（Ｑ、、Ｑ、）のコレ
クタをリング状のｎ＋型型数散層らなるチャネルストッ
パで取り囲むことが考えられる。しかい微細化技術のプ
ロセスにおいて・このよりなｎ十型拡散チャネルストッ
パは他の島領域につくられるｎｐｎトランジスタのエミ
ｌり拡散プロセスを利用して形成される。しかし、エミ
ッタ拡散工程の後、拡散工程時にエミッタ電極に生成さ
れた薄い酸化膜を酸洗い（ウォツシュド）することによ
り薄い酸化膜を除去し、ｎ＋＋エミッタ層をそのまま電
極として使用するため、上記Ｃ型拡散はチャネルストッ
パとして利用することができないことが発明者によって
あきらかとされた。

〔発明の目的〕

本発明は上記した問題点を解消するためのものであり、
その目的は同−島領域内に複数の横形成トランジスタを
高密度に形成した半導体装置における寄生トランジスタ
の発生防止技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述および添付図面よりあきらかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体基体表面に掘られた＃［よって他領域
から電気的に分離された一つの半導体島領域内に２つの
横形トランジスタが形成され、これら横形トランジスタ
の間の基体表面に溝が掘られていることにより、寄生ト
ランジスタの発生を防止するものである。

〔実施例１〕 第３図、第４図は本発明の一実施例を示すもび）であり
、このうち第３図は２つの横形ｐｎｐ）ランジスタの拡
散パターンを示す平面図、第４図は第３図のＡ　−Ａ’
切断断面図である。

８（第３図で破線で囲まれてｈる格子部分）はｎ型シリ
コン層の表面に掘られた溝（アイソレージロン溝）であ
って、溝８底部とｐ型基板１との間にアイソレージ、ン
ｐ型層４が拡散さ幻６、他領域からｎ型シリコ７層３ａ
を島領域として電気的に分離する。５はｐ型拡散エミ１
り、６はｐ型拡散コレクタで、ｎ型シリコ７層３ａをベ
ースとして２つの横形ｐｎｐ　トランジスタｑ、、Ｑ＊
を構成する・ ９（第３図では破線ではさまれた細長部分）は２つのト
ランジスタＱｔｓＱ＊の間に掘った溝である。１０はベ
ース取出し部となるｎ＋型拡散層ｌＯが溝９との交差す
る部分にベース電極Ｂが設けられる。Ｅけエミッタ電極
、Ｃはコレクタ電ａである。１１は表面酸化ｇ［（Ｓｉ
Ｏ，）である。

第５図乃至第７図は第４図で示される半導体装置を製造
する場合の主要プロセスの工椙断面図である。以下工程
順圧機って説明する。第５図圧水すように、ｐ−型シリ
コン基板（サブストレート）１表面クロ＋星埋込層２を
選択拡散九より埋込み、その上に低濃度ｎ型シリコン層
３をエピタキシャル成長させたものを用意する。

次いでｎ型シリコン層表面に第６図に示すように形成し
たシリコン窒化膜（Ｓｔ、Ｎ、）のマスクを用いてドラ
イエッチ手段等にエリ溝８及び９を掘る。この後、第７
図に示すように溝８及び溝９によって分離さｈた島領域
の表面九酸化膜（Ｓｉｎり１１のマスクを形成し、ボロ
ン等を選択拡散して、＄８の底部と基板ｌとの間にｐ型
アイソレーション層４をつくり、又、島領域３ａの表面
ｔｃｐ＋型コレクタ６、ｐ　型エミッタ５を得るための
不純物的イオン打込み拡散を行う。

こノ後％特に図示されないが、ペースのためのｎ＋型拡
散、コンタクトホトエッチ、アルミニウム蒸着、バター
ニングエッチ等の諸工程を経て第３図、第４図に示すご
とき半導体装置を得る。

〔実施例２〕 Ｋ８図は本発明の他の一実施例を示すものであって、溝
によって分離された一つの半導体基体上にｎｐｎ　トラ
ンジスタと、一対の［形ｐｎｐ）うｙジスタ及びＩＩＬ
（注入集積論理）の各素子を形成した半導体装置の断面
図である。

同図において、第３図に掲げた前記実施例の横形ｐｎｐ
）ランジスタと共通する構造をもつ部分（同図の中央の
島領域）は第３図と同一の指示番号をもって示しである
。

同図の他の部分（左側の島領域）はｎｐｎ）ランジスタ
を示し、３ｂはコレクタとなる０型Ｓｉ層、１３はｐ型
ベース、１４はｎ＋型エミッタである・１５はｎ＋型コ
レクタ取出し部で溝８がｎ＋型埋込層２ｂにかかるよう
に形成すること罠よりｎ＋型埋込層から直接に、コレク
タ電極を取出すようにした。これによりコレクタ取出し
のための高濃度ｎ＋型拡散は不要（又はエミッタ拡散を
利用することはできる）で、しかもｎｐｎトランジスタ
のコレクタシリーズ抵抗を低減することができる。

同図の他の部分（右側の島領域）はＩＩＬを示し％３Ｃ
はエピタΦシャルｎ型層３０表面をエッチして他の島領
域３ａ、３ｂよりも薄く形成した□ ものである。この表面にインジェクタとなるｐ型層１６
．インバースｎｐｎ）ランジスタのペースｐ型層１７、
マルチコレクタｎ＋型層１８が形成され、インジェクタ
を含む横形ｐｎｐトランジスタとインバースｎｐｎｈラ
ンジスタが相補的に一体ニ結合されてＩＩＬを構成する
。

このような複数の素子を一つの基板上に有する半導体装
置の製造プロセスにおいて、同じ導電型、同じ濃度の領
域は共通の拡散工程で形成される。

たとえば、ｒｌｐｎトランジスタのｐ型ベースと横形ｐ
ｎｐトランジスタのｐ型エミヴタ、ｐ型コＶクタ。

ＩＩＬのｐ型インジェクタ、ｐ型ベース等は同じボロン
イオン打込み、拡散プロセスで形成することができる。

それゆえ、単純なプロセスで種類の異なった素子を同時
に形成でき、素子の低価格化が達成できるという効果が
得られる。

〔効　果〕 以上実施例で述べた本発明は下記のように効果が得られ
る。

（１）同−島領域内に複数の横形トランジスタを内蔵さ
せる際に、これら横形トランジスタ間の半導体表面を溝
により分離することで、寄生効果を極めて有効圧低減で
き、素子の信頼性を高めることができる。

（２）　溝部分よりペース電極を取出すことにより、ペ
ース抵抗を大幅に小さくでき、素子の性能向上が計れる
。

（３）同−島領域内の複数の横形トランジスタ分離のた
めの溝の形成は、異なる素子を分離するための溝の形成
と同時に行うことができ、工程的に変りなく高性能横形
トランジスタが得られる。

（４）溝分離を利用することにより亀テップ上でアイソ
レーシゴン面積を低減でき半導体装置の微細化、集積化
、低消費電力化、低価格化に有効である。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明け＼上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

たとえば、同−島領域内に３個以上の横形トランジスタ
を形成する場合に本発明を適用し同様の効果を得ること
ができる。

また、溝の形成はｓ　Ｓｔｏｗ膜をマスクとして、工＋
７チンダ液にＫＯＨを用いた異方性ウェットエツチング
で形成しても同様な効果が得られる。

〔利用分野〕

以上の説明では主として発明者によってなされた発明を
その利用分野である横形ＰＮＰトランジスータに適用し
た場合について説明したが、それに限定されるものでは
ない。

本発明は特に複数の横形トランジスタを同−島領域内に
内蔵させるリニアＩＣの全ての場合に適用できる。

【図面の簡単な説明】

第１図はリニアＩＣの定電流回路（カレントミラー回路
）の−例を示す回路図である。 第２図は半導体基板上ｌＣ１対の横形ｐｎｐトランジス
タを形成した半導体装置の一例を示す正面断面斜面図で
ある。 第３図は本発明の一実施例であって、一つの島領域内に
一対の横形ｐｎｐトランジスタを形成した半導体装置の
拡散パターンを示す平面図である。 第４図は第、３図におけるＡ−に視断面図である。 第５図乃至第７図は本発明の一実施例であって、第４図
に示した半導体装置の製造プロセスの一部を示す工程断
面図である。 第８図は本発明の他の一実施例であって、一つの半導体
基体に異なる種類の素子を形成した半導体装置の断面図
である。 ｌ・・・ｐ型シリコン基板・２・・・ｎ＋型埋込屑・　
３・・・エピタキシャルｎ型シリコン層、４・・・アイ
ソレーションｐ型層、５・・・ｐ型エミッタ、６・・・
ｐ型コレクタ、７・・・ｎ＋型ペース取出し部、８・・
・アイソレーション溝％９・・・アイソレーション溝、
１０・・・ｎ＋型ベース取出し部、１１・・・表面酸化
膜（Ｓｉｎ、）。 １２・・・［ｔ［マスク、１３・・・ｐ型ベース、１４
・・・ｎ型エミッタ、１５・・・ｎ＋型コレクタ取出し
部、１６・・・インジェクタｐ型層、１７・・・ベース
ｐ型層、１８・・・コレクタｎ　型層。 代理人　弁理士　高　橋　明　夫

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一生面に他領域から電気的九分離され
   た一つの半導体島領域を有し、前記島領域内に複数の横
   形トランジスタが形成され、この複数の横形トランジス
   タの間の基体表面圧溝が掘られていることを特徴とする
   半導体装置。 ２、上記一つの半導体島領域は半導体基体主面に掘られ
   た溝によって他領域から電気的に分離されている特許請
   求の範囲第１項に記載の半導体装置。 ８、上記横形トランジスタは横形ｐｎｐトランジスタで
   ある特許請求の範囲第１項又は第２項に記載の半導体装
   置。