JPS6042845A - 半導体集積回路装置製造方法 - Google Patents
半導体集積回路装置製造方法Info
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- JPS6042845A JPS6042845A JP15077783A JP15077783A JPS6042845A JP S6042845 A JPS6042845 A JP S6042845A JP 15077783 A JP15077783 A JP 15077783A JP 15077783 A JP15077783 A JP 15077783A JP S6042845 A JPS6042845 A JP S6042845A
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- JP
- Japan
- Prior art keywords
- layer
- type
- regions
- epitaxial layer
- substrate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特にバイポーラ乗
積回路においてチップサイズを縮小し、集積密度を高め
ることを目的とする。
積回路においてチップサイズを縮小し、集積密度を高め
ることを目的とする。
バイポーラ乗積回路に才？いては、トランジスタ、ダイ
オード抵抗等の各素子を形成場せる以前に各゛ 素子が
配置されるエピ タキシャル層を各々分離する必要がある。この分離方法
としてはＰＮ接合分離が一般的である。この方法は第１
因に示す如く例えばｐ５シリコン基板３に選択的にＮ＋
埋込層４を形成し、その上にＮ型シリコンエピタキシャ
ル層２を形成する。その後エピタキシャル層２０表面か
ら基板３と同一の導電型の不純物、すなわちＰ型不純Ｗ
ｔ拡散し分離領域１１に形成するものである。従来のこ
の方法によれば、不純物をエピタキシャル層２０表面か
ら拡散して分離領域１を形成しているため、分離領域１
のエピタキシャル層２０表面での横方向への拡がりが大
きく、設計時点でこの拡がりを見 。
オード抵抗等の各素子を形成場せる以前に各゛ 素子が
配置されるエピ タキシャル層を各々分離する必要がある。この分離方法
としてはＰＮ接合分離が一般的である。この方法は第１
因に示す如く例えばｐ５シリコン基板３に選択的にＮ＋
埋込層４を形成し、その上にＮ型シリコンエピタキシャ
ル層２を形成する。その後エピタキシャル層２０表面か
ら基板３と同一の導電型の不純物、すなわちＰ型不純Ｗ
ｔ拡散し分離領域１１に形成するものである。従来のこ
の方法によれば、不純物をエピタキシャル層２０表面か
ら拡散して分離領域１を形成しているため、分離領域１
のエピタキシャル層２０表面での横方向への拡がりが大
きく、設計時点でこの拡がりを見 。
込んで広い表面積を準備しておかないと、エピタキシャ
ル層２の表面にトランジスタ等の素子を形成するのに十
分な面積を確保できない。このため、チップサイズが大
きくなるという欠点があった。
ル層２の表面にトランジスタ等の素子を形成するのに十
分な面積を確保できない。このため、チップサイズが大
きくなるという欠点があった。
本発明はチップサイズを小きくできる絶縁分離方法を提
供するものである。
供するものである。
本発明によれば、−等電型基板上に形成された他導’ｔ
ｉｊＪ１エピタキシャル層を複数の分離領、域に分ける
ために、−導′ｄＬ型不純物の拡散をエピタキシャル層
表面より行なわず、エピタキシャル層と基、板との間に
一導″ＷＬ型の埋込層を形成しておき、熱処理によるこ
の埋込層のエピタキシャル層表面までのぜ９上９で絶縁
分ｌｌ１ｔ−行う半導体装置の製造方法を得る。
ｉｊＪ１エピタキシャル層を複数の分離領、域に分ける
ために、−導′ｄＬ型不純物の拡散をエピタキシャル層
表面より行なわず、エピタキシャル層と基、板との間に
一導″ＷＬ型の埋込層を形成しておき、熱処理によるこ
の埋込層のエピタキシャル層表面までのぜ９上９で絶縁
分ｌｌ１ｔ−行う半導体装置の製造方法を得る。
次に、図面を参拝して本発明をより詳細に説明する。
第２図は本発明の一実施例を示したもので、絶縁分離拡
散領域１１は半導体基板１３と同じ例えばＰｆｊｌでＮ
型エピタキシャル層１２を複数の領域に分離してお虱各
分離領域にはこの後トランジスタ、ダイオード、抵抗等
の素子が形成される。
散領域１１は半導体基板１３と同じ例えばＰｆｊｌでＮ
型エピタキシャル層１２を複数の領域に分離してお虱各
分離領域にはこの後トランジスタ、ダイオード、抵抗等
の素子が形成される。
又各分離領域と半導体基板１３との界面にはエピタキシ
ャル層１２と同じ導電型、すなわち、たとえばＮｆｌｉ
で高不純濃度の埋込層１４がエピタキシャル層のシリー
ズ抵抗を下げるために形成されている。この構造におい
て絶縁分離拡散領域１１は半導体基板１３上に、エピタ
キシャル層１２形成前に、半導体基板１３と同−尋゛邂
聾の扁績度の埋込層全埋込層１４とは別に形成しておき
、その後エピタキシャル層１２’を成長させ、この成長
時点もしくはその後の熱処理によって、半導体基板１３
と同一導電型の埋込層から不純物をエピタキシャル層１
２０表面ま士拡散させて形成したものである。この時の
埋込層の濃度は半導体基板１３の濃度より高護度である
ことが必要条件である。
ャル層１２と同じ導電型、すなわち、たとえばＮｆｌｉ
で高不純濃度の埋込層１４がエピタキシャル層のシリー
ズ抵抗を下げるために形成されている。この構造におい
て絶縁分離拡散領域１１は半導体基板１３上に、エピタ
キシャル層１２形成前に、半導体基板１３と同−尋゛邂
聾の扁績度の埋込層全埋込層１４とは別に形成しておき
、その後エピタキシャル層１２’を成長させ、この成長
時点もしくはその後の熱処理によって、半導体基板１３
と同一導電型の埋込層から不純物をエピタキシャル層１
２０表面ま士拡散させて形成したものである。この時の
埋込層の濃度は半導体基板１３の濃度より高護度である
ことが必要条件である。
また絶縁分離領域１１形成のためのせり上りが不十分で
あったり、エピタキシャル層１２形成後短時間の熱処理
で形成しようとする時には、エピタキシャル１２０表面
を研暦、エツチング法で前記埋込層のせ９上す部分が表
面に露出するまで除去しても、同様の効果を期待できる
。
あったり、エピタキシャル層１２形成後短時間の熱処理
で形成しようとする時には、エピタキシャル１２０表面
を研暦、エツチング法で前記埋込層のせ９上す部分が表
面に露出するまで除去しても、同様の効果を期待できる
。
この後、トランジスタ、ダイオード、抵抗等の素子はエ
ピタキシャル層１２の表面よりの不純物拡散で形ｒｆｃ
されるが、この不純物拡散はエピタキシャル層１２の表
面からぜいぜ一２〜３μｍ程度行うだけであり、又絶縁
分離領域１１はエピタキシャル層１２の表面での面積は
狭いので素子を高密度にエピタキシャル層の表面部に形
成できる。
ピタキシャル層１２の表面よりの不純物拡散で形ｒｆｃ
されるが、この不純物拡散はエピタキシャル層１２の表
面からぜいぜ一２〜３μｍ程度行うだけであり、又絶縁
分離領域１１はエピタキシャル層１２の表面での面積は
狭いので素子を高密度にエピタキシャル層の表面部に形
成できる。
すなわち、本発明によれば、従来に比べ、エピタキシャ
ル層表面での絶縁分離領域が占める面積はきわめて狭い
ので、半導体チップ表面積を有効に活用できる。又、エ
ピタキシャル層１２が厚くなれば、絶縁分離領域１１形
成のための熱処理時間が長くなり、その底面での広がり
は広くなるので、従来に比してチップ面積の有効利用は
より一層効果が大きい。
ル層表面での絶縁分離領域が占める面積はきわめて狭い
ので、半導体チップ表面積を有効に活用できる。又、エ
ピタキシャル層１２が厚くなれば、絶縁分離領域１１形
成のための熱処理時間が長くなり、その底面での広がり
は広くなるので、従来に比してチップ面積の有効利用は
より一層効果が大きい。
第１図は従来の表面より不純物拡散し得た絶縁領域の構
造を示す＠面図でるる。 第２図は本発明の一実施例により得た絶縁領域の構造を
示す断面図である。 １．１１・・・・・・絶縁分離拡散領域、２，１２・・
・・・・エピタキシャル層、３．１３・・・・・・半導
体基板、４゜１４・・・・・・基板と反対導電型の埋込
層。 代理人 弁、埋土 内 原 晋・−−゛ゝ（１、１
造を示す＠面図でるる。 第２図は本発明の一実施例により得た絶縁領域の構造を
示す断面図である。 １．１１・・・・・・絶縁分離拡散領域、２，１２・・
・・・・エピタキシャル層、３．１３・・・・・・半導
体基板、４゜１４・・・・・・基板と反対導電型の埋込
層。 代理人 弁、埋土 内 原 晋・−−゛ゝ（１、１
Claims (1)
- 第１４電型半纒体基板上に同一導電型の前記基板より萬
＠夏の埋込層を形成し、その後前記中導体基板上に第２
４’に型のエピタキシャル層を形成し、前記第１４電型
の高濃度の埋込層の前記エピタキシャルＩ−表面に到達
、するせり上り全利用して前記エピタキシャル層を複数
の領域に分離する絶縁分離領域を得ることを特徴とする
半導体集積回路装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077783A JPS6042845A (ja) | 1983-08-18 | 1983-08-18 | 半導体集積回路装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077783A JPS6042845A (ja) | 1983-08-18 | 1983-08-18 | 半導体集積回路装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042845A true JPS6042845A (ja) | 1985-03-07 |
Family
ID=15504193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15077783A Pending JPS6042845A (ja) | 1983-08-18 | 1983-08-18 | 半導体集積回路装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182219A (en) * | 1989-07-21 | 1993-01-26 | Linear Technology Corporation | Push-back junction isolation semiconductor structure and method |
-
1983
- 1983-08-18 JP JP15077783A patent/JPS6042845A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182219A (en) * | 1989-07-21 | 1993-01-26 | Linear Technology Corporation | Push-back junction isolation semiconductor structure and method |
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