JPS5885572A - プレ−ナ型ダイオ−ドおよびその製造方法 - Google Patents
プレ−ナ型ダイオ−ドおよびその製造方法Info
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- JPS5885572A JPS5885572A JP18298081A JP18298081A JPS5885572A JP S5885572 A JPS5885572 A JP S5885572A JP 18298081 A JP18298081 A JP 18298081A JP 18298081 A JP18298081 A JP 18298081A JP S5885572 A JPS5885572 A JP S5885572A
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- 239000012535 impurity Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
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- 238000000034 method Methods 0.000 claims description 12
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- 238000009792 diffusion process Methods 0.000 description 17
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- 238000010586 diagram Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、−導電型の半導体基体と、この基体の一方の
表面Ｇこ隣接し、基体内部へ延在する反対導電型の表面
領域とを具えるブレ〜す型ダイオードおよび斯かるブレ
ーナ型ダイオードの製造方法に関するものである。
表面Ｇこ隣接し、基体内部へ延在する反対導電型の表面
領域とを具えるブレ〜す型ダイオードおよび斯かるブレ
ーナ型ダイオードの製造方法に関するものである。
このようなプレー十型ダイオードは既知であり、例えば
第７１スに示すような構造のものが知られてイル。この
ブレーナ型ダイオード／を製造するＧこ当っては、ｎ＋
型半導体基板２の上にｎ型半導体Ｊｆｌ ３を、例えば
エピタキシャル成長により形成し、この半導体層３内に
、例えば拡散Ｇこよりｐ十型表面領域ケを形成してｐｎ
接合５を形成する。次に半導体層３の表向には、窒化膜
、酸化膜、ポリイミド系被膜などから成る表面保護嘆乙
を破着する。
第７１スに示すような構造のものが知られてイル。この
ブレーナ型ダイオード／を製造するＧこ当っては、ｎ＋
型半導体基板２の上にｎ型半導体Ｊｆｌ ３を、例えば
エピタキシャル成長により形成し、この半導体層３内に
、例えば拡散Ｇこよりｐ十型表面領域ケを形成してｐｎ
接合５を形成する。次に半導体層３の表向には、窒化膜
、酸化膜、ポリイミド系被膜などから成る表面保護嘆乙
を破着する。
ざらにｐ＋型表面領域グおよびｎ＋型基板２の表＋ｋに
、例えば金属蒸着により電極７およびｒを設ける０ このようなブレーナ型ダイオードｌにおいて、順方向電
圧降下は、ｎ型半導体層３の、ｐ 型表面領域ｌの直下
Ｇこある部分の抵抗、すなわち不純物濃度で決まり、こ
の順方向電圧降下を低くするためにはｎ型半導体Ｊｆｆ
ｌ ３の不純物濃度を高くして抵抗を低くする必要があ
る。一方、ダイオードの逆方向耐電圧はｎ型半導体層３
の不純物濃度が低い程高くなる。こ（Ｉ）ようにｎ型半
導体層３に課せらｎる条件は相反することになり、その
ため順方向電圧降下が低く、シかも逆方向耐電工が高い
ブレーナ型ダイオードは従来得られなかった。
、例えば金属蒸着により電極７およびｒを設ける０ このようなブレーナ型ダイオードｌにおいて、順方向電
圧降下は、ｎ型半導体層３の、ｐ 型表面領域ｌの直下
Ｇこある部分の抵抗、すなわち不純物濃度で決まり、こ
の順方向電圧降下を低くするためにはｎ型半導体Ｊｆｆ
ｌ ３の不純物濃度を高くして抵抗を低くする必要があ
る。一方、ダイオードの逆方向耐電圧はｎ型半導体層３
の不純物濃度が低い程高くなる。こ（Ｉ）ようにｎ型半
導体層３に課せらｎる条件は相反することになり、その
ため順方向電圧降下が低く、シかも逆方向耐電工が高い
ブレーナ型ダイオードは従来得られなかった。
本発明の目的はｐｎ接合を挾んで隣接する２つの領域の
内、不純物濃度の低い領域に不純物濃度σ）異なる領域
を形成する１ことＧこより順方向の電圧降下を低くする
と共に逆方向の耐電圧を高くすることができるプレーナ
型ダイオードＴｒ：提供しようとするものである。
内、不純物濃度の低い領域に不純物濃度σ）異なる領域
を形成する１ことＧこより順方向の電圧降下を低くする
と共に逆方向の耐電圧を高くすることができるプレーナ
型ダイオードＴｒ：提供しようとするものである。
本発明は、−導電型の半導体基体と、この基体の一方の
表面に隣接し、基体内部へ延在する反対導電型の表面領
域とを具えるブレーナ型ダイオードにおいて、前記−導
電型の基体と反対導電型の表１ｍ領域との境界面に形成
されるｐｎ接合の前記基体表面とほぼ平行Ｇこ延在する
部分の下側にある基体部分の不純物濃度を基体の池の部
分の不純物濃度よりも高くしたことを特徴とするもので
ある。
表面に隣接し、基体内部へ延在する反対導電型の表面領
域とを具えるブレーナ型ダイオードにおいて、前記−導
電型の基体と反対導電型の表１ｍ領域との境界面に形成
されるｐｎ接合の前記基体表面とほぼ平行Ｇこ延在する
部分の下側にある基体部分の不純物濃度を基体の池の部
分の不純物濃度よりも高くしたことを特徴とするもので
ある。
さらに本発明の目的は上述したブレー十型ダイオードを
簡単かつ正確に製造し得る方法を提供するものである。
簡単かつ正確に製造し得る方法を提供するものである。
本発明のブレーナ型ダイオードの製造方法は、−導電型
の半導体基体上に、−導電型でかつ不純物濃度が前記半
導体基体の不純物濃度よりも高い半導体層を形成し、こ
の半導体層の表面から前記半導体層の不純物濃度よりも
高い不純物濃度を有する一導電型の第１表［酊領域を形
成し、前記半導体層の表面から、前記第１表面領域の表
面区域を囲むが第１表面領域よりも浅い反対導電型の第
２表面領域を形成することを特徴とするものである。
の半導体基体上に、−導電型でかつ不純物濃度が前記半
導体基体の不純物濃度よりも高い半導体層を形成し、こ
の半導体層の表面から前記半導体層の不純物濃度よりも
高い不純物濃度を有する一導電型の第１表［酊領域を形
成し、前記半導体層の表面から、前記第１表面領域の表
面区域を囲むが第１表面領域よりも浅い反対導電型の第
２表面領域を形成することを特徴とするものである。
ブレーナ型ダイオードの逆方向耐電圧は、第１図に示し
たｎ型半導体Ｎ３の不純物濃度で決まるのであるが、ぎ
ら（こ詳しく検討すると、ブレーナ型ダイオード／に逆
バイアスした停に電界の集中するｎ型半導体層３の表面
部分９の不純物濃度Ｇこ主として依存することを確めた
。したがって本発明では、ｎ型半導体層３の表面部分９
の不純物濃度を低くして、この部分の抵抗を高くするこ
とにより逆方向耐電圧を高くすることができるという事
実に着目したものである。
たｎ型半導体Ｎ３の不純物濃度で決まるのであるが、ぎ
ら（こ詳しく検討すると、ブレーナ型ダイオード／に逆
バイアスした停に電界の集中するｎ型半導体層３の表面
部分９の不純物濃度Ｇこ主として依存することを確めた
。したがって本発明では、ｎ型半導体層３の表面部分９
の不純物濃度を低くして、この部分の抵抗を高くするこ
とにより逆方向耐電圧を高くすることができるという事
実に着目したものである。
以下、図面を参照して本発明の詳細な説明する。
ＩＫ、！ＩＤＡ−Ｇは本発明のプレー十型ダイオードの
順次の製造工程を示すものである。先ず第２図Ａに示ス
ようにブレーナ型ダイオードの基板１２として使用、す
るウェファを準備する。本例ではこの基板ｌ！を鱈型と
し、その不純物濃度を、０１８Ｃ，−３以上とする。次
に第２図Ｂに示すようにｎ型基板１２の上にｎ−型半導
体層１３をエピタキシャル成長、蒸着などの方法で形成
する。このときｎ−型半導体層／３のｎ型不純物濃度は
、典型的にはｔｏｌ、３−／ ｏ １５ ｃｍ−３の範
囲とする。また、前記ｎ−型半導体層／３の厚みは目的
に応じて選択されるが、多くの場合５〜ＳＯＯμｍの範
朋である。次に第２１Ｎ Ｇに示すように基体１２およ
び罫導体層１３の表面全体を酸化膜／グで覆い、その後
酸化膜／グを部分的に除去してｎ型不純物拡散用の開口
部／Ｓを形成する。この開口部１５よりｎ型不純物を拡
散させ、ｎ−型半導体層１３の中にｎ型第１拡散表面領
域／乙を形成する。このときｎ型第１拡散表面領域／４
の不純物濃度は７０〜１０ ｃｍ とするのが望ま
しい。また、ｎ型拡散表面領域／６はｎ 型基板１２に
達するまで拡散するのが好適である。この状態を第２図
りに示す。次に第２図Ｅに示すように、第１のｎ型拡散
表面領域／Ａを形成するための開口部／ｊを完全に囲む
よう、に開口部／７をあけ、この開口部／７よりｐ型不
純物を拡散し、第１拡散表面領域／４よりも浅い第２の
ｐ型拡赦人面領域／ｇを形成する。このときのｎ型不純
物濃度はｔ ｏ １８ Ｃ，−３以上とする。
順次の製造工程を示すものである。先ず第２図Ａに示ス
ようにブレーナ型ダイオードの基板１２として使用、す
るウェファを準備する。本例ではこの基板ｌ！を鱈型と
し、その不純物濃度を、０１８Ｃ，−３以上とする。次
に第２図Ｂに示すようにｎ型基板１２の上にｎ−型半導
体層１３をエピタキシャル成長、蒸着などの方法で形成
する。このときｎ−型半導体層／３のｎ型不純物濃度は
、典型的にはｔｏｌ、３−／ ｏ １５ ｃｍ−３の範
囲とする。また、前記ｎ−型半導体層／３の厚みは目的
に応じて選択されるが、多くの場合５〜ＳＯＯμｍの範
朋である。次に第２１Ｎ Ｇに示すように基体１２およ
び罫導体層１３の表面全体を酸化膜／グで覆い、その後
酸化膜／グを部分的に除去してｎ型不純物拡散用の開口
部／Ｓを形成する。この開口部１５よりｎ型不純物を拡
散させ、ｎ−型半導体層１３の中にｎ型第１拡散表面領
域／乙を形成する。このときｎ型第１拡散表面領域／４
の不純物濃度は７０〜１０ ｃｍ とするのが望ま
しい。また、ｎ型拡散表面領域／６はｎ 型基板１２に
達するまで拡散するのが好適である。この状態を第２図
りに示す。次に第２図Ｅに示すように、第１のｎ型拡散
表面領域／Ａを形成するための開口部／ｊを完全に囲む
よう、に開口部／７をあけ、この開口部／７よりｐ型不
純物を拡散し、第１拡散表面領域／４よりも浅い第２の
ｐ型拡赦人面領域／ｇを形成する。このときのｎ型不純
物濃度はｔ ｏ １８ Ｃ，−３以上とする。
この第２拡散表面領域／ｇは第１拡散表面領域／乙の表
面区域を完全に囲むことになる。この状態を第２図Ｆ【
こ示す。ざらに必要個所の表面保護膜／９のみを残し、
ｐ型拡散表面領域７ｇおよびｎ型基板ｌ２にそれぞれ電
極〃および、２ノを形成する。尚、表面保護膜／９とし
ては、前工程まで利用してきた酸化膜／グ全そのまま使
ってもよいし、又、 ＰＳＧ 。
面区域を完全に囲むことになる。この状態を第２図Ｆ【
こ示す。ざらに必要個所の表面保護膜／９のみを残し、
ｐ型拡散表面領域７ｇおよびｎ型基板ｌ２にそれぞれ電
極〃および、２ノを形成する。尚、表面保護膜／９とし
ては、前工程まで利用してきた酸化膜／グ全そのまま使
ってもよいし、又、 ＰＳＧ 。
５１３Ｎ４膜ざらＧこはポリイミド系被膜で新たに構成
しても良い。このよう（こしてできたプレー十型ダイオ
ードを第２図Ｇに示す。
しても良い。このよう（こしてできたプレー十型ダイオ
ードを第２図Ｇに示す。
以上体べてきたような本発明の方法により、ｐ＋型拡散
表面領域ｔｇ ｉＭ下のｎ−型半導体層１３の部分Ｇこ
、ｎ−型半導体層／３の残部より不純物濃度の高いｎ横
拡散表面領域／ｌを作ることにより、ダイオードの順方
向電圧降下を小ざくすることができる。また、逆方向耐
圧については、耐圧を決定するｎ−半導体層１３の表面
部分力の不純物濃度はｎ−型半導体層／３と同様低く保
たれているので、逆耐圧を高くすることができる。この
ようＧこして本発明によれば順方向電圧降下を低くする
ことができると共に逆方向耐電圧を高くすることができ
、相反する問題を同時に解決することができる。
表面領域ｔｇ ｉＭ下のｎ−型半導体層１３の部分Ｇこ
、ｎ−型半導体層／３の残部より不純物濃度の高いｎ横
拡散表面領域／ｌを作ることにより、ダイオードの順方
向電圧降下を小ざくすることができる。また、逆方向耐
圧については、耐圧を決定するｎ−半導体層１３の表面
部分力の不純物濃度はｎ−型半導体層／３と同様低く保
たれているので、逆耐圧を高くすることができる。この
ようＧこして本発明によれば順方向電圧降下を低くする
ことができると共に逆方向耐電圧を高くすることができ
、相反する問題を同時に解決することができる。
本発明は上述した例にのみ限定されるものではなく、種
々の変更が可能である。上述した実ｉｆｍ例板をｐ＋型
として素子を作成することも可能である。この場合には
ｐ、ｎが全て逆転するだけで、第２図Ａ〜第２図Ｇに示
した製造工程をそのまま適用することができる。また、
上述した例ではブレーナ型ダイオード単体について説明
したが、ウェハ上に複数個のダイオードが含まれる場合
、さらには、耐圧を必要とするｐｎ接合が表面に露出し
たプレーナ型素子であれば、サイリスタ、トランジスタ
等にも容易に拡張することが出来る。さらＯこ第２図Ｂ
に示すｎ−／ｎ 構造を実現する方法としては、前述
した方法の池に、第３図に示す方法でも可能である。第
３図Ａ〜第３図Ｃに示す方法では、第３図Ａｃこ示すよ
う（Ｊｎ−型基板３１を準備し、この基板の裏表からｎ
型不純物の拡散により第３図ＢＧこ示すようＧこｎ＋型
型数散層３２、３３を形成した後、いずれか一方のｎ＋
型型数散層例えば拡散層３３をラッピング又はエツチン
グで除去して、第３図Ｃに示すｎ／ｎ＋構造を造ること
ができる。また第３寵りに示すようＯこｎ−型基板３７
表面を拡散マスクとして使う酸化膜３グで覆ったのち、
一方の表面の酸化膜を除去し、次に酸化＋ｌ悼♂グの無
い表面からｎ型不純物を拡散してｎ拡散層３３を形成し
、最後に酸化膜３グを全て除去することにより第３図Ｅ
Ｇこ示すようなｎ−／ｎ 構造を造ることもできる。
々の変更が可能である。上述した実ｉｆｍ例板をｐ＋型
として素子を作成することも可能である。この場合には
ｐ、ｎが全て逆転するだけで、第２図Ａ〜第２図Ｇに示
した製造工程をそのまま適用することができる。また、
上述した例ではブレーナ型ダイオード単体について説明
したが、ウェハ上に複数個のダイオードが含まれる場合
、さらには、耐圧を必要とするｐｎ接合が表面に露出し
たプレーナ型素子であれば、サイリスタ、トランジスタ
等にも容易に拡張することが出来る。さらＯこ第２図Ｂ
に示すｎ−／ｎ 構造を実現する方法としては、前述
した方法の池に、第３図に示す方法でも可能である。第
３図Ａ〜第３図Ｃに示す方法では、第３図Ａｃこ示すよ
う（Ｊｎ−型基板３１を準備し、この基板の裏表からｎ
型不純物の拡散により第３図ＢＧこ示すようＧこｎ＋型
型数散層３２、３３を形成した後、いずれか一方のｎ＋
型型数散層例えば拡散層３３をラッピング又はエツチン
グで除去して、第３図Ｃに示すｎ／ｎ＋構造を造ること
ができる。また第３寵りに示すようＯこｎ−型基板３７
表面を拡散マスクとして使う酸化膜３グで覆ったのち、
一方の表面の酸化膜を除去し、次に酸化＋ｌ悼♂グの無
い表面からｎ型不純物を拡散してｎ拡散層３３を形成し
、最後に酸化膜３グを全て除去することにより第３図Ｅ
Ｇこ示すようなｎ−／ｎ 構造を造ることもできる。
いずれの方法を採っても、第２図Ｂに示したｎ７ｎ＋構
造の基体を作ることが出来る。
造の基体を作ることが出来る。
さらＧこ、第２図りで形成したｎ型拡散表面領域／乙は
ｎ＋＋基板１２にぶつかるよう形成するのが望ましいが
、第を図に示すように、ｎ型拡散表面領域／乙がｎ＋＋
基板／２ ｋことどかなくても、順方向電圧降下が改善
されるのは明らかである。
ｎ＋＋基板１２にぶつかるよう形成するのが望ましいが
、第を図に示すように、ｎ型拡散表面領域／乙がｎ＋＋
基板／２ ｋことどかなくても、順方向電圧降下が改善
されるのは明らかである。
また、上述した例ではｎ型頭域／ｌおよびｐ 型領域／
ｇはともに拡散領域としたが、その双方またはいずれか
一方をイオン注入により形成することもできる。ざらに
ｎ＋型型基板ｌ上ｎ−型半導体Ｊｖｌ／３の境界面Ｇこ
ｎ型埋込領域を形成することもできる。
ｇはともに拡散領域としたが、その双方またはいずれか
一方をイオン注入により形成することもできる。ざらに
ｎ＋型型基板ｌ上ｎ−型半導体Ｊｖｌ／３の境界面Ｇこ
ｎ型埋込領域を形成することもできる。
上述したように本発明Ｇこよれば、ブレーナ型ダイオー
ドの順方向電圧降下を小すくシながら、同時に逆方向の
耐圧を向上きせることができる。
ドの順方向電圧降下を小すくシながら、同時に逆方向の
耐圧を向上きせることができる。
第１図は従来のブレーナ型ダイオードの構成を示す線図
的断面図、 第２図Ａ〜Ｇは本発明によるプレーナ型ダイオードの製
造方法の順次の工程を示す線図的断面図、第３図Ａ〜Ｅ
は第２図Ｂに示すｎ／ｎ−構造の製造方法の池の例を示
す線図的断面図、 第を図は本発明によるプレーナ型ダイオードの池の例の
構成を示す線図的断面図である。 １２・・・ｎ型基板、１３・・・ｎ−型半導体層、／乙
・・・ｎ型第１拡散領域、７ｇ・・・ｐ＋＋第２拡散領
域。 第８図 第４図
的断面図、 第２図Ａ〜Ｇは本発明によるプレーナ型ダイオードの製
造方法の順次の工程を示す線図的断面図、第３図Ａ〜Ｅ
は第２図Ｂに示すｎ／ｎ−構造の製造方法の池の例を示
す線図的断面図、 第を図は本発明によるプレーナ型ダイオードの池の例の
構成を示す線図的断面図である。 １２・・・ｎ型基板、１３・・・ｎ−型半導体層、／乙
・・・ｎ型第１拡散領域、７ｇ・・・ｐ＋＋第２拡散領
域。 第８図 第４図
Claims (1)
- 【特許請求の範囲】 Ｌ −導電型の半導体基体と、この基体の一方の表面Ｇ
こ隣接し、基体内部へ延在する反対導電型の表面領域と
を具えるプレー十型ダイオードにおいて、前記−導電型
の基体と反対導電型の表面領域との境界［０′ｉに杉成
されるｐｎ接合の、前記基体表面とほぼ平行に延在する
部分σ〕下側にある基体部分の不純物濃度を基体の池の
部分の不純物濃度よりも高くしたことを特徴とするブレ
ーす型ダイオード。 ２−導電型の半導体基体上Ｑこ、−導電型でかつ不純物
濃度が前記半導体基体の不純物濃度よりも高い半導体層
を形成し、この半導体層の表面から前記半導体層の不純
物濃度よりも高い不純物濃度を有する一導電型の第１表
面領域を杉成し、＋ｉｔ前記半導体層σ）表面から、前
記第１表面領域の表面区域を囲むが第１表面領域よりも
浅い反対導電型の第２表面領域を形成することを特徴と
するブレー十型ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298081A JPS5885572A (ja) | 1981-11-17 | 1981-11-17 | プレ−ナ型ダイオ−ドおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298081A JPS5885572A (ja) | 1981-11-17 | 1981-11-17 | プレ−ナ型ダイオ−ドおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885572A true JPS5885572A (ja) | 1983-05-21 |
Family
ID=16127656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18298081A Pending JPS5885572A (ja) | 1981-11-17 | 1981-11-17 | プレ−ナ型ダイオ−ドおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1164643A2 (en) * | 2000-06-07 | 2001-12-19 | Nec Corporation | Diode having breakdown voltage adjustable to arbitrary value without increase of parasitic capacitance and process for fabrication thereof |
| US7199402B2 (en) * | 2000-12-12 | 2007-04-03 | Sanken Electric Co., Ltd. | Semiconductor devices |
| KR101121702B1 (ko) * | 2008-02-29 | 2012-02-28 | 산켄덴키 가부시키가이샤 | 반도체 장치 |
-
1981
- 1981-11-17 JP JP18298081A patent/JPS5885572A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1164643A2 (en) * | 2000-06-07 | 2001-12-19 | Nec Corporation | Diode having breakdown voltage adjustable to arbitrary value without increase of parasitic capacitance and process for fabrication thereof |
| EP1164643A3 (en) * | 2000-06-07 | 2004-09-29 | NEC Electronics Corporation | Diode having breakdown voltage adjustable to arbitrary value without increase of parasitic capacitance and process for fabrication thereof |
| US7199402B2 (en) * | 2000-12-12 | 2007-04-03 | Sanken Electric Co., Ltd. | Semiconductor devices |
| KR101121702B1 (ko) * | 2008-02-29 | 2012-02-28 | 산켄덴키 가부시키가이샤 | 반도체 장치 |
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