JPH0677237A - プレーナ型ダイオードの製造方法 - Google Patents
プレーナ型ダイオードの製造方法Info
- Publication number
- JPH0677237A JPH0677237A JP13457692A JP13457692A JPH0677237A JP H0677237 A JPH0677237 A JP H0677237A JP 13457692 A JP13457692 A JP 13457692A JP 13457692 A JP13457692 A JP 13457692A JP H0677237 A JPH0677237 A JP H0677237A
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Abstract
(57)【要約】
【目的】プレーナ型ダイオードのサージ耐圧を向上させ
る。 【構成】ガードリング形成用領域の酸化シリコン膜２に
コーナー部に狭い間隙を有する複数の台形状の開口部３
を設け、この酸化シリコン膜２をマスクとして開口部３
のＮ型シリコン膜１の表面にＰ型不純物を拡散し、コー
ナー部の間隙下で互に連結させたリング状のＰ型不純物
拡散層４によるガードリングを形成し、コーナー部のサ
ージ耐圧を高める。
る。 【構成】ガードリング形成用領域の酸化シリコン膜２に
コーナー部に狭い間隙を有する複数の台形状の開口部３
を設け、この酸化シリコン膜２をマスクとして開口部３
のＮ型シリコン膜１の表面にＰ型不純物を拡散し、コー
ナー部の間隙下で互に連結させたリング状のＰ型不純物
拡散層４によるガードリングを形成し、コーナー部のサ
ージ耐圧を高める。
Description
【０００１】
【産業上の利用分野】本発明は、プレーナ型ダイオード
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】従来のプレーナ型ダイオードの製造方法
は、図３（ａ），（ｂ）に示すように、Ｎ型シリコン基
板１に酸化シリコン膜２を形成し、フォトリソグラフィ
技術により、酸化シリコン膜２を選択的にエッチング
し、リング状の開口部１３を設ける。次に、酸化シリコ
ン膜２をマスクとして開口部３のＮ型シリコン基板１の
表面にアクセプター不純物を熱拡散し、Ｐ型不純物拡散
層４を形成するとともに開口部１３のＰ型不純物拡散層
４の表面に再度酸化シリコン膜を形成する。
は、図３（ａ），（ｂ）に示すように、Ｎ型シリコン基
板１に酸化シリコン膜２を形成し、フォトリソグラフィ
技術により、酸化シリコン膜２を選択的にエッチング
し、リング状の開口部１３を設ける。次に、酸化シリコ
ン膜２をマスクとして開口部３のＮ型シリコン基板１の
表面にアクセプター不純物を熱拡散し、Ｐ型不純物拡散
層４を形成するとともに開口部１３のＰ型不純物拡散層
４の表面に再度酸化シリコン膜を形成する。
【０００３】次に、図３（ｃ）に示すように、リング状
に形成されたＰ型不純物拡散層４の内側に開口部を設
け、アクセプター不純物を熱拡散し、Ｐ型不純物拡散層
４よりもアクセプター不純物濃度の高いＰ+ 型不純物拡
散層５を形成する。次に、Ｐ+型不純物拡散層５の上の
酸化シリコン膜をエッチングして除去し、開口部のＰ+
型不純物拡散層５の表面及びＮ型シリコン基板１の裏面
のそれぞれに電極３１，３２を形成し、定電圧ダイオー
ドを構成する。
に形成されたＰ型不純物拡散層４の内側に開口部を設
け、アクセプター不純物を熱拡散し、Ｐ型不純物拡散層
４よりもアクセプター不純物濃度の高いＰ+ 型不純物拡
散層５を形成する。次に、Ｐ+型不純物拡散層５の上の
酸化シリコン膜をエッチングして除去し、開口部のＰ+
型不純物拡散層５の表面及びＮ型シリコン基板１の裏面
のそれぞれに電極３１，３２を形成し、定電圧ダイオー
ドを構成する。
【０００４】
【発明が解決しようとする課題】従来のプレーナ型ダイ
オードの製造方法は、図４（ａ），（ｂ）に示すよう
に、Ｐ型不純物拡散層の直線部内側１１のｘ1 方向のア
クセプター不純物濃度の関数をｆ（ｘ1 ）とすると、Ｐ
型不純物拡散層のコーナー部内側１２のｘ2 方向のアク
セプター不純物濃度は、ｆ（ｘ2 ）÷（１−ｘ2 ／ｒ）
で表わせる。Ｐ型不純物拡散層の直線部内側１１と比べ
て、Ｐ型不純物拡散層のコーナー部内側１２のアクセプ
ター濃度が高いため、Ｐ型不純物拡散層のコーナー部内
側１２の電気抵抗が低くなる。短パルスのサージが入っ
た時、コーナー部に電流が集中し、破壊しやすい。コー
ナー部の半径ｒが小さいほど、コーナー部内側の電気抵
抗が低く、電気抵抗の低い部分の面積が小さくなり、よ
り電流が集中しやすくなる。
オードの製造方法は、図４（ａ），（ｂ）に示すよう
に、Ｐ型不純物拡散層の直線部内側１１のｘ1 方向のア
クセプター不純物濃度の関数をｆ（ｘ1 ）とすると、Ｐ
型不純物拡散層のコーナー部内側１２のｘ2 方向のアク
セプター不純物濃度は、ｆ（ｘ2 ）÷（１−ｘ2 ／ｒ）
で表わせる。Ｐ型不純物拡散層の直線部内側１１と比べ
て、Ｐ型不純物拡散層のコーナー部内側１２のアクセプ
ター濃度が高いため、Ｐ型不純物拡散層のコーナー部内
側１２の電気抵抗が低くなる。短パルスのサージが入っ
た時、コーナー部に電流が集中し、破壊しやすい。コー
ナー部の半径ｒが小さいほど、コーナー部内側の電気抵
抗が低く、電気抵抗の低い部分の面積が小さくなり、よ
り電流が集中しやすくなる。
【０００５】熱抵抗が小さく、サージ耐量の高いペレッ
トを作る場合、主接合面積（Ｐ+ ・Ｎ接合部の面積）が
大きく、Ｐ型不純物拡散層のコーナー部のｒを大きくす
る必要があり、ペレットサイズが大きくなるという問題
点があった。
トを作る場合、主接合面積（Ｐ+ ・Ｎ接合部の面積）が
大きく、Ｐ型不純物拡散層のコーナー部のｒを大きくす
る必要があり、ペレットサイズが大きくなるという問題
点があった。
【０００６】
【課題を解決するための手段】本発明のプレーナ型ダイ
オードの製造方法は、一導電型半導体基板の一主面に絶
縁膜を設ける工程と、ガードリング形成領域上の前記絶
縁膜を選択的にエッチングしてコーナーに等間隔の間隙
を設けて配置した複数の台形状の開口部を形成する工程
と、前記絶縁膜をマスクとして前記開口部の半導体基板
に逆導電型不純物を拡散し前記間隙下で互に接続させた
リング状の第１の拡散層を形成する工程と、前記第１の
拡散層の内側の前記絶縁膜を開口して前記半導体基板に
前記第１の拡散層より高濃度の逆導電型不純物を拡散し
て前記第１の拡散層に接続し且つ第１の拡散層よりも浅
い第２の拡散層を形成する工程とを含んで構成される。
オードの製造方法は、一導電型半導体基板の一主面に絶
縁膜を設ける工程と、ガードリング形成領域上の前記絶
縁膜を選択的にエッチングしてコーナーに等間隔の間隙
を設けて配置した複数の台形状の開口部を形成する工程
と、前記絶縁膜をマスクとして前記開口部の半導体基板
に逆導電型不純物を拡散し前記間隙下で互に接続させた
リング状の第１の拡散層を形成する工程と、前記第１の
拡散層の内側の前記絶縁膜を開口して前記半導体基板に
前記第１の拡散層より高濃度の逆導電型不純物を拡散し
て前記第１の拡散層に接続し且つ第１の拡散層よりも浅
い第２の拡散層を形成する工程とを含んで構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１（ａ）〜（ｃ）及び図２（ａ），
（ｂ）は本発明の一実施例を説明するための工程順に示
した半導体チップの平面図及び断面図である。
（ｂ）は本発明の一実施例を説明するための工程順に示
した半導体チップの平面図及び断面図である。
【０００９】まず、図１（ａ），（ｂ）に示すように、
Ｎ型シリコン基板１の表面に酸化シリコン膜２を形成し
た後フォトリソグラフィ技術を用い、酸化シリコン膜２
を選択的にエッチングして四隅に間隔ｄを設けて組合わ
せた台形状の開口部３を形成する。次に、酸化シリコン
膜２をマスクとして開口部３のＮ型シリコン基板の表面
にホウ素等のアクセプター不純物を熱拡散し、Ｐ型不純
物拡散層４を形成するとともに、開口部３のシリコン基
板表面に再度酸化シリコン膜を形成する。この熱酸化に
より、Ｐ型不純物が間隔ｄの部分に拡散してリング状に
結合する。
Ｎ型シリコン基板１の表面に酸化シリコン膜２を形成し
た後フォトリソグラフィ技術を用い、酸化シリコン膜２
を選択的にエッチングして四隅に間隔ｄを設けて組合わ
せた台形状の開口部３を形成する。次に、酸化シリコン
膜２をマスクとして開口部３のＮ型シリコン基板の表面
にホウ素等のアクセプター不純物を熱拡散し、Ｐ型不純
物拡散層４を形成するとともに、開口部３のシリコン基
板表面に再度酸化シリコン膜を形成する。この熱酸化に
より、Ｐ型不純物が間隔ｄの部分に拡散してリング状に
結合する。
【００１０】次に、図１（ｃ）に示すように、リング状
に形成されたＰ型不純物拡散層４の内側の酸化シリコン
膜２を除去して開口部を設け、この開口部にホウ素等の
アクセプター不純物を高濃度に熱拡散し、Ｐ型不純物拡
散層４より不純物濃度の高いＰ+ 型不純物拡散層５を形
成する。Ｐ+ 型不純物拡散層５の上に形成された酸化シ
リコン膜を選択的に除去した後Ｐ+ 型不純物拡散層５の
表面及びＮ型シリコン基板１の裏面の夫々に電極７，８
を形成し、ダイオードを構成する。
に形成されたＰ型不純物拡散層４の内側の酸化シリコン
膜２を除去して開口部を設け、この開口部にホウ素等の
アクセプター不純物を高濃度に熱拡散し、Ｐ型不純物拡
散層４より不純物濃度の高いＰ+ 型不純物拡散層５を形
成する。Ｐ+ 型不純物拡散層５の上に形成された酸化シ
リコン膜を選択的に除去した後Ｐ+ 型不純物拡散層５の
表面及びＮ型シリコン基板１の裏面の夫々に電極７，８
を形成し、ダイオードを構成する。
【００１１】図２（ａ），（ｂ）はＰ型不純物拡散時の
状況を説明するための半導体チップの平面図及び断面図
である。
状況を説明するための半導体チップの平面図及び断面図
である。
【００１２】図２（ａ），（ｂ）に示すように、拡散押
込後の不純物濃度は、ガウス分布となり、Ｐ型不純物拡
散層４の直線部内側１１のｘ1 方向のアクセプター不純
物濃度の関数をｆ（ｘ1 ）とすると、ｆ（ｘ1 ）は次式
のようになる。
込後の不純物濃度は、ガウス分布となり、Ｐ型不純物拡
散層４の直線部内側１１のｘ1 方向のアクセプター不純
物濃度の関数をｆ（ｘ1 ）とすると、ｆ（ｘ1 ）は次式
のようになる。
【００１３】
【００１４】（但し、Ｑ＝拡散不純物総量，Ｄ＝拡散係
数，ｔ＝押込時間）また、Ｐ型不純物拡散層４のコーナ
ー部の内側１２のｘ2 方向のアクセプター不純物濃度は
数，ｔ＝押込時間）また、Ｐ型不純物拡散層４のコーナ
ー部の内側１２のｘ2 方向のアクセプター不純物濃度は
【００１５】
【００１６】で表わせる。いま、
【００１７】
【００１８】になるように設定すると、Ｐ型不純物拡散
層４の直線部内側１１と比べて、Ｐ型不純物拡散層４の
コーナー部内側１２のアクセプター濃度が低くなるた
め、Ｐ型不純物拡散層４のコーナー部の電気抵抗が高く
なる。そのため、短パルスのサージが入った時、コーナ
ー部に電流集中することがなくなり、サージ耐量が大幅
に向上する。
層４の直線部内側１１と比べて、Ｐ型不純物拡散層４の
コーナー部内側１２のアクセプター濃度が低くなるた
め、Ｐ型不純物拡散層４のコーナー部の電気抵抗が高く
なる。そのため、短パルスのサージが入った時、コーナ
ー部に電流集中することがなくなり、サージ耐量が大幅
に向上する。
【００１９】例えば、Ｖz ＝２７Ｖの定電圧ダイオード
を次のように形成した時、間隔ｄの設定値を求めて見
る。
を次のように形成した時、間隔ｄの設定値を求めて見
る。
【００２０】ドナー濃度が２×１０15ｃｍ-3のＮ型シリ
コン基板を使用し、Ｑ＝９×１０19ｃｍ-2のボロン総量
を拡散し、１２５０℃で７ｈｒの拡散押込を行って、Ｐ
型不純物拡散層を形成し、Ｑ＝９×１０19ｃｍ-2のボロ
ン総量を拡散し、１１５０℃で１ｈｒの拡散押込を行っ
てＰ+ 型不純物拡散層を形成すると、Ｖz ＝２７Ｖ程度
の定電圧ダイオードを作ることができる。
コン基板を使用し、Ｑ＝９×１０19ｃｍ-2のボロン総量
を拡散し、１２５０℃で７ｈｒの拡散押込を行って、Ｐ
型不純物拡散層を形成し、Ｑ＝９×１０19ｃｍ-2のボロ
ン総量を拡散し、１１５０℃で１ｈｒの拡散押込を行っ
てＰ+ 型不純物拡散層を形成すると、Ｖz ＝２７Ｖ程度
の定電圧ダイオードを作ることができる。
【００２１】この時、Ｐ型不純物拡散層の接合深さは、
約１６μｍであり、Ｄｔは約７μｍ2 である。これを
（３）式に代入すると、
約１６μｍであり、Ｄｔは約７μｍ2 である。これを
（３）式に代入すると、
【００２２】
【００２３】となる。拡散押込後、Ｐ型不純物拡散層を
リング状にするには、ｄ＜（Ｐ型不純物拡散層の接合深
さ）×２にする必要がある。よって、この場合の間隔ｄ
は、１０〜３０μｍ程度に設定してやると良い。
リング状にするには、ｄ＜（Ｐ型不純物拡散層の接合深
さ）×２にする必要がある。よって、この場合の間隔ｄ
は、１０〜３０μｍ程度に設定してやると良い。
【００２４】
【発明の効果】以上説明したように本発明の製造方法
は、半導体基板上に設けた絶縁膜に互に分離した台形状
の開口部より不純物を拡散して互に連結したリング状の
拡散層を形成することにより、プレーナ型ダイオードの
サージ耐量を大きくできるという効果を有する。
は、半導体基板上に設けた絶縁膜に互に分離した台形状
の開口部より不純物を拡散して互に連結したリング状の
拡散層を形成することにより、プレーナ型ダイオードの
サージ耐量を大きくできるという効果を有する。
【００２５】又、（主接合面積）／（ペレット面積）の
割合を大きくできるためのペレットサイズを小さくでき
る利点がある。
割合を大きくできるためのペレットサイズを小さくでき
る利点がある。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの平面図及び断面図。
した半導体チップの平面図及び断面図。
【図２】本発明の不純物拡散を説明するための半導体チ
ップの平面図及び断面図。
ップの平面図及び断面図。
【図３】従来のプレーナ型ダイオードの製造方法を説明
するための工程順に示した半導体チップの平面図及び断
面図。
するための工程順に示した半導体チップの平面図及び断
面図。
【図４】従来のプレーナ型ダイオードの不純物拡散状況
を説明するための半導体チップの平面図及び断面図。
を説明するための半導体チップの平面図及び断面図。
１ Ｎ型シリコン基板 ２ 酸化シリコン膜 ３，１３ 開口部 ４ Ｐ型不純物拡散層 ５ Ｐ+ 型不純物拡散層 ６，７ 電極 １１ Ｐ型不純物拡散層の直線部内側 １２ Ｐ型不純物拡散層のコーナー部の内側
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に絶縁膜を
設ける工程と、ガードリング形成領域上の前記絶縁膜を
選択的にエッチングしてコーナーに等間隔の間隙を設け
て配置した複数の台形状の開口部を形成する工程と、前
記絶縁膜をマスクとして前記開口部の半導体基板に逆導
電型不純物を拡散し前記間隙下で互に接続させたリング
状の第１の拡散層を形成する工程と、前記第１の拡散層
の内側の前記絶縁膜を開口して前記半導体基板に前記第
１の拡散層より高濃度の逆導電型不純物を拡散して前記
第１の拡散層に接続し且つ第１の拡散層よりも浅い第２
の拡散層を形成する工程とを含むことを特徴とするプレ
ーナ型ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13457692A JPH0677237A (ja) | 1992-05-27 | 1992-05-27 | プレーナ型ダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13457692A JPH0677237A (ja) | 1992-05-27 | 1992-05-27 | プレーナ型ダイオードの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677237A true JPH0677237A (ja) | 1994-03-18 |
Family
ID=15131588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13457692A Withdrawn JPH0677237A (ja) | 1992-05-27 | 1992-05-27 | プレーナ型ダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013058232A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | チップダイオードおよびダイオードパッケージ |
| JP2015207702A (ja) * | 2014-04-22 | 2015-11-19 | 株式会社豊田中央研究所 | 半導体装置 |
-
1992
- 1992-05-27 JP JP13457692A patent/JPH0677237A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013058232A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | チップダイオードおよびダイオードパッケージ |
| JP2014029975A (ja) * | 2011-10-17 | 2014-02-13 | Rohm Co Ltd | チップダイオードおよびダイオードパッケージ |
| KR20140085511A (ko) * | 2011-10-17 | 2014-07-07 | 로무 가부시키가이샤 | 칩 다이오드 및 다이오드 패키지 |
| US9054072B2 (en) | 2011-10-17 | 2015-06-09 | Rohm Co., Ltd. | Chip diode and diode package |
| US9385093B2 (en) | 2011-10-17 | 2016-07-05 | Rohm Co., Ltd. | Chip diode and diode package |
| US9659875B2 (en) | 2011-10-17 | 2017-05-23 | Rohm Co., Ltd. | Chip part and method of making the same |
| US9773925B2 (en) | 2011-10-17 | 2017-09-26 | Rohm Co., Ltd. | Chip part and method of making the same |
| US10164125B2 (en) | 2011-10-17 | 2018-12-25 | Rohm Co., Ltd. | Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit |
| US10593814B2 (en) | 2011-10-17 | 2020-03-17 | Rohm Co., Ltd. | Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit |
| JP2015207702A (ja) * | 2014-04-22 | 2015-11-19 | 株式会社豊田中央研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |