KR20140085511A - 칩 다이오드 및 다이오드 패키지 - Google Patents

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KR20140085511A
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히로끼 야마모또
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로무 가부시키가이샤
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
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    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
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    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract

본 발명은, 외부와의 전기 접속용의 패드에 큰 스트레스가 가해져도, 반도체층에 형성된 pn 접합의 파괴를 방지하거나, 특성의 변동을 억제할 수 있는 칩 다이오드 및 그것을 구비하는 다이오드 패키지를 제공하는 것이다. 다이오드 소자(29)를 구성하는 pn 접합(28)이 형성된 에피택셜층(21)과, 에피택셜층(21)의 표면(22)을 따라 배치되고, pn 접합(28)의 p측의 극인 다이오드 불순물 영역(23)에 전기적으로 접속되어 있고, 외부와의 전기 접속용의 패드(37)를 갖는 애노드 전극(34)과, pn 접합(28)의 n측의 극인 에피택셜층(21)에 전기적으로 접속된 캐소드 전극(41)을 포함하는 칩 다이오드(15)에 있어서, 패드(37)를 pn 접합(28)의 바로 위의 위치로부터 이격된 위치에 설치한다.

Description

칩 다이오드 및 다이오드 패키지{CHIP DIODE AND DIODE PACKAGE}
본 발명은 다이오드 소자를 구비하는 칩 다이오드 및 그 칩 다이오드를 탑재하는 다이오드 패키지에 관한 것이다.
특허문헌 1은, 다이오드 소자를 갖는 반도체 장치를 개시하고 있다. 이 반도체 장치는, n형의 반도체 기판과, 반도체 기판 위에 형성된 n형 에피택셜층과, n형 에피택셜층 중에 형성된 n형 반도체 영역과, n형 반도체 영역의 위에 형성된 p형 반도체 영역과, n형 에피택셜층 위에 형성된 절연막과, 절연막을 관통해서 p형 반도체 영역에 접속된 애노드 전극과, 반도체 기판의 이면에 접속된 캐소드 전극을 포함한다.
일본 특허 공개 제2002-270858호 공보 일본 특허 공개 평8-316001호 공보 일본 특허 공개 제2001-326354호 공보
특허문헌 1의 반도체 장치에서는, 애노드 전극이 절연막에 매설되어 있고, 이 애노드 전극이 노출된 상면이, 외부 전원과의 전기 접속용의 콘택트로서 사용된다. 그로 인해, 당해 콘택트에 본딩 와이어를 초음파로 접합하거나, 콘택트에 접합한 범프 전극을 사용하여 플립 칩 본딩함으로써, 실장 기판에 실장할 때에 콘택트의 바로 아래에 있는 pn 접합이 물리적인 스트레스에 의해 파괴될 우려가 있다.
따라서, 본 발명의 목적은, 외부와의 전기 접속용의 패드에 큰 스트레스가 가해져도, 반도체층에 형성된 pn 접합의 파괴를 방지하거나, 특성의 변동을 억제할 수 있는 칩 다이오드 및 그것을 구비하는 다이오드 패키지를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 칩 다이오드는, 다이오드 소자를 구성하는 pn 접합이 형성된 반도체층과, 상기 반도체층의 표면을 따라 배치되고, 상기 pn 접합의 한쪽의 제1극에 전기적으로 접속되어 있고, 외부와의 전기 접속용의 패드를 갖는 제1 전극과, 상기 pn 접합의 다른 쪽의 제2극에 전기적으로 접속된 제2 전극을 포함하고, 상기 패드는, 상기 pn 접합의 바로 위의 위치로부터 이격된 위치에 설치되어 있다.
이 구성에 의하면, 외부와의 전기 접속용의 패드가 pn 접합의 바로 위의 위치로부터 이격된 위치에 설치되어 있다. 바꿔 말하면, 패드가 pn 접합으로부터 어긋난 위치에 설치되어 있고, 그 패드의 바로 아래에, 다이오드 소자를 구성하는 pn 접합이 배치되어 있지 않다. 따라서, 예를 들어 패드에 본딩 와이어를 초음파로 접합하거나, 패드에 접합한 범프를 사용하여 플립 칩 본딩함으로써, 칩 다이오드를 실장할 때에 패드에 큰 스트레스가 가해져도, pn 접합에 전해지는 물리적 스트레스를 경감할 수 있으므로, pn 접합의 파괴를 방지할 수 있다.
또한, 본 발명에서 「칩 다이오드」란, 상기 pn 접합에 의해 구성된 상기 다이오드 소자 이외의 반도체 소자가 상기 반도체층에 설치되어 있지 않은 것을 의미하고 있다. 단, 당해 다이오드 소자는, 예를 들어 복수의 다이오드(pn 접합)가 병렬로 접속된 회로나, 복수의 다이오드의 캐소드끼리 직렬로 접속된 회로 등을 구성하는 복합 다이오드 소자를 포함하는 개념이다. 또한, 상기 pn 접합은, 예를 들어 상기 반도체층의 상기 표면을 따르는 방향으로 서로 인접한 p형 부분 및 n형 부분을 포함하고, 전류가 상기 반도체층의 상기 표면을 따르는 방향으로 흐르는 구성이어도 되고, 상기 반도체층의 상기 표면에 교차하는 방향(반도체층의 두께 방향)으로 서로 인접한 p형 부분 및 n형 부분을 포함하고, 전류가 상기 반도체층의 두께 방향으로 흐르는 구성이어도 된다.
구체적으로는, 상기 반도체층이, 상기 표면 근방에 제2 도전형의 다이오드 불순물 영역이 선택적으로 형성된 제1 도전형의 반도체층을 포함하고, 당해 반도체층에 형성된 상기 pn 접합은, 상기 제1극으로서의 상기 다이오드 불순물 영역과, 상기 제2극으로서의 상기 반도체층의 잔여 부분과의 접합부로 구성되어 있고, 상기 제1 전극은, 상기 다이오드 불순물 영역에 접속되어 있는 것이 바람직하다. 이 경우, 상기 제2 전극은, 상기 반도체층의 이면에 접속되어 있어도 된다.
이 구성에 의해, 상기 반도체층의 두께 방향에 대향하는 반도체층의 다이오드 불순물 영역과 그 잔여 부분과의 사이에, 당해 두께 방향으로 전류를 흘릴 수 있다. 또한, 본 발명의 칩 다이오드에서는, 상기 반도체층 위에 형성되고, 상기 제1 전극과 상기 다이오드 불순물 영역과의 접속용의 콘택트 홀이 형성된 절연막을 더 포함하고, 상기 제1 전극은, 상기 콘택트 홀로부터 상기 절연막의 표면을 따라 가로 방향으로 인출되어 있고, 그 인출된 부분에 상기 패드가 형성되어 있는 것이 바람직하다.
이 구성에 의하면, 패드와 반도체층의 사이에 절연막이 개재하므로, 패드에 가해지는 스트레스가 반도체층에 전해지기 전에, 절연막이 완충재로서 그 스트레스를 완화할 수 있다. 그로 인해, pn 접합에 전해지는 물리적 스트레스를 한층 경감할 수 있다. 또한, 본 발명의 칩 다이오드에서는, 상기 절연막은, 상기 반도체층의 상기 표면에 형성된 SiO2막과, 당해 SiO2막 위에 형성된 PSG막 등과의 적층막을 포함하고 있어도 된다. 상기 절연막은, 그 밖에는 SiO2막만을 포함하는 단층막이어도 되고, SiO2막과, 당해 SiO2막 위에 형성된 BPSG(Boron Phosphorus Silicon Glass)막과의 적층막이어도 된다.
또한, 본 발명의 칩 다이오드에서는, 상기 반도체층의 상기 표면 근방에서의 상기 패드의 바로 아래 위치에 형성되고, 상기 다이오드 소자에 대하여 전기적으로 플로팅된 상기 제2 도전형의 플로팅 영역을 더 포함하는 것이 바람직하다. 이 구성에 의하면, 패드에 가해진 스트레스에 의해 절연막이 파괴되고, 그 파괴 부위에 패드와 반도체층과의 사이를 도통시키는 누설 전류의 길이 형성되어도, 패드의 바로 아래 위치에는 전기적으로 플로팅된 영역이 배치되어 있으므로, 그 전류의 길에 누설 전류가 흐르는 것을 방지할 수 있다.
또한, 패드와 반도체층의 사이에, 절연막에 의한 제1 캐패시터(C1)에 대하여 플로팅 영역(제2 도전형)과 반도체층(제1 도전형)의 pn 접합에 의해 구성된 제2 캐패시터(Cpn)가 직렬로 배치되게 된다. 그로 인해, 이 제2 캐패시터(Cpn)의 분압에 의해 제1 캐패시터(C1)에 대한 실효 전압을 저하시킬 수 있다. 그 결과, 그 저하분만큼 내압을 향상시킬 수 있다.
또한, 플로팅 영역은, 상기 다이오드 불순물 영역보다 깊이 형성되어 있는 것이 바람직하고, 그 불순물 농도는, 상기 다이오드 불순물 영역의 불순물 농도보다 낮은 것이 바람직하다. 또한, 본 발명의 칩 다이오드에서는, 상기 반도체층의 상기 표면 근방에, 상기 다이오드 불순물 영역을 둘러싸도록 형성되고, 당해 다이오드 불순물 영역보다 불순물 농도가 낮은 가드 링층을 더 포함하는 것이 바람직하다. 또한, 상기 가드 링층은, 상기 다이오드 불순물 영역의 주연에 측방 및 하방으로부터 접하도록, 상기 다이오드 불순물 영역의 외주를 따라 형성되어 있는 것이 바람직하다.
이 구성에 의해, 칩 다이오드의 서지 내량을 향상시킬 수 있다. 또한, 본 발명의 칩 다이오드에서는, 상기 제1 전극을 덮도록 형성되고, 상기 제1 전극의 일부를 상기 패드로서 노출시키는 패드 개구가 형성된 표면 보호막을 더 포함하고 있어도 된다. 그 경우, 상기 패드 개구는, 한 변이 0.1mm 이하의 사각 형상으로 형성되어 있어도 된다.
또한, 본 발명의 칩 다이오드는, 한 변이 0.25mm 이하의 사각 형상으로 형성되어 있어도 된다. 즉, 본 발명의 구성은, 한 변이 0.25mm 이하의 작은 칩 크기를 갖는 칩 다이오드에도 적절하게 채용할 수 있다. 또한, 상기 패드 및 상기 다이오드 불순물 영역은, 상기 칩 다이오드의 임의의 한 변을 따라서 서로 인접하게 배치되어 있어도 된다.
또한, 본 발명의 다이오드 패키지는, 본 발명의 칩 다이오드와, 상기 칩 다이오드를 밀봉하는 수지 패키지와, 상기 수지 패키지 내에서 본딩 와이어를 개재하여 상기 패드에 접속되고, 상기 pn 접합의 상기 제1극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제1 단자와, 상기 수지 패키지 내에서 상기 pn 접합의 상기 제2극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제2 단자를 포함한다.
이 다이오드 패키지 제조시, 본딩 와이어가 칩 다이오드의 패드에 접속되는데, 패드의 바로 아래 위치에 pn 접합이 배치되어 있지 않으므로, 와이어 본딩시에 패드에 큰 스트레스가 가해져도, pn 접합에 전해지는 물리적 스트레스를 경감할 수 있다. 그로 인해, pn 접합이 파괴되지 않은 칩 다이오드를 패키지에 탑재할 수 있기 때문에, 당해 패키지를 신뢰성이 높은 디바이스로서 제조할 수 있다.
또한, 본 발명의 다이오드 패키지는, 본 발명의 칩 다이오드와, 상기 칩 다이오드를 밀봉하는 수지 패키지와, 상기 수지 패키지 내에서 범프를 개재하여 상기 패드에 접속되고, 상기 pn 접합의 상기 제1극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제1 단자와, 상기 수지 패키지 내에서 상기 pn 접합의 상기 제2극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제2 단자를 포함하고 있어도 된다.
이 다이오드 패키지 제조시, 칩 다이오드의 패드에 접속된 범프가 제1 단자에 접합되는데, 패드의 바로 아래 위치에 pn 접합이 배치되어 있지 않으므로, 제1 단자에 대한 범프 접합시에 패드에 큰 스트레스가 가해져도, pn 접합에 전해지는 물리적 스트레스를 경감할 수 있다. 그로 인해, pn 접합이 파괴되지 않은 칩 다이오드를 패키지에 탑재할 수 있기 때문에, 당해 패키지를 신뢰성이 높은 디바이스로서 제조할 수 있다.
도 1은 제1 발명의 다이오드 패키지의 제1 실시 형태를 도시하는 상면도이다.
도 2는 도 1의 다이오드 패키지의 측면도이다.
도 3은 도 1의 다이오드 패키지의 단면도이며, 도 1의 절단선 III-III에서의 단면을 나타내고 있다.
도 4는 도 3의 칩 다이오드의 평면도이다.
도 5는 도 4의 칩 다이오드의 단면도이며, 도 4의 절단선 V-V에서의 단면을 나타내고 있다.
도 6은 제1 발명의 다이오드 패키지의 제2 실시 형태를 도시하는 상면도이다.
도 7은 도 6의 다이오드 패키지의 측면도이다.
도 8은 도 6의 다이오드 패키지의 단면도이며, 도 6의 절단선 VIII-VIII에서의 단면을 나타내고 있다.
도 9는 도 8의 칩 다이오드의 평면도이다.
도 10은 도 9의 칩 다이오드의 단면도이며, 도 9의 절단선 X-X에서의 단면을 나타내고 있다.
도 11은 제2 발명의 제1 실시 형태에 따른 칩 다이오드의 평면도이다.
도 12는 도 11의 XII-XII선에서 취한 단면도이다.
도 13은 도 11의 XIII-XIII에서 취한 단면도이다.
도 14는 상기 제1 실시 형태의 칩 다이오드에 있어서, 캐소드 전극 및 애노드 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 15는 제2 발명의 상기 제1 실시 형태의 칩 다이오드의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 16은 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다.
도 17은 제2 발명의 제2 실시 형태에 따른 칩 다이오드의 구성을 설명하기 위한 단면도이다.
도 18은 제2 발명의 제3 실시 형태에 따른 칩 다이오드의 구성을 설명하기 위한 평면도이다.
도 19는 도 18의 XIX-XIX선에서 취한 단면도이다.
도 20은 제2 발명의 제4 실시 형태에 따른 칩 다이오드의 구성을 설명하기 위한 도해적인 단면도이다.
도 21은 제3 발명의 일 실시 형태에 따른 칩 다이오드의 사시도이다.
도 22는 제3 발명의 상기 제1 실시 형태에 따른 칩 다이오드의 평면도이다.
도 23은 도 22의 XXIII-XXIII선에서 취한 단면도이다.
도 24는 도 2의 XXIV-XXIV에서 취한 단면도이다.
도 25는 제3 발명의 상기 제1 실시 형태의 칩 다이오드에 있어서, 캐소드 전극 및 애노드 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 26은 제3 발명의 상기 제1 실시 형태의 칩 다이오드의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 27은 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다.
도 28은 제3 발명의 상기 제1 실시 형태의 칩 다이오드를 실장 기판 위에 플립 칩 접속한 회로 어셈블리의 구성을 도시하는 단면도이다.
도 29는 제3 발명의 상기 제1 실시 형태의 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 30a는, 제3 발명의 상기 제1 실시 형태의 칩 다이오드의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 30b는, 도 30a 후의 공정에서의 구성을 도시하는 단면도이다.
도 31은 칩 다이오드의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 32a 및 도 32b는, AlSi 전극막과 p+형 반도체 기판의 오믹 접촉을 설명하기 위한 도면이다.
도 33은 칩 다이오드의 제너 전압(Vz)의 조정에 관한 특징을 설명하기 위한 도면이다.
도 34는 제너 전압(Vz)의 조정에 관한 다른 특징을 설명하기 위한 도면이다.
도 35는 제3 발명의 제2 실시 형태에 따른 칩 다이오드의 도해적인 평면도이다.
도 36은 도 35의 선 XXXVI-XXXVI에서 취한 단면도이다.
도 37은 도 35의 선 XXXVII-XXXVII에서 취한 단면도이다.
도 38은 제3 발명의 상기 제2 실시 형태에 따른 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 39a는, 도 38의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 39b는, 도 38의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 39a 후의 공정에서의 구성을 나타낸다.
도 39c는, 도 38의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 39b 후의 공정에서의 구성을 나타낸다.
도 39d는, 도 38의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 39c 후의 공정에서의 구성을 나타낸다.
도 40은, 불순물을 활성화하기 위한 열처리 전에 CVD 산화막을 형성함으로 인한 효과를 설명하기 위한 도면이며, 반도체 기판과 애노드 전극막의 사이에서의 전압 대 전류 특성을 나타낸다.
도 41은 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 42는 상기 스마트폰의 하우징에 수용된 전자 회로 어셈블리의 구성을 나타내는 도해적인 평면도이다.
도 43은 제4 발명의 제1 실시 형태에 따른 칩 다이오드의 사시도이다.
도 44는 제4 발명의 상기 제1 실시 형태에 따른 칩 다이오드의 평면도이다.
도 45는 도 44의 XLV-XLV선에서 취한 단면도이다.
도 46은 도 44의 XLVI-XLVI에서 취한 단면도이다.
도 47은 제4 발명의 상기 제1 실시 형태의 칩 다이오드에 있어서, 캐소드 전극 및 애노드 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 48은 제4 발명의 상기 제1 실시 형태의 칩 다이오드의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 49는 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다.
도 50은 제4 발명의 상기 제1 실시 형태의 칩 다이오드를 실장 기판 위에 플립 칩 접속한 회로 어셈블리의 구성을 도시하는 단면도이다.
도 51은 제4 발명의 상기 제1 실시 형태의 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 52a는, 제4 발명의 상기 제1 실시 형태의 칩 다이오드의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 52b는, 도 52a 후의 공정에서의 구성을 도시하는 단면도이다.
도 53은 칩 다이오드의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 54a 및 도 54b는, AlSi 전극막과 p+형 반도체 기판의 오믹 접촉을 설명하기 위한 도면이다.
도 55는, 칩 다이오드의 제너 전압(Vz)의 조정에 관한 특징을 설명하기 위한 도면이다.
도 56은 제너 전압(Vz)의 조정에 관한 다른 특징을 설명하기 위한 도면이다.
도 57은 제4 발명의 제2 실시 형태에 따른 칩 다이오드의 도해적의 평면도이다.
도 58은 도 57의 선 LVIII-LVIII에서 취한 단면도이다.
도 59는 도 57의 선 LIX-LIX에서 취한 단면도이다.
도 60은 제4 발명의 상기 제2 실시 형태에 따른 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 61a는, 도 60의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 61b는, 도 60의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 61a 후의 공정에서의 구성을 나타낸다.
도 61c는, 도 60의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 61b 후의 공정에서의 구성을 나타낸다.
도 61d는, 도 60의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 61c 후의 공정에서의 구성을 나타낸다.
도 62는 불순물을 활성화하기 위한 열처리 전에 CVD 산화막을 형성함으로 인한 효과를 설명하기 위한 도면이며, 반도체 기판과 애노드 전극막의 사이에서의 전압 대 전류 특성을 나타낸다.
도 63은 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 64는 상기 스마트폰의 하우징에 수용된 전자 회로 어셈블리의 구성을 나타내는 도해적인 평면도이다.
도 65는 제5 발명의 일 실시 형태에 따른 칩 다이오드의 사시도이다.
도 66은 상기 칩 다이오드의 평면도이다.
도 67은 도 66의 LXVII-LXVII선에서 취한 단면도이다.
도 68은 도 66의 LXVIII-LXVIII에서 취한 단면도이다.
도 69는 상기 칩 다이오드에 있어서, 캐소드 전극 및 애노드 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 70은 상기 칩 다이오드의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 71은 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다.
도 72는 상기 칩 다이오드를 실장 기판 위에 플립 칩 접속한 회로 어셈블리의 구성을 도시하는 단면도이다.
도 73은 상기 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 74a는, 상기 칩 다이오드의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 74b는 도 74a 후의 공정에서의 구성을 도시하는 단면도이다.
도 75는 칩 다이오드의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 76a 및 도 76b는, AlSi 전극막과 p+형 반도체 기판의 오믹 접촉을 설명하기 위한 도면이다.
도 77은 칩 다이오드의 제너 전압(Vz)의 조정에 관한 특징을 설명하기 위한 도면이다.
도 78은 제너 전압(Vz)의 조정에 관한 다른 특징을 설명하기 위한 도면이다.
도 79는 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 80은 상기 스마트폰의 하우징에 수용된 전자 회로 어셈블리의 구성을 나타내는 도해적인 평면도이다.
도 81은 제6 발명의 일 실시 형태에 따른 칩 부품의 외관 구성을 도시하는 사시도이다.
도 82a 내지 도 82c는, 칩 부품을 이면측에서 본 평면도(즉 칩 부품의 저면도)이며, 오목 마크의 구성을 설명하기 위한 도면이다.
도 83a 내지 도 83c는, 칩 부품을 이면측에서 본 평면도이며, 오목 마크의 변형예를 도시하는 도면이다.
도 84a 및 도 84b는, 오목 마크 홈의 종류와 위치를 변화시켜, 오목 마크에 의해 표시할 수 있는 정보의 종류를 풍부하게 하는 예를 도시하는 도면이다.
도 85는 칩 부품의 제조 공정의 일부를 설명하기 위한 도해적인 평면도이다.
도 86은 칩 부품의 제조 공정의 일례를 나타내는 도해적인 단면도이다.
도 87은 제6 발명의 일 실시 형태에 따른 칩 부품의 외관 구성을 도시하는 사시도이며, 볼록 마크가 설치된 실시 형태의 일례를 나타내는 도이다.
도 88a 내지 도 88c는, 칩 부품을 이면측에서 본 평면도(즉 칩 부품의 저면도)이며, 볼록 마크의 구성을 설명하기 위한 도면이다.
도 89a 내지 도 89c는, 칩 부품을 이면측에서 본 평면도이며, 볼록 마크의 변형예를 도시하는 도면이다.
도 90a 및 도 90b는, 볼록 마크의 종류와 위치를 변화시켜, 볼록 마크에 의해 표시할 수 있는 정보의 종류를 풍부하게 하는 예를 도시하는 도면이다.
도 91은 칩 부품(1)의 제조 공정의 일부를 설명하기 위한 도해적인 평면도이다.
도 92는 칩 부품(1)의 제조 공정의 일례를 나타내는 도해적인 단면도이다.
도 93a는, 제6 발명의 일 실시 형태에 따른 칩 저항기의 외관 구성을 나타내는 도해적인 사시도이며, 도 93b는, 칩 저항기가 기판 위에 실장된 상태를 도시하는 측면도이다.
도 94는, 칩 저항기의 평면도이며, 제1 접속 전극, 제2 접속 전극 및 저항 회로망의 배치 관계 및 저항 회로망의 평면에서 본 구성을 도시하는 도면이다.
도 95a는, 도 94에 나타내는 저항 회로망의 일부분을 확대하여 그린 평면도이다.
도 95b는, 도 95a의 B-B를 따른 단면 구조를 도시하는 도면이다.
도 95c는, 도 95a의 C-C를 따른 단면 구조를 도시하는 도면이다.
도 96은 저항막 라인 및 도체막의 전기적 특징을 회로 기호 및 전기 회로도로 도시한 도면이다.
도 97a는, 도 94에 나타내는 칩 저항기의 평면도의 일부분을 확대하여 그린 퓨즈(F)를 포함하는 영역의 부분 확대 평면도이며, 도 97b는, 도 97a의 B-B를 따른 단면 구조를 도시하는 도면이다.
도 98은 도 94에 나타내는 저항 회로망에서의 복수 종류의 저항 단위체를 접속하는 접속용 도체막 및 퓨즈의 배열 관계와, 그 접속용 도체막 및 퓨즈 막에 접속된 복수 종류의 저항 단위체와의 접속 관계를 도해적으로 도시하는 도면이다.
도 99는 저항 회로망의 전기 회로도이다.
도 100은 칩 저항기의 제조 공정의 일례를 나타내는 흐름도이다.
도 101a 내지 도 101c는, 퓨즈 막의 용단 공정과 그 후에 형성하는 패시베이션막 및 수지막을 나타내는 도해적인 단면도이다.
도 102a 내지 도 102f는, 기판으로부터 개개의 칩 저항기로 분리하는 처리 공정을 나타내는 도해도이다.
도 103은 칩 저항기의 평면도이며, 오목 마크 대신에 볼록 마크가 설치된 실시 형태의 평면도이다.
도 104는 제6 발명의 다른 실시 형태에 따른 칩 콘덴서의 평면도이다.
도 105는 도 104의 절단면선 CV-CV에서 본 단면도이다.
도 106은 상기 칩 콘덴서의 일부의 구성을 분리하여 도시하는 분해 사시도이다.
도 107은 상기 칩 콘덴서의 내부의 전기적 구성을 도시하는 회로도이다.
도 108은 상기 칩 콘덴서의 제조 공정의 일례를 설명하기 위한 흐름도이다.
도 109a, 도 109b 및 도 109c는, 퓨즈의 절단에 관련하는 공정을 설명하기 위한 단면도이다.
도 110은 상기 칩 콘덴서에 있어서, 오목 마크 대신에 볼록 마크를 설치한 실시 형태의 평면도이다.
도 111은 제6 발명의 다른 실시 형태에 따른 칩 다이오드의 사시도이다.
도 112는 상기 칩 다이오드의 평면도이다.
도 113은 도 112의 CXIII-CXIII선에서 취한 단면도이다.
도 114는 도 112의 CXIV-CXIV에서 취한 단면도이다.
도 115는 상기 칩 다이오드에 있어서, 캐소드 전극 및 애노드 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 116은 상기 칩 다이오드의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 117은 상기 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 118a는, 상기 칩 다이오드의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 118b는, 도 118a 후의 공정에서의 구성을 도시하는 단면도이다.
도 119는 칩 다이오드의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 120은 상기 칩 다이오드에 있어서, 오목 마크 대신에 볼록 마크를 설치한 실시 형태의 평면도이다.
도 121은 칩 다이오드의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 122는 칩 부품이 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 123은 스마트폰 내에 수용된 전자 회로 어셈블리의 구성예를 나타내는 도해적인 평면도이다.
도 124는 제7 발명의 일 실시 형태에 따른 칩 다이오드의 사시도이다.
도 125는 상기 칩 다이오드의 평면도이다.
도 126은 도 125의 CXXVI-CXXVI선을 따른 단면도이다.
도 127은 도 125의 CXXVII-CXXVII선을 따른 단면도이다.
도 128은 상기 칩 다이오드에 있어서, 캐소드 전극 및 애노드 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 129는 상기 칩 다이오드의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 130은 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다.
도 131은 상기 칩 다이오드를 실장 기판 위에 플립 칩 접속한 회로 어셈블리의 구성을 도시하는 단면도이다.
도 132는 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 캐소드 전극과 n+형 영역의 접합 영역의 주연으로부터 n+형 영역의 주연까지의 거리(D)를 상이하게 한 복수의 샘플에 대하여 EDS 내량을 측정한 실험 결과를 나타낸다.
도 133은 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대하여 누설 전류를 측정한 실험 결과를 나타낸다.
도 134는 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대하여 제너 전압을 측정한 실험 결과를 나타낸다.
도 135는 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대하여 단자간 용량을 측정한 실험 결과를 나타낸다.
도 136은 상기 칩 다이오드의 제조 공정의 일례를 설명하기 위한 공정도다.
도 137a는, 상기 칩 다이오드의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 137b는 도 137a 후의 공정에서의 구성을 도시하는 단면도이다.
도 138은 칩 다이오드의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 139는 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 140은 상기 스마트폰의 하우징에 수용된 전자 회로 어셈블리의 구성을 나타내는 도해적인 평면도이다.
도 141은 제8 발명의 일 실시 형태에 따른 쌍방향 제너 다이오드 칩의 사시도이다.
도 142는 상기 쌍방향 제너 다이오드 칩의 평면도이다.
도 143은 도 142의 CXLIII-CXLIII선을 따른 단면도이다.
도 144는 도 142의 CXLIV-CXLIV선을 따른 단면도이다.
도 145는 상기 쌍방향 제너 다이오드 칩에 있어서, 제1 전극 및 제2 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 146은 상기 쌍방향 제너 다이오드 칩의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 147a는, 상기 쌍방향 제너 다이오드 칩에 대해서, 각 전류 방향에 대한 전압 대 전류 특성을 측정한 실험 결과를 나타내는 그래프이다.
도 147b는 제1 전극 및 제1 확산 영역과 제2 전극 및 제2 확산 영역이 서로 비대칭으로 구성되어 있는 쌍방향 제너 다이오드 칩(비교예)에 대해서, 각 전류 방향에 대한 전압 대 전류 특성을 측정한 실험 결과를 나타내는 그래프이다.
도 148은 동일 면적의 반도체 기판 위에 형성하는 인출 전극(확산 영역)의 개수 및/또는 확산 영역의 크기를 다양하게 설정하고, 제1 제너 다이오드의 pn 접합 영역 및 제2 제너 다이오드의 pn 접합 영역의 각 주위 길이를 상이하게 한 복수의 샘플에 대해서, ESD 내량을 측정한 실험 결과를 나타내는 그래프이다.
도 149는 동일 면적의 반도체 기판 위에 형성하는 인출 전극(확산 영역)의 개수 및/또는 확산 영역의 크기를 다양하게 설정하고, 제1 제너 다이오드의 pn 접합 영역 및 제2 제너 다이오드의 pn 접합 영역의 각 주위 길이를 상이하게 한 복수의 샘플에 대해서, 단자간 용량을 측정한 실험 결과를 나타내는 그래프이다.
도 150은 상기 쌍방향 제너 다이오드 칩을 실장 기판 위에 플립 칩 접속한 회로 어셈블리의 구성을 도시하는 단면도이다.
도 151은 상기 쌍방향 제너 다이오드 칩의 제조 공정의 일례를 설명하기 위한 공정도다.
도 152a는, 상기 쌍방향 제너 다이오드 칩의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 152b는 도 152a 후의 공정에서의 구성을 도시하는 단면도이다.
도 153은 쌍방향 제너 다이오드 칩의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 154는 쌍방향 제너 다이오드 칩이 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 155는 상기 스마트폰의 하우징에 수용된 전자 회로 어셈블리의 구성을 나타내는 도해적인 평면도이다.
도 156a는 쌍방향 제너 다이오드 칩의 변형예를 도시하는 평면도이다.
도 156b는 쌍방향 제너 다이오드 칩의 다른 변형예를 도시하는 평면도이다.
도 156c는, 쌍방향 제너 다이오드 칩의 또 다른 변형예를 도시하는 평면도이다.
도 156d는, 쌍방향 제너 다이오드 칩의 또 다른 변형예를 도시하는 평면도이다.
도 156e는 쌍방향 제너 다이오드 칩의 또 다른 변형예를 도시하는 평면도이다.
도 157은 쌍방향 제너 다이오드 칩의 또 다른 변형예를 도시하는 평면도이다.
도 158은 제9 발명의 일 실시 형태에 따른 쌍방향 제너 다이오드 칩의 사시도이다.
도 159는 상기 쌍방향 제너 다이오드 칩의 평면도이다.
도 160은 도 159의 CLX-CLX선을 따른 단면도이다.
도 161은 도 159의 CLXI-CLXI선을 따른 단면도이다.
도 162는 상기 쌍방향 제너 다이오드 칩에 있어서, 제1 전극 및 제2 전극 및 그 위에 형성된 구성을 제외하고, 반도체 기판의 표면의 구조를 도시하는 평면도이다.
도 163은 상기 쌍방향 제너 다이오드 칩의 내부의 전기적 구조를 나타내는 전기 회로도이다.
도 164는 동일 면적의 반도체 기판 위에 형성하는 제1 확산 영역의 크기 및/또는 개수를 다양하게 설정하고, 상기 쌍방향 제너 다이오드 칩에 내장된 제1 제너 다이오드의 pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다.
도 165는 상기 쌍방향 제너 다이오드 칩을 실장 기판 위에 플립 칩 접속한 회로 어셈블리의 구성을 도시하는 단면도이다.
도 166은 상기 쌍방향 제너 다이오드 칩의 제조 공정의 일례를 설명하기 위한 공정도다.
도 167a는 상기 쌍방향 제너 다이오드 칩의 제조 공정 도중의 구성을 도시하는 단면도이다.
도 167b는 도 167a 후의 공정에서의 구성을 도시하는 단면도이다.
도 168은 쌍방향 제너 다이오드 칩의 반도체 기판의 원 기판으로서의 반도체 웨이퍼의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
도 169는 쌍방향 제너 다이오드 칩이 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다.
도 170은 상기 스마트폰의 하우징에 수용된 전자 회로 어셈블리의 구성을 나타내는 도해적인 평면도이다.
이하에서는, 제1 발명 내지 제9 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
[1] 제1 발명에 대하여
<제1 실시 형태>
도 1은, 제1 발명의 다이오드 패키지(1)의 제1 실시 형태를 도시하는 상면도이다. 도 2는, 도 1의 다이오드 패키지(1)의 측면도이다.
다이오드 패키지(1)는, 소형 2단자 타입의 정전압 다이오드 패키지이며, 세로로 긴 직육면체 형상의 수지 패키지(2)에 의해 외형이 형성되어 있다. 수지 패키지(2)의 각 측면(3)은 하부가 수직으로 상승하여, 도중부터 경사진 내측을 향해 완만히 경사진 면으로 되어 있다. 수지 패키지(2)의 길이 방향 한쪽 측단부 및 그 반대측 단부에서는, 측면(3)의 하부와 저면(4)이 교차하여 생긴 하단부 에지부의 폭 방향 중앙 위치로부터 길이 방향을 따라, 금속 판상의 애노드 단자(5)(제1 단자) 및 캐소드 단자(6)(제2 단자)의 일부가 각각, 애노드측 아우터 리드(7) 및 캐소드측 아우터 리드(8)로서 돌출되어 노출되어 있다. 애노드측 아우터 리드(7) 및 캐소드측 아우터 리드(8)는, 각 저면(9, 10)이 수지 패키지(2)의 저면(4)의 안팎에 걸쳐 있으며, 이 노출된 저면(9, 10)이 실장 기판에 대한 콘택트로서 사용된다. 또한, 애노드 단자(5) 및 캐소드 단자(6)는, 동일한 형상 동일한 돌출량으로 돌출되어 있고, 다이오드 패키지(1)는, 길이 방향 중앙에 대하여 좌우 대칭으로 되어 있다.
다이오드 패키지(1)의 외형 치수는, 예를 들어 수지 패키지(2)의 길이(L1)가 1.2±0.05mm이며, 수지 패키지(2)의 폭(W1)이 0.8±0.05mm이다. 또한, 각 아우터 리드(7, 8)의 돌출량을 포함하는 다이오드 패키지(1)의 길이(L2)는, 1.6±0.1mm이며, 다이오드 패키지(1)의 높이(H1)는 0.6±0.1mm이다. 또한, 각 아우터 리드(7, 8)의 폭(W2)은 0.3±0.05mm이며, 각 단자(5, 6)의 두께(T1)는 0.12±0.05mm이다. 또한, 여기에서 예시한 치수는, 필요에 따라서 적절히 변경할 수 있다.
이어서, 도 3을 참조하여, 다이오드 패키지(1)의 내부 구조를 설명한다. 도 3은, 도 1의 다이오드 패키지(1)의 단면도이며, 도 1의 절단선 III-III에서의 단면을 나타내고 있다. 수지 패키지(2) 내부에는, 애노드 단자(5) 및 캐소드 단자(6)의 나머지 부분이, 각각 애노드측 이너 리드(11) 및 캐소드측 이너 리드(12)로서 배치되어 있다. 애노드측 이너 리드(11) 및 캐소드측 이너 리드(12)는, 각 아우터 리드(7, 8)의 단부로부터 동일한 높이 위치까지 수직으로 상승하여, 수지 패키지(2)의 길이 방향으로 서로 근접하도록 수평 방향으로 굴곡하는 갈고리 형상으로 형성되어 있다.
동일 평면 위에서 대향하는 애노드측 이너 리드(11)와 캐소드측 이너 리드(12)의 사이에는, 칩의 지지용의 랜드(예를 들어, 다이 패드 등)가 설치되어 있지 않고, 한쪽의 이너 리드(본 실시 형태에서는, 캐소드측 이너 리드(12))가 칩의 지지용의 랜드를 겸하고 있다. 구체적으로는, 랜드를 겸하는 캐소드측 이너 리드(12)의 상면(13)에는, 땜납 등의 접합재(14)를 통해 칩 다이오드(15)의 이면(16)이 접합되어 있다. 캐소드 단자(6)에 의해 하방으로부터 지지된 칩 다이오드(15)의 표면(17)과 애노드측 이너 리드(11)의 상면(18)의 사이에는, 상방으로 볼록 형상으로 만곡된 원호 형상의 본딩 와이어(19)(예를 들어, Au(금)를 포함함)가 가설되어 있다. 이에 의해, 캐소드 단자(6)는, 칩 다이오드(15)의 이면(16)(하면)에 전기적으로 접속되고, 애노드 단자(5)는, 칩 다이오드(15)의 표면(17)(상면)에 전기적으로 접속되어 있다.
그리고, 다이오드 패키지(1)는, 칩 다이오드(15), 본딩 와이어(19), 애노드측 이너 리드(11) 및 캐소드측 이너 리드(12)를 수지 패키지(2)로 일괄하여 밀봉함으로써 구성되어 있다. 이어서, 도 4 및 도 5를 참조하여, 칩 다이오드(15)의 구체적인 구조를 설명한다. 도 4는, 도 3의 칩 다이오드(15)의 평면도이다. 도 5는, 도 4의 칩 다이오드(15)의 단면도이며, 도 4의 절단선 V-V에서의 단면을 나타내고 있다.
칩 다이오드(15)는 한 변이 0.25mm 정도의 사각 형상으로 형성되어 있고, n+형의 Si를 포함하는 반도체 기판(20)과, 반도체 기판(20) 위에 형성된 n-형의 Si를 포함하는 에피택셜층(21)을 포함한다. 반도체 기판(20)의 불순물 농도는, 예를 들어 1×1018cm-3 내지 1×1020cm-3이며, 에피택셜층(21)의 불순물 농도는, 예를 들어 1×1017cm-3 내지 1×1019cm-3이다.
에피택셜층(21)의 표면(22) 근방에는, 제1극으로서의 p+형의 다이오드 불순물 영역(23)과, 다이오드 불순물 영역(23)을 둘러싸고, 다이오드 불순물 영역(23)보다 불순물 농도가 낮은 p형의 가드 링층(24)이, 칩 다이오드(15)의 한 쌍의 대향 변의 중심선(25)(당해 변의 이등분선)으로 구획된 2개의 영역(26, 27)의 일방측의 영역(26)에 선택적으로 형성되어 있다. 다이오드 불순물 영역(23)의 불순물 농도는, 예를 들어 1×1019cm-3 내지 1×1021cm-3이며, 가드 링층(24)의 불순물 농도는, 예를 들어 1×1018cm-3 내지 1×1020cm-3이다. 이 가드 링층(24)에 의해, 칩 다이오드(15)의 서지 내량을 향상시킬 수 있다.
다이오드 불순물 영역(23)은, 원형의 웰 형상(예를 들어, 깊이가 1㎛ 내지 10㎛)으로 형성되어 있다. 가드 링층(24)은, 이 다이오드 불순물 영역(23)의 주연에 측방 및 하방으로부터 접하도록, 다이오드 불순물 영역(23)의 외주를 따라서 원 환상으로 형성되고, 측방에 접하는 부분이 에피택셜층(21)의 표면(22)에서 원 환상으로 노출되어 있다. 에피택셜층(21)에서는, 표면(22) 근방의 p+형의 다이오드 불순물 영역(23)(p극)과, 제2극으로서의 에피택셜층(21)의 잔여의 n-형 부분(n극)이 에피택셜층(21)의 두께 방향으로 적층되어 인접한 상태로 되어 있다. 이에 의해, 에피택셜층(21)에는, 이것들의 pn 접합(28)을 포함하는 다이오드 소자(29)가 설치되어 있다.
에피택셜층(21) 위에는 절연막(30)이 형성되어 있다. 이 실시 형태에서는, 절연막(30)은 에피택셜층(21)의 표면(22)에 형성된 SiO2(산화 실리콘)막(31)과, SiO2막(31) 위에 형성된 PSG(인·실리케이트 유리)막(32)의 적층막으로 구성되어 있다. SiO2막(31)의 두께는, 예를 들어 5000Å 내지 20000Å이며, PSG막(32)의 두께는, 예를 들어 5000Å 내지 10000Å이다.
절연막(30)에는, PSG막(32) 및 SiO2막(31)을 관통하여, 다이오드 불순물 영역(23)의 외주에 일치하는 원형의 콘택트 홀(33)이 형성되어 있다. 이에 의해, 예를 들어 에피택셜층(21)의 표면(22)을 열 산화하여 SiO2막(31)을 형성하고, 다음으로 PSG막(32)을 형성하고, 그 후, 원형의 콘택트 홀(33)을 형성해 두면, 절연막(30)을 마스크로서 이용해서 p형 불순물을 이온 주입함으로써, 콘택트 홀(33)에 대하여 자기 정합적으로 다이오드 불순물 영역(23)을 형성할 수 있다.
절연막(30) 위에는, Al(알루미늄)을 포함하는 제1 전극으로서의 애노드 전극(34)(예를 들어, 두께가 10000Å 내지 30000Å)이 형성되어 있다. 또한, 애노드 전극(34)의 재료로서는, Al 이외에도 여러 도전 재료를 사용할 수 있다. 애노드 전극(34)은 콘택트 홀(33)에 인입되어, 콘택트 홀(33)과 외주를 공유하는 다이오드 불순물 영역(23)에만 오믹 접촉하고 있다(즉, 다이오드 불순물 영역(23)의 주위의 가드 링층(24)에 접하지 않는다). 또한, 애노드 전극(34)은, 콘택트 홀(33)로부터 중심선(25)에 대하여 다이오드 불순물 영역(23)이 형성된 영역(26)의 반대측의 영역(27)에 있는 칩 다이오드(15)의 코너부까지, 다이오드 불순물 영역(23)에 가장 가까운 칩 다이오드(15)의 한 변을 따라서 가로 방향으로 인출되어 있다.
절연막(30) 위에는, 애노드 전극(34)을 덮도록 에피택셜층(21)의 전체 면에, SiN(질화실리콘)을 포함하는 표면 보호막(35)(예를 들어, 두께가 10000Å 내지 30000Å)이 형성되어 있다. 또한, 표면 보호막(35)의 재료로서는, SiN 이외에도 여러 절연 재료를 사용할 수 있다. 표면 보호막(35)에는, 애노드 전극(34)의 종단부가 배치된 칩 다이오드(15)의 코너부의 바로 위의 위치에, 한 변이 0.1mm 이하의 사각 형상의 패드 개구(36)가 형성되어 있다. 이 패드 개구(36)로부터, 애노드 전극(34)의 일부가 패드(37)로서 노출되어 있다. 즉, 패드 개구(36)로부터 노출되는 패드(37)는, 다이오드 소자(29)의 pn 접합(28)의 바로 위의 위치(즉, 콘택트 홀(33)의 위치)로부터 에피택셜층(21)의 표면(22)을 따라 이격된 위치에 설치되어 있다. 이에 의해, 중심선(25)에 대하여 일방측의 다이오드 불순물 영역(23)과, 그 반대측의 패드(37)가, 칩 다이오드(15)의 한 변을 따라서 서로 인접하고 있다. 그리고, 이 패드(37)(애노드 전극(34)) 위에는, 본딩 와이어(19)의 FAB(Free Air Ball)가 초음파로 접합됨으로써, 본딩 와이어(19)의 퍼스트 본딩부(38)가 형성되게 된다.
또한, 에피택셜층(21)의 표면(22) 근방에서의 패드(37)의 바로 아래 위치에는, 다이오드 소자(29)에 대하여 전기적으로 플로팅(절연)된 p형의 플로팅 영역(39)이 평면에서 보아 패드 개구(36)를 둘러싸도록 패드 개구(36)보다 큰 면적의 사각형의 웰 형상으로 형성되어 있다. 또한, 플로팅 영역(39)은, 다이오드 불순물 영역(23)보다 깊게(예를 들어, 깊이가 5㎛ 내지 15㎛) 형성되어 있다. 또한, 플로팅 영역(39)의 불순물 농도는, 예를 들어 1×1018cm-3 내지 1×1020cm-3이며, 다이오드 불순물 영역(23)의 불순물 농도보다 낮다.
반도체 기판(20)의 이면(40)에는, Au(금)를 포함하는 제2 전극으로서의 캐소드 전극(41)(예를 들어, 두께가 10000Å 내지 30000Å)이 형성되어 있다. 캐소드 전극(41)은, 반도체 기판(20)의 이면(40)에서, 다이오드 소자(29)의 n극을 구성하는 반도체 기판(20) 및 에피택셜층(21)에 오믹 접촉하고 있다. 이 캐소드 전극(41)에는, 접합재(14)를 통해 캐소드측 이너 리드(12)가 접합되게 된다. 또한, 캐소드 전극(41)의 재료로서는, Au 이외에도 여러 도전 재료를 사용할 수 있다.
이상과 같이, 이 칩 다이오드(15)에 의하면, 외부와의 전기 접속용의 패드(37)가, 칩 다이오드(15)의 코너부의 바로 위의 위치에 설치되어 있고, 칩 다이오드(15)의 다이오드 소자(29)의 pn 접합(28)의 바로 위의 위치로부터 이격된 위치에 설치되어 있다. 바꿔 말하면, 패드(37)가 pn 접합(28)으로부터 어긋난 위치에 설치되어 있고, 그 패드(37)의 바로 아래에, 다이오드 소자(29)를 구성하는 pn 접합(28)이 배치되어 있지 않다.
따라서, 다이오드 패키지(1)의 제조 공정에 있어서, 예를 들어 초음파 접합에 의해, 본딩 와이어(19)의 퍼스트 본딩부(38)를 패드(37) 위에 형성할 때에 패드(37)에 큰 스트레스가 가해져도, pn 접합(28)에 전해지는 물리적 스트레스를 경감할 수 있다. 그로 인해, pn 접합(28)이 파괴되지 않은 칩 다이오드(15)를 다이오드 패키지(1)에 탑재할 수 있다. 그 결과, 다이오드 패키지(1)를 신뢰성이 높은 디바이스로서 제조할 수 있다. 게다가, 패드(37)와 에피택셜층(21)의 사이에 절연막(30)이 개재하므로, 패드(37)에 가해지는 스트레스가 에피택셜층(21)에 전해지기 전에, 절연막(30)이 완충재로서 그 스트레스를 완화할 수 있다. 그로 인해, pn 접합(28)에 전해지는 물리적 스트레스를 한층 경감할 수 있다.
한편, 패드(37)에 가해진 스트레스에 의해 절연막(30)이 파괴되고, 그 파괴 부위에 패드(37)와 에피택셜층(21)의 사이를 도통시키는 누설 전류의 길이 형성되어도, 패드(37)의 바로 아래 위치에는, 다이오드 불순물 영역(23)보다 불순물 농도가 낮고, 깊이가 깊은 플로팅 영역(39)이 배치되어 있으므로, 그 전류의 길에 누설 전류가 흐르는 것을 방지할 수 있다.
또한, 패드(37)와 에피택셜층(21)의 사이에, 절연막(30)에 의한 제1 캐패시터(C1)에 대하여 플로팅 영역(39)(p형)과 에피택셜층(21)(n형)의 pn 접합(42)에 의해 구성된 제2 캐패시터(Cpn)가 직렬로 배치되게 된다. 그로 인해, 이 제2 캐패시터(Cpn)의 분압에 의해 제1 캐패시터(C1)에 대한 실효 전압을 저하시킬 수 있다. 그 결과, 그 저하분만큼 내압을 향상시킬 수 있다.
<제2 실시 형태>
도 6은, 제1 발명의 다이오드 패키지(51)의 제2 실시 형태를 도시하는 상면도이다. 도 7은, 도 6의 다이오드 패키지(51)의 측면도이다.
다이오드 패키지(51)는, 소형 2단자 타입의 스위칭 다이오드 패키지이며, 세로로 긴 직육면체 형상의 수지 패키지(52)에 의해 외형이 형성되어 있다. 수지 패키지(52)의 각 측면(53)은, 하부가 수직으로 상승하여, 도중부터 경사진 내측을 향해 완만하게 경사진 면으로 되어 있다. 수지 패키지(52)의 길이 방향 한쪽 측단부 및 그 반대측 단부에서는, 측면(53)의 하부와 저면(54)이 교차하여 생긴 하단부 에지부의 폭 방향 중앙 위치로부터 길이 방향을 따라, 금속 판상의 애노드 단자(55)(제1 단자) 및 캐소드 단자(56)(제2 단자)의 일부가 각각, 애노드측 아우터 리드(57) 및 캐소드측 아우터 리드(58)로서 돌출되어 노출되어 있다. 애노드측 아우터 리드(57) 및 캐소드측 아우터 리드(58)는, 각 저면(59, 60)이 수지 패키지(52)의 저면(54)의 안팎에 걸쳐 있고, 이 노출된 저면(59, 60)이 실장 기판에 대한 콘택트로서 사용된다. 또한, 애노드 단자(55) 및 캐소드 단자(56)는 동일한 형상 동일한 돌출량으로 돌출되어 있고, 다이오드 패키지(51)는 길이 방향 중앙에 대하여 좌우 대칭으로 되어 있다.
다이오드 패키지(51)의 외형 치수는, 예를 들어 수지 패키지(52)의 길이(L3)가 1.7±0.1mm이며, 수지 패키지(52)의 폭(W3)이 1.25±0.1mm이다. 또한, 각 아우터 리드(57, 58)의 돌출량을 포함하는 다이오드 패키지(51)의 길이(L4)는 2.5±0.2mm이며, 다이오드 패키지(51)의 높이(H2)는 0.7±0.2mm이다. 또한, 각 아우터 리드(57, 58)의 폭(W4)은 0.3±0.05mm이며, 각 단자(55, 56)의 두께(T2)는 0.1±0.05mm이다. 또한, 여기에서 예시한 치수는, 필요에 따라서 적절히 변경할 수 있다.
이어서, 도 8을 참조하여, 다이오드 패키지(51)의 내부 구조를 설명한다. 도 8은, 도 6의 다이오드 패키지(51)의 단면도이며, 도 6의 절단선 VIII-VIII에서의 단면을 나타내고 있다. 수지 패키지(52) 내부에는, 애노드 단자(55) 및 캐소드 단자(56)의 나머지 부분이, 각각 애노드측 이너 리드(61) 및 캐소드측 이너 리드(62)로서 배치되어 있다. 애노드측 이너 리드(61) 및 캐소드측 이너 리드(62)는, 각 아우터 리드(57, 58)의 단부로부터 수직으로 상승하여, 높이가 다르게 수평 방향으로 굴곡하는 갈고리 형상으로 형성되어 있다. 높이가 다른 것의 위치 관계는, 본 실시 형태에서는, 애노드측 이너 리드(61)가 상측이고, 캐소드측 이너 리드(62)가 하측이다. 그리고, 서로 대향하는 애노드측 이너 리드(61)의 하면(68)과 캐소드측 이너 리드(62)의 상면(63)의 사이에 끼워지는 형태로 칩 다이오드(65)가 배치된다.
구체적으로는, 칩의 지지용의 랜드를 겸하는 캐소드측 이너 리드(62)의 상면(63)에는, 땜납 등의 접합재(64)를 통해 칩 다이오드(65)의 이면(66)이 접합되어 있다. 또한, 칩 다이오드(65)의 표면(67)은, 땜납 등의 범프(69)를 개재하여 애노드측 이너 리드(61)의 하면(68)에 접합되어 있다. 이에 의해, 캐소드 단자(56)는, 칩 다이오드(65)의 이면(66)(하면)에 전기적으로 접속되고, 애노드 단자(55)는, 칩 다이오드(65)의 표면(67)(상면)에 전기적으로 접속되어 있다.
그리고, 다이오드 패키지(51)는, 칩 다이오드(65), 본딩 와이어, 애노드측 이너 리드(61) 및 캐소드측 이너 리드(62)를 수지 패키지(52)로 일괄하여 밀봉함으로써 구성되어 있다. 이어서, 도 9 및 도 10을 참조하여, 칩 다이오드(65)의 구체적인 구조를 설명한다.
도 9는, 도 8의 칩 다이오드(65)의 평면도이다. 도 10은, 도 9의 칩 다이오드(65)의 단면도이며, 도 9의 절단선 X-X에서의 단면을 나타내고 있다. 칩 다이오드(65)는 한 변이 0.25mm 정도의 사각 형상으로 형성되어 있고, n+형의 Si를 포함하는 반도체 기판(70)과, 반도체 기판(70) 위에 형성된 n-형의 Si를 포함하는 에피택셜층(71)을 포함한다. 반도체 기판(70)의 불순물 농도는, 예를 들어 1×1018cm-3 내지 1×1020cm-3이며, 에피택셜층(71)의 불순물 농도는, 예를 들어 1×1017cm-3 내지 1×1019cm-3이다.
에피택셜층(71)의 표면(72) 근방에는, 제1극으로서의 p+형의 다이오드 불순물 영역(73)이 칩 다이오드(65)의 한 쌍의 대향 변의 중심선(74)(당해 변의 이등분선)으로 구획되는 2개의 영역(75, 76)의 일방측의 영역(75)에 선택적으로 형성되어 있다. 다이오드 불순물 영역(73)의 불순물 농도는, 예를 들어 1×1019cm-3 내지 1×1021cm-3이다.
다이오드 불순물 영역(73)은, 원형의 웰 형상(예를 들어, 깊이가 1㎛ 내지 10㎛)으로 형성되어 있다. 에피택셜층(71)에서는, 표면(72) 근방의 p+형의 다이오드 불순물 영역(73)(p극)과, 제2극으로서의 에피택셜층(71)의 잔여의 n-형 부분(n극)이 에피택셜층(71)의 두께 방향으로 적층되어 인접한 상태로 되어 있다. 이에 의해, 에피택셜층(71)에는, 이것들의 pn 접합(77)을 포함하는 다이오드 소자(78)가 설치되어 있다.
에피택셜층(71) 위에는 절연막(79)이 형성되어 있다. 이 실시 형태에서는, 절연막(79)은 에피택셜층(71)의 표면(72)에 형성된 SiO2(산화 실리콘)막(80)과, SiO2막(80) 위에 형성된 PSG(인·실리케이트 유리)막(81)의 적층막으로 구성되어 있다. SiO2막(80)의 두께는, 예를 들어 5000Å 내지 20000Å이며, PSG막(81)의 두께는, 예를 들어 5000Å 내지 10000Å이다.
절연막(79)에는, PSG막(81) 및 SiO2막(80)을 관통하여, 다이오드 불순물 영역(73)의 외주보다 작은 직경의 원형의 콘택트 홀(82)이 형성되어 있다. 절연막(79) 위에는, Al(알루미늄)을 포함하는 제1 전극으로서의 애노드 전극(83)(예를 들어, 두께가 10000Å 내지 30000Å)이 형성되어 있다. 또한, 애노드 전극(83)의 재료로서는, Al 이외에도 여러 도전 재료를 사용할 수 있다.
애노드 전극(83)은 콘택트 홀(82)에 인입하여, 다이오드 불순물 영역(73)에 오믹 접촉하고 있다. 또한, 애노드 전극(83)은, 콘택트 홀(82)로부터 중심선(74)에 대하여 다이오드 불순물 영역(73)이 형성된 영역(75)의 반대측의 영역(76)에 있는 칩 다이오드(65)의 코너부까지, 다이오드 불순물 영역(73)에 가장 가까운 칩 다이오드(65)의 한 변을 따라서 가로 방향으로 인출되어 있다.
절연막(79) 위에는, 애노드 전극(83)을 덮도록 에피택셜층(71)의 전체 면에, SiN(질화실리콘)을 포함하는 표면 보호막(84)(예를 들어, 두께가 10000Å 내지 30000Å)이 형성되어 있다. 또한, 표면 보호막(84)의 재료로서는, SiN 이외에도 여러 절연 재료를 사용할 수 있다. 표면 보호막(84)에는, 애노드 전극(83)의 종단부가 배치된 칩 다이오드(65)의 코너부의 바로 위의 위치에, 긴 변이 0.1mm 정도의 사각 형상의 패드 개구(85)가 형성되어 있다. 이 패드 개구(85)로부터, 애노드 전극(83)의 일부가 패드(86)로서 노출되어 있다. 즉, 패드 개구(85)로부터 노출되는 패드(86)는, 다이오드 소자(78)의 pn 접합(77)의 바로 위의 위치(즉, 콘택트 홀(82)의 위치)로부터 에피택셜층(71)의 표면(72)을 따라 이격된 위치에 설치되어 있다. 이에 의해, 중심선(74)에 대하여 일방측의 다이오드 불순물 영역(73)과, 그 반대측의 패드(86)가 칩 다이오드(65)의 한 변을 따라서 서로 인접하고 있다. 그리고, 이 패드(86)(애노드 전극(83)) 위에는, 범프(69)가 형성되게 된다.
반도체 기판(70)의 이면(87)에는, Au(금)를 포함하는 제2 전극으로서의 캐소드 전극(88)(예를 들어, 두께가 10000Å 내지 30000Å)이 형성되어 있다. 캐소드 전극(88)은 반도체 기판(70)의 이면(87)에서, 다이오드 소자(78)의 n극을 구성하는 반도체 기판(70) 및 에피택셜층(71)에 오믹 접촉하고 있다. 이 캐소드 전극(88)에는, 접합재(64)를 통해 캐소드측 이너 리드(62)가 접합되게 된다. 또한, 캐소드 전극(88)의 재료로서는, Au 이외에도 여러 도전 재료를 사용할 수 있다.
이상과 같이, 이 칩 다이오드(65)에 의하면, 외부와의 전기 접속용의 패드(86)가 칩 다이오드(65)의 코너부의 바로 위의 위치에 설치되어 있고, 칩 다이오드(65)의 다이오드 소자(78)의 pn 접합(77)의 바로 위의 위치로부터 이격된 위치에 설치되어 있다. 바꿔 말하면, 패드(86)가 pn 접합(77)으로부터 어긋난 위치에 설치되어 있고, 그 패드(86)의 바로 아래에, 다이오드 소자(78)를 구성하는 pn 접합(77)이 배치되어 있지 않다.
따라서, 다이오드 패키지(51)의 제조 공정에 있어서, 예를 들어 패드(86) 위에 형성된 범프(69)에 애노드 단자(55)를 압착 접합할 때에 패드(86)에 큰 스트레스가 가해져도, pn 접합(77)에 전해지는 물리적 스트레스를 경감할 수 있다. 그로 인해, pn 접합(77)이 파괴되지 않은 칩 다이오드(65)를 다이오드 패키지(51)에 탑재할 수 있다. 그 결과, 다이오드 패키지(51)를 신뢰성이 높은 디바이스로서 제조할 수 있다. 게다가, 패드(86)와 에피택셜층(71)의 사이에 절연막(79)이 개재하므로, 패드(86)에 가해지는 스트레스가 에피택셜층(71)에 전해지기 전에, 절연막(79)이 완충재로서 그 스트레스를 완화할 수 있다. 그로 인해, pn 접합(77)에 전해지는 물리적 스트레스를 한층 경감할 수 있다.
이상, 제1 발명의 실시 형태에 대하여 설명했지만, 제1 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 칩 다이오드(15, 65)에 있어서, 각 반도체 부분의 도전형을 반전시킨 구성이 채용되어도 된다. 예를 들어, p형의 부분이 n형이며, n형의 부분이 p형이어도 된다. 또한, 각 반도체 부분을 구성하는 재료는, Si가 아니어도 된다.
또한, 다이오드 소자(29, 78)를 구성하는 pn 접합(28, 77)은, 예를 들어 에피택셜층(21, 71)의 표면(22, 72)을 따르는 방향으로 서로 인접한 p형 부분 및 n형 부분을 포함하고, 전류가 에피택셜층(21, 71)의 표면(22, 72)을 따르는 방향으로 흐르는 구성이어도 된다. 또한, 칩 다이오드의 크기는, 상술한 실시 형태에서는 모두, 한 변이 0.1mm 이하의 크기를 갖는 칩 다이오드(15, 65)를 예로서 채용했지만, 패키지의 크기에 따라서 적절히 변경하는 것이 가능하다. 예를 들어, 비교적 큰 크기의 패키지에 수용할 경우에는, 그 패키지에 수용되는 범위에서, 칩 크기를 크게 할 수 있다.
또한, 패드 개구의 크기는, 상술한 실시 형태에서는 모두, 0.25mm 정도의 크기를 갖는 칩 다이오드(15, 65)용으로서 한 변이 0.1mm 정도의 경우를 채용했지만, 칩 크기나 패드 개구로부터 노출되는 패드에 접합하는 단자의 종류에 따라 적절히 변경하는 것이 가능하다. 예를 들어, 칩 다이오드(65)와 같이, 패드(86) 위에 범프(69)를 형성하는 경우에는, 패드 개구의 크기는 0.19mm×0.07mm이어도 된다.
또한, 칩 다이오드(65)는, 캐소드 전극(88) 대신에, 절연막(79) 위의 표면에 애노드 전극(83)과 간격을 두고 형성된 캐소드 전극을 구비하고 있어도 된다. 이 경우, 표면 보호막(84)에 당해 캐소드 전극의 일부를 패드로서 노출시키는 패드 개구를 형성함으로써, 당해 패드(캐소드 패드) 위에 범프를 형성할 수 있다. 이에 의해, 그 범프와, 애노드 전극(83) 위의 범프(69)를 개재하여, 칩 다이오드(65)를 예를 들어 다이오드 패키지(51) 내의 아일랜드나 리드에 대하여 플립 칩 본딩할 수 있다. 또한, 범프를 사용하는 경우에도, 도 1의 경우와 마찬가지로, 패드의 하방에 플로팅 영역을 형성하면, 마찬가지의 효과를 얻을 수 있다.
제1 발명은, 전기·전자 기기 전반의 용도에 사용하는 칩 부품으로서 사용할 수 있다. 예를 들어, 냉장고, 청소기, 노트북 컴퓨터, 휴대 전화 등에 적절하게 채용할 수 있다.
[2] 제2 발명에 대하여
휴대 전화기로 대표되는 휴대형 전자 기기에 있어서는, 내부 회로를 구성하는 회로 부품의 소형화가 요구되고 있다. 따라서, 칩 다이오드에 대해서도, 그 소형화가 요구되고 있으며, 그것에 수반하여, 전류 능력을 확보하고, 아울러 ESD(electrostatic discharge) 내량을 확보하는 것이 곤란해지고 있다.
제2 발명은, ESD 내량의 향상을 도모한 칩 다이오드를 제공하는 것이다. 제2 발명의 보다 구체적인 목적은, 소형화와 ESD 내량의 확보를 양립할 수 있는 칩 다이오드를 제공하는 것이다. 제2 발명은, 다음과 같은 특징을 갖고 있다.
A1. 반도체 기판에 형성된 복수의 다이오드 셀과, 상기 반도체 기판 위에 설치되고, 상기 복수의 다이오드 셀을 병렬 접속하는 병렬 접속부를 포함하는, 칩 다이오드. 이 구성에 의하면, 반도체 기판에 복수의 다이오드 셀이 형성되어 있고, 그것들의 복수의 다이오드 셀이 병렬 접속부에 의해 병렬 접속되어 있다. 이에 의해, ESD 내량의 향상을 도모할 수 있고, 특히, 칩 크기의 소형화와 ESD 내량의 확보를 양립할 수 있다.
A2. 상기 복수의 다이오드 셀이, 각각 개별의 다이오드 접합 영역을 갖고 있는, 「A1.」에 기재된 칩 다이오드. 이 구성에서는, 다이오드 셀마다 분리된 다이오드 접합 영역이 형성되어 있고, 그것들이 병렬 접속부에 의해 병렬 접속되어 있다. 복수의 다이오드 셀에 각각 다이오드 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 다이오드 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. 다이오드 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 다이오드 접합 영역의 주위의 길이의 합계이다.
A3. 상기 다이오드 접합 영역이 pn 접합 영역인, 「A2.」에 기재된 칩 다이오드. 이 구성에서는, 다이오드 셀마다 분리된 pn 접합 영역이 형성되어 있고, 그것들이 병렬 접속부에 의해 병렬 접속된다. 이와 같이, 복수의 다이오드 셀을 병렬 접속한 pn 접합형의 칩 다이오드를 제공할 수 있다. 복수의 다이오드 셀에 각각 pn 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 p형 영역과 n형 영역의 경계선의 총 연장이다.
A4. 상기 반도체 기판이 제1 도전형의 반도체를 포함하고, 각 다이오드 셀이 상기 반도체 기판에 형성된 제2 도전형의 영역을 갖고 있는, 「A3.」에 기재된 칩 다이오드. 이 구성에 의해, 제1 도전형 반도체 기판에 다이오드 셀마다 분리된 제2 도전형의 영역을 형성함으로써, 각각 pn 접합 영역을 갖는 복수의 다이오드 셀을 반도체 기판 위에 형성할 수 있다.
A5. 상기 병렬 접속부가, 상기 복수의 다이오드 셀에 각각 설치된 상기 제2 도전형의 영역에 공통으로 접하는 제1 전극을 포함하고, 상기 반도체 기판에 전기적으로 접속된 제2 전극을 더 포함하는, 「A4.」에 기재된 칩 다이오드. 이 구성에 의해, 각 다이오드 셀의 제2 도전형 영역이 제1 전극에 의해 공통으로 접속되고, 복수의 다이오드 셀에 의해 공유되는 제1 도전형 영역에 제2 전극이 전기적으로 접속됨으로써, 복수의 다이오드 셀이 병렬 접속된다.
A6. 상기 반도체 기판에 형성되고, 상기 반도체 기판보다 고불순물 농도의 제1 도전형 영역을 더 포함하고, 상기 제2 전극이 상기 제1 도전형 영역에 접합되어 있는, 「A4.」에 기재된 칩 다이오드. 이 구성에 의하면, 고불순물 농도의 제1 도전형 영역이 반도체 기판에 형성되어 있고, 이 제1 도전형 영역에 제2 전극이 접합되어 있으므로, 그들 사이에 오믹 접합을 형성할 수 있다.
A7. 상기 다이오드 접합 영역이 쇼트키 접합 영역인, 「A2.」에 기재된 칩 다이오드. 이 구성에서는, 반도체 기판 위에 서로 분리된 복수의 쇼트키 접합 영역이 형성되고, 그것들이 복수의 다이오드 셀(쇼트키 배리어 다이오드 셀)을 구성하고 있다. 따라서, 복수의 쇼트키 배리어 다이오드 셀을 병렬 접속한 쇼트키 배리어 다이오드형의 칩 다이오드를 제공할 수 있다.
복수의 다이오드 셀에 각각 쇼트키 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 쇼트키 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. 쇼트키 접합 영역의 주위 길이란, 쇼트키 메탈과 반도체 기판 표면의 접촉 영역(쇼트키 접합 영역)의 주위의 총 연장이다.
A8. 상기 병렬 접속부가, 상기 복수의 다이오드 셀의 상기 쇼트키 접합 영역에 접하고, 각 쇼트키 접합 영역에 대하여 쇼트키 접합하는 쇼트키 메탈을 갖는 제1 전극을 포함하고, 상기 반도체 기판에 전기적으로 접속된 제2 전극을 더 포함하는, 「A7.」에 기재된 칩 다이오드. 이 구성에 의하면, 복수의 다이오드 셀의 쇼트키 접합 영역에 쇼트키 메탈이 각각 접합됨으로써, 개개의 다이오드 셀마다의 쇼트키 접합이 형성된다. 이렇게 하여 형성되는 복수의 쇼트키 배리어 다이오드 셀이 제1 전극에 공통으로 접속되어 있다. 반도체 기판은, 복수의 쇼트키 배리어 다이오드 셀에 대하여 공통의 영역이 되고, 제2 전극에 접속된다. 이렇게 해서, 제1 및 제2 전극의 사이에, 복수의 쇼트키 배리어 다이오드 셀이 병렬로 접속되어 있다.
A9. 상기 제1 전극 및 상기 제2 전극이 상기 반도체 기판의 한쪽의 표면에 형성되어 있는, 「A5.」, 「A6.」 또는 「A8.」에 기재된 칩 다이오드. 이 구성에서는, 반도체 기판의 한쪽의 표면에 제1 전극 및 제2 전극이 모두 형성되어 있으므로, 칩 다이오드를 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드를 제공할 수 있다.
A10. 상기 복수의 다이오드 셀의 상기 다이오드 접합 영역이 동등한 크기로 형성되어 있는, 「A2.」 내지 「A9.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다.
A11. 각 다이오드 접합 영역이 다각형의 영역인, 「A2.」 내지 「A10.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의해, 각 다이오드 셀이, 긴 주위 길이의 다이오드 접합 영역을 가지므로, 전체의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 향상시킬 수 있다.
A12. 상기 복수의 다이오드 셀이 동등한 크기(보다 구체적으로는 복수의 다이오드 셀의 pn 접합 영역 또는 쇼트키 접합 영역이 동등한 크기)로 형성되어 있는, 청구항 「A2.」 내지 「A11.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다.
A13. 상기 복수의 다이오드 셀이 등간격으로 2차원 배열되어 있는, 「A2.」 내지 「A12.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의해, 복수의 다이오드 셀이 등간격으로 2차원 배열되어 있음으로써, ESD 내량을 한층 향상시킬 수 있다.
A14. 상기 다이오드 셀이 4개 이상 설치되어 있는, 「A2.」 내지 「A13.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의해, 4개 이상의 다이오드 셀이 설치됨으로써, 다이오드 접합 영역의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 효율적으로 향상시킬 수 있다.
제2 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다. 도 11은, 제2 발명의 제1 실시 형태에 따른 칩 다이오드의 평면도이며, 도 12는, 도 11의 XII-XII선에서 취한 단면도이다. 또한, 도 13은, 도 11의 XIII-XIII에서 취한 단면도이다. 칩 다이오드(A1)는, p+형의 반도체 기판(A2)(예를 들어 실리콘 기판)과, 반도체 기판(A2)에 형성된 복수의 다이오드 셀(AD1 내지 AD4)과, 이것들의 복수의 다이오드 셀(AD1 내지 AD4)을 병렬로 접속하는 캐소드 전극(A3) 및 애노드 전극(A4)을 포함한다. 반도체 기판(A2)은, 평면에서 보아 직사각형으로 형성되어 있으며, 예를 들어 길이 방향의 길이가 0.5mm 정도, 짧은 방향의 길이가 0.25mm 정도이어도 된다. 반도체 기판(A2)의 양단부에, 캐소드 전극(A3)과의 접속을 위한 캐소드 패드(A5)와, 애노드 전극(A4)과의 접속을 위한 애노드 패드(A6)가 배치되어 있다. 이들 패드(A5, A6)의 사이에, 다이오드 셀 영역(A7)이 형성되어 있다.
다이오드 셀 영역(A7)은, 본 실시 형태에서는, 직사각형으로 형성되어 있다. 다이오드 셀 영역(A7) 내에, 복수의 다이오드 셀(AD1 내지 AD4)이 배치되어 있다. 복수의 다이오드 셀(AD1 내지 AD4)은, 본 실시 형태에서는 4개 설치되어 있고, 반도체 기판(A2)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다. 도 14는, 캐소드 전극(A3) 및 애노드 전극(A4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(A2)의 표면의 구조를 도시하는 평면도이다. 다이오드 셀(AD1 내지 AD4)의 각 영역 내에는, 각각 p+형의 반도체 기판(A2)의 표층 영역에 n+형 영역(A10)이 형성되어 있다. n+형 영역(A10)은, 개개의 다이오드 셀마다 분리되어 있다. 이에 의해, 다이오드 셀(AD1 내지 AD4)은, 다이오드 셀마다 분리된 pn 접합 영역(A11)을 각각 갖고 있다.
복수의 다이오드 셀(AD1 내지 AD4)은, 본 실시 형태에서는 동등한 크기 및 동등한 형상, 구체적으로는 직사각형 형상으로 형성되어 있고, 각 다이오드 셀의 직사각형 영역 내에, 다각형 형상의 n+형 영역(A10)이 형성되어 있다. 본 실시 형태에서는, n+형 영역(A10)은, 정팔각형으로 형성되어 있고, 다이오드 셀(AD1 내지 AD4)의 직사각형 영역을 형성하는 4변을 각각 따르는 4개의 변과, 다이오드 셀(AD1 내지 AD4)의 직사각형 영역의 4개의 코너부에 각각 대향하는 다른 4개의 변을 갖고 있다. 반도체 기판(A2)의 표층 영역에는, 또한, n+형 영역(A10)으로부터 소정의 간격을 두고 분리된 상태에서 p+형 영역(A12)이 형성되어 있다. p+형 영역(A12)은, 다이오드 셀 영역(A7) 내에서, 캐소드 전극(A3)이 배치되는 영역을 피한 패턴으로 형성되어 있다.
도 12 및 도 13에 나타내고 있는 바와 같이, 반도체 기판(A2)의 표면에는, 산화막 등을 포함하는 절연막(A15)(도 11에서는 도시 생략)이 형성되어 있다. 절연막(A15)에는, 다이오드 셀(AD1 내지 AD4) 각각의 n+형 영역(A10)의 표면을 노출시키는 콘택트 구멍(A16)과, p+형 영역(A12)을 노출시키는 콘택트 구멍(A17)이 형성되어 있다. 절연막(A15)의 표면에는, 캐소드 전극(A3) 및 애노드 전극(A4)이 형성되어 있다. 캐소드 전극(A3)은, 절연막(A15)의 표면으로부터 콘택트 구멍(A16) 내에 인입하여, 이 콘택트 구멍(A16) 내에서 다이오드 셀(AD1 내지 AD4)의 각 n+형 영역(A10)에 오믹 접촉하고 있다. 애노드 전극(A4)은, 절연막(A15)의 표면으로부터 콘택트 구멍(A17)의 내측으로 연장하고 있으며, 콘택트 구멍(A17) 내에서 p+형 영역(A12)에 오믹 접촉하고 있다. 캐소드 전극(A3) 및 애노드 전극(A4)은, 본 실시 형태에서는, 동일한 재료를 포함하는 전극막을 포함하고 있다.
전극막으로서는, Ti막을 하층으로 하고 Al막을 상층으로 한 Ti/Al 적층막이나 AlCu막을 적용할 수 있다. 그 외, AlSi막을 전극막으로서 사용할 수도 있다. AlSi막을 사용하면, 반도체 기판(A2)의 표면에 p+형 영역(A12)을 형성하지 않고, 애노드 전극(A4)을 반도체 기판(2)에 오믹 접촉시킬 수 있다. 따라서, p+형 영역(A12)을 형성하기 위한 공정을 생략할 수 있다.
캐소드 전극(A3) 및 애노드 전극(A4)의 사이는, 슬릿(A18)에 의해 분리되어 있다. 이 실시 형태에서는, 슬릿(A18)은, 다이오드 셀(AD1 내지 AD4)의 n+형 영역(A10)을 테 두르는 것처럼, n+형 영역(A10)의 평면 형상과 정합하는 프레임 형상(즉 정팔각형 프레임 형상)으로 형성되어 있다. 그에 따라, 캐소드 전극(A3)은, n+형 영역(A10)의 형상에 정합하는 평면 형상(즉 정팔각형 형상)의 셀 접합부(A3a)를 각 다이오드 셀(AD1 내지 AD4)의 영역에 갖고, 당해 셀 접합부(A3a)의 사이가 직선 형상의 가교부(A3b)에 의해 연락되어 있고, 또한, 직선 형상의 다른 가교부(A3c)에 의해 캐소드 패드(A5)의 바로 아래에 형성된 큰 직사각형 형상의 외부 접속부(A3d)에 접속되어 있다. 한편, 애노드 전극(A4)은, 거의 일정한 폭의 슬릿(A18)에 대응한 간격을 두고, 캐소드 전극(A3)을 둘러싸도록, 절연막(A15)의 표면에 형성되어 있고, 애노드 패드(A6)의 바로 아래의 직사각형 영역으로 연장하여 일체적으로 형성되어 있다.
캐소드 전극(A3) 및 애노드 전극(A4)은, 예를 들어 질화막을 포함하는 패시베이션막(A20)(도 11에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(A20)의 위에는 폴리이미드 등의 수지막(A21)이 형성되어 있다. 패시베이션막(A20) 및 수지막(A21)을 관통하도록, 캐소드 패드(A5)를 노출시키는 패드 개구(A22)와, 애노드 패드(A6)를 노출시키는 패드 개구(A23)가 형성되어 있다. 또한, 도 12에 2점 쇄선으로 나타낸 바와 같이, 패드 개구(A22, A23)에 외부 접속 전극(A24, A25)이 매립되어도 된다. 외부 접속 전극(A24, A25)은, 수지막(A21)의 표면보다 낮은 위치(반도체 기판(A2)에 가까운 위치)에 표면을 가져도 되고, 수지막(A21)의 표면으로부터 돌출되어 있어, 수지막(A21)보다 높은 위치(반도체 기판(A2)으로부터 먼 위치)에 표면을 가져도 된다. 도 12에는, 외부 접속 전극(A24, A25)이 수지막(A21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(A24, A25)은, 예를 들어 전극(A3, A4)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
각 다이오드 셀(AD1 내지 AD4)에서는, p형의 반도체 기판(A2)과 n+형 영역(A10)의 사이에 pn 접합 영역(A11)이 형성되어 있고, 따라서, 각각 pn 접합 다이오드가 형성되어 있다. 그리고, 복수의 다이오드 셀(AD1 내지 AD4)의 n+영역(A10)이 캐소드 전극(A3)에 공통으로 접속되고, 다이오드 셀(AD1 내지 AD4)의 공통의 p형 영역인 p+형의 반도체 기판(A2)이 p+형 영역(A12)을 개재하여 애노드 전극(A4)에 공통으로 접속되어 있다. 이에 의해, 반도체 기판(A2) 위에 형성된 복수의 다이오드 셀(AD1 내지 AD4)은 모두 병렬로 접속되어 있다.
도 15는, 칩 다이오드(A1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 다이오드 셀(AD1 내지 AD4)에 의해 각각 구성되는 pn 접합 다이오드는, 캐소드측이 캐소드 전극(A3)에 의해 공통 접속되고, 애노드측이 애노드 전극(A4)에 의해 공통 접속됨으로써, 모두 병렬로 접속되어 있고, 이에 의해, 전체적으로 1개의 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 칩 다이오드(A1)는, 복수의 다이오드 셀(AD1 내지 AD4)을 갖고 있으며, 각 다이오드 셀(AD1 내지 AD4)이 pn 접합 영역(A11)을 갖고 있다. pn 접합 영역(A11)은, 다이오드 셀(AD1 내지 AD4)마다 분리되어 있다. 그로 인해, 칩 다이오드(A1)는, pn 접합 영역(A11)의 주위 길이, 즉, 반도체 기판(A2)에서의 n+형 영역(A10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(A11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, ESD 내량의 향상을 도모할 수 있다. 즉, 칩 다이오드(A1)를 소형으로 형성하는 경우에도, pn 접합 영역(A11)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(A1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
도 16은, 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다. 이 실험 결과로부터, pn 접합 영역의 주위 길이가 길어질수록, ESD 내량이 커지는 것을 알 수 있다. 4개 이상의 다이오드 셀을 반도체 기판 위에 형성한 경우에, 8kV를 초과하는 ESD 내량을 실현할 수 있었다.
칩 다이오드(A1)의 제조 공정을 개략적으로 설명하면 다음과 같다. 우선, p+형 반도체 기판(A2)의 표면에, 열산화막 등의 절연막(A15)이 형성되고, 그 위에 레지스트 마스크를 형성한다. 이 레지스트 마스크를 통한 n형 불순물(예를 들어 인)의 이온 주입 또는 확산에 의해, n+형 영역(A10)이 형성된다. 또한, p+형 영역(A12)에 정합하는 개구를 갖는 다른 레지스트 마스크가 형성되고, 이 레지스트 마스크를 통한 p형 불순물(예를 들어 비소)의 이온 주입 또는 확산에 의해, p+형 영역(A12)이 형성된다. 레지스트 마스크를 박리하고, 필요에 따라 절연막(A15)을 후막화(예를 들어 CVD에 의해 후막화)한 후, 콘택트 구멍(A16, A17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(A15)의 위에 형성된다. 이 레지스트 마스크를 통한 에칭에 의해, 절연막(A15)에 콘택트 구멍(A16, A17)이 형성된다.
계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(A3) 및 애노드 전극(A4)을 구성하는 전극막이 절연막(A15) 위에 형성된다. 그리고, 이 전극막 위에, 슬릿(A18)에 대응하는 개구 패턴을 갖는 레지스트막이 형성되고, 이 레지스트막을 통한 에칭에 의해, 전극막에 슬릿(A18)이 형성된다. 이에 의해, 상기 전극막이 캐소드 전극(A3) 및 애노드 전극(A4)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(A20)이 형성되고, 또한 폴리이미드 등을 도포함으로써 수지막(A21)이 형성된다. 그리고, 이들 패시베이션막(A20) 및 수지막(A21)에 대하여 포토리소그래피를 이용한 에칭을 실시함으로써, 패드 개구(A22, A23)가 형성된다. 그 후, 필요에 따라, 패드 개구(A22, A23) 내에 외부 접속 전극(A24, A25)이 형성된다. 외부 접속 전극(A24, A25)의 형성은, 도금에 의해 행할 수 있다. 이렇게 해서, 상술한 구조의 칩 다이오드(A1)를 얻을 수 있다.
도 17은, 제2 발명의 제2 실시 형태에 따른 칩 다이오드의 구성을 설명하기 위한 단면도이다. 도 17에서, 상술한 도 11 내지 도 14에 도시된 각 부에 대응하는 부분에는 동일 참조 부호를 붙여서 나타낸다. 이 실시 형태에서는, 반도체 기판(A2)의 표면에 캐소드 전극(A3)이 배치되고, 반도체 기판(A2)의 이면에 애노드 전극(A28)이 배치되어 있다. 따라서, 이 실시 형태에서는, 반도체 기판(A2)의 표면측(캐소드 전극(A3)측)에 애노드 패드(A6)를 설치할 필요가 없으므로, 그에 따라 반도체 기판(A2)의 크기를 축소하거나, 다이오드 셀(AD1 내지 AD4)의 개수를 많게 할 수 있다. 캐소드 전극(A3)은, 반도체 기판(A2)의 표면의 거의 전역을 덮도록 형성되어 있고, 다이오드 셀(AD1 내지 AD4)의 각 n+형 영역(A10)에 오믹 접촉하고 있다. 애노드 전극(A28)은, 반도체 기판(A2)의 이면에 오믹 접촉하고 있다. 애노드 전극(A28)은, 예를 들어 금을 포함하고 있어도 된다.
도 18은, 제2 발명의 제3 실시 형태에 따른 칩 다이오드(A31)의 구성을 설명하기 위한 평면도이며, 도 19는, 도 18의 XIX-XIX선에서 취한 단면도이다. 칩 다이오드(A31)는, 반도체 기판(A32)과, 반도체 기판(A32) 위에 형성된 캐소드 전극(A33) 및 애노드 전극(A34)과, 캐소드 전극(A33) 및 애노드 전극(A34)의 사이에 병렬로 접속된 복수의 다이오드 셀(AD11 내지 AD14)을 갖고 있다. 반도체 기판(A32)은, 평면에서 보아 거의 직사각형으로 형성되어 있고, 그 길이 방향의 양단부에 캐소드 패드(A35) 및 애노드 패드(A36)가 각각 배치되어 있다. 이들 캐소드 패드(A35) 및 애노드 패드(A36)의 사이에 직사각형 형상의 다이오드 셀 영역(A37)이 설정되어 있다. 이 다이오드 셀 영역(A37) 내에, 복수의 다이오드 셀(AD11 내지 AD14)이 2차원 배열되어 있다. 이 실시 형태에서는, 복수의 다이오드 셀(AD11 내지 AD14)은, 반도체 기판(A32)의 길이 방향 및 짧은 방향을 따라 매트릭스 형상으로 등간격으로 배열되어 있다. 반도체 기판(A32)의 크기는, 제1 실시 형태에서의 반도체 기판(A2)과 동일 정도이어도 된다.
다이오드 셀(AD11 내지 AD14)은, 각각 직사각형의 영역을 포함하고, 그 직사각형의 영역의 내부에, 평면에서 보아 다각형 형상(이 실시 형태에서는 정팔각형 형상)의 쇼트키 접합 영역(A41)을 갖고 있다. 각 쇼트키 접합 영역(A41)에 접촉하도록, 쇼트키 메탈(A40)이 배치되어 있다. 즉, 쇼트키 메탈(A40)은, 쇼트키 접합 영역(A41)에서 반도체 기판(A32)에 쇼트키 접합하고 있다.
반도체 기판(A32)은, 이 실시 형태에서는, p형 실리콘 기판(A50)과, 그 위에 에피택셜 성장시켜진 n형 에피택셜층(A51)을 갖고 있다. p형 실리콘 기판(A50)의 표면에는, n형 불순물(예를 들어 비소)을 도입하여 형성된 n+형 매립층(A52)이 형성되어 있다. 쇼트키 접합 영역(A41)은, n형 에피택셜층(A51)의 표면에 설정되어 있고, 이 n형 에피택셜층(A51)의 표면에 쇼트키 메탈(A40)이 접합됨으로써, 쇼트키 접합이 형성되어 있다. 쇼트키 접합 영역(A41)의 주위에는, 콘택트 에지의 누설을 억제하기 위한 가드 링(A53)이 형성되어 있다.
쇼트키 메탈(A40)은, 예를 들어 Ti 또는 TiN을 포함하고 있어도 되고, 이 쇼트키 메탈(A40)에 AiSi 합금 등의 금속막(A42)이 적층되어서 캐소드 전극(A33)이 구성되어 있다. 쇼트키 메탈(A40)은, 다이오드 셀(AD11 내지 AD14)마다 분리되어 있어도 되지만, 이 실시 형태에서는, 복수의 다이오드 셀(AD11 내지 AD14)의 각 쇼트키 접합 영역(A41)에 공통으로 접촉하도록 쇼트키 메탈(A40)이 형성되어 있다.
n형 에피택셜층(A51)에는, 쇼트키 접합 영역(A41)을 피한 영역에, 에피택셜층(A51)의 표면으로부터 n+형 매립층(A52)에 달하는 n+형 웰(A54)이 형성되어 있다. 그리고, n+형 웰(A54)의 표면에 오믹 접촉하도록 애노드 전극(A34)이 형성되어 있다. 애노드 전극(A34)은, 캐소드 전극(A33)과 마찬가지의 구성의 전극막을 포함하고 있어도 된다.
n형 에피택셜층(A51)의 표면에는, 예를 들어 산화막을 포함하는 절연막(A45)이 형성되어 있다. 절연막(A45)에는, 쇼트키 접합 영역(A41)에 대응한 콘택트 구멍(A46)과, n+형 웰(A54)을 노출시키는 콘택트 구멍(A47)이 형성되어 있다. 캐소드 전극(A33)은, 절연막(A45)을 덮도록 형성되어 있고, 콘택트 구멍(A46)의 내부에까지 달하여, 콘택트 구멍(A46) 내에서 n형 에피택셜층(A51)에 쇼트키 접합하고 있다. 한편, 애노드 전극(A34)은, 절연막(A45) 위에 형성되어 있고, 콘택트 구멍(A47) 내에 연장되어, 이 콘택트 구멍(A47) 내에서 n+형 웰(A54)에 오믹 접촉하고 있다. 캐소드 전극(A33)과 애노드 전극(A34)은, 슬릿(A48)에 의해 분리되어 있다.
캐소드 전극(A33) 및 애노드 전극(A34)을 덮도록, 예를 들어 질화막을 포함하는 패시베이션막(A56)이 형성되어 있다. 또한, 패시베이션막(A56)을 덮도록, 폴리이미드 등의 수지막(A57)이 형성되어 있다. 패시베이션막(A56) 및 수지막(A57)을 관통하여, 캐소드 패드(A35)가 되는 캐소드 전극(A33)의 표면의 일부의 영역을 노출시키는 패드 개구(A58)가 형성되어 있다. 또한, 패시베이션막(A56) 및 수지막(A57)을 관통하도록, 애노드 패드(A36)가 되는 애노드 전극(A34)의 표면의 일부 영역을 노출시키도록 패드 개구(A59)가 형성되어 있다. 패드 개구(A58, A59)에는, 외부 접속 전극(A60, A61)이 각각 매립되어 있고, 그것들은, 수지막(A57)의 표면으로부터 상방으로 돌출되어 있다. 외부 접속 전극(A60, A61)은, 예를 들어 전극(A33, A34)에 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
이와 같은 구성에 의해, 캐소드 전극(A33)은, 다이오드 셀(AD11 내지 AD14)이 각각 갖는 쇼트키 접합 영역(A41)에 공통으로 접속되어 있다. 또한, 애노드 전극(A34)은, n+형 웰(A54) 및 n+형 매립층(A52)을 개재해서 n형 에피택셜층(A51)에 접속되어 있고, 따라서, 복수의 다이오드 셀(AD11 내지 AD14)에 형성된 쇼트키 접합 영역(A41)에 공통으로 병렬 접속되게 된다. 이에 의해, 복수의 다이오드 셀(AD11 내지 AD14)의 쇼트키 접합 영역(A41)을 갖는 복수의 쇼트키 배리어 다이오드가, 캐소드 전극(A33)과 애노드 전극(A34)의 사이에 병렬로 접속되어 있다.
이와 같이, 이 실시 형태에서도, 복수의 다이오드 셀(AD11 내지 AD14)이 각각 서로 분리된 쇼트키 접합 영역(A41)을 갖고 있기 때문에, 쇼트키 접합 영역(A41)의 주위 길이(n형 에피택셜층(A51)의 표면에서의 쇼트키 접합 영역(A41)의 주위 길이)의 총 연장이 커진다. 이에 의해, 전계의 집중을 억제할 수 있으므로, ESD 내량을 향상시킬 수 있다. 즉, 칩 다이오드(A31)를 소형으로 형성하는 경우에도, 쇼트키 접합 영역(A41)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(A31)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
도 20은, 제2 발명의 제4 실시 형태에 따른 칩 다이오드의 구성을 설명하기 위한 도해적인 단면도이다. 도 20에서, 도 18 및 도 19에 도시한 각 부에 대응하는 부분에는 동일 참조 부호를 붙여서 나타낸다. 이 실시 형태에서는, n+형 실리콘 기판(A72)의 표면에 n형 에피택셜층(A51)이 형성되어 있다. 그리고, n+형 반도체 기판(A72)의 이면(n형 에피택셜층(A51)과는 반대측의 표면)에, 오믹 접촉하도록 애노드 전극(A73)이 형성되어 있다. n형 에피택셜층(A51)의 표면에는 애노드 전극이 형성되어 있지 않고, n형 에피택셜층(A51)에 형성된 쇼트키 접합 영역(A41)에 병렬로 접속되는 캐소드 전극(A33)만이 형성되어 있다. 이와 같은 구성에 의해서도, 제3 실시 형태와 마찬가지의 작용 효과를 발휘할 수 있다. 뿐만 아니라, n형 에피택셜층(A51)의 표면에 애노드 전극을 설치하지 않아도 되기 때문에, n형 에피택셜층(A51)의 표면에 보다 많은 다이오드 셀을 배치할 수 있고, 쇼트키 접합 영역(A41)의 주위 길이의 총 연장을 한층 길게 해서, ESD 내량을 향상시킬 수 있다. 또는, n+형 반도체 기판(A72)의 크기를 작게 하여, ESD 내량이 확보된 한층 소형의 칩 다이오드를 제공할 수 있다.
이상, 제2 발명의 실시 형태에 대하여 설명했지만, 제2 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 제1 내지 제4 실시 형태에서는, 4개의 다이오드 셀이 반도체 기판 위에 형성된 예를 나타냈지만, 반도체 기판 위에 2개 또는 3개의 다이오드 셀이 형성되어 있어도 되고, 4개 이상의 다이오드 셀이 형성되어 있어도 된다. 또한, 상술한 실시 형태에서는, pn 접합 영역 또는 쇼트키 접합 영역이 평면에서 보아 정팔각형으로 형성되어 있는 예를 나타냈지만, 변의 수가 3개 이상의 임의의 다각형 형상으로 pn 접합 영역 또는 쇼트키 접합 영역을 형성해도 되고, 그것들의 평면 형상을 원형이나 타원형으로 할 수도 있다. pn 접합 영역 또는 쇼트키 접합 영역의 형상을 다각형 형상으로 하는 경우에, 그것들은 정다각형 형상일 필요는 없으며, 변의 길이가 2종류 이상의 다각형에 의해 그것들의 영역을 형성해도 된다. 또한, pn 접합 영역 또는 쇼트키 접합 영역은, 동일한 크기로 형성될 필요는 없으며, 서로 다른 크기의 접합 영역을 각각 갖는 복수의 다이오드 셀이 반도체 기판 위에 혼재되어 있어도 된다. 또한, 반도체 기판 위에 형성되는 pn 접합 영역 또는 쇼트키 접합 영역의 형상은, 1종일 필요는 없고, 2종 이상의 형상의 pn 접합 영역 또는 쇼트키 접합 영역이 반도체 기판 위에서 혼재되어 있어도 된다.
[3] 제3 발명에 대하여
휴대 전화기로 대표되는 휴대형 전자 기기에 있어서는, 내부 회로를 구성하는 회로 부품의 소형화가 요구되고 있다. 따라서, 칩 다이오드에 대해서도, 그 소형화가 요구되고 있으며, 그것에 수반하여, 전류 능력을 확보하고, 아울러 ESD(electrostatic discharge) 내량을 확보하는 것이 곤란해지고 있다. 즉, 소형으로 신뢰성이 높은 칩 다이오드를 실현하는 것이 곤란해지고 있다.
제3 발명의 목적은, 소형화와 신뢰성의 확보를 양립할 수 있는 칩 다이오드를 제공하는 것이다. 제3 발명은 또한, 칩 다이오드를 구비한 회로 어셈블리 및 이러한 회로 어셈블리를 구비한 전자 기기를 제공한다. 제3 발명은, 다음과 같은 특징을 갖고 있다.
B1. 반도체 기판에 형성되고, 각각 개별의 다이오드 접합 영역을 갖는 복수의 다이오드 셀과, 상기 복수의 다이오드 셀의 한쪽의 극에 각각 접속된 복수의 인출 전극 및 상기 복수의 인출 전극에 접속된 외부 접속부를 갖는 제1 전극과, 상기 복수의 다이오드 셀의 다른 쪽의 극에 접속된 제2 전극을 포함하고, 상기 인출 전극이, 상기 다이오드 셀의 상기 한쪽의 극에 접속된 셀 접속부를 갖고, 상기 셀 접속부로부터 상기 외부 접속부까지의 사이의 도처에서, 상기 셀 접속부보다 넓은 폭을 갖고 있는, 칩 다이오드.
이 구성에 의하면, 반도체 기판에 복수의 다이오드 셀이 형성되어 있다. 그것들의 복수의 다이오드 셀의 한쪽의 극은, 복수의 인출 전극에 의해 제1 전극의 외부 접속부에 공통으로 접속되어 있고, 다른 쪽의 극은 제2 전극에 접속되어 있다. 이와 같이 하여, 복수의 다이오드 셀이 제1 전극 및 제2 전극의 사이에 병렬로 접속되어 있다. 이에 의해, ESD 내량의 향상을 도모할 수 있고, 특히, 칩 크기의 소형화와 ESD 내량의 확보를 양립할 수 있다. 보다 구체적으로는, 다이오드 셀마다 분리된 다이오드 접합 영역이 형성되어 있고, 그것들이 병렬 접속되어 있다. 복수의 다이오드 셀에 각각 개별의 다이오드 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 다이오드 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. 다이오드 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 다이오드 접합 영역의 주위의 길이의 합계이다.
또한 이 발명에서는, 인출 전극의 폭이, 다이오드 셀의 한쪽의 극에 접속된 셀 접속부로부터 외부 접속부까지의 사이의 도처에서, 상기 셀 접속부의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있어, 일렉트로 마이그레이션을 저감하고, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 제공할 수 있다.
인출 전극의 폭이란, 반도체 기판의 주면(소자 형성면)의 법선 방향에서 본 평면에서 보아, 인출 전극의 연장 방향에 직교하는 방향의 길이다. 연장 방향이란, 기판의 주면(소자 형성면)을 따르는 방향이며, 인출 전극이 연장되어 있는 방향이다. 인출 전극은 반드시 직선 형상으로 형성할 필요는 없고, 인출 전극이 만곡 또는 굴곡되어 있을 경우에는, 각 위치에서의 인출 전극의 연장 방향에 직교하는 방향의 길이가 인출 전극의 폭이다. 셀 접속부의 폭이란, 반도체 기판의 법선 방향에서 본 평면에서 보아, 인출 전극의 인출 방향에 직교하는 방향을 따르는 길이다. 인출 방향이란, 평면에서 보아 인출 전극이 다이오드 접합 영역의 테두리를 가로 질러 연장되어 있는 방향이다.
B2. 상기 다이오드 접합 영역이 pn 접합 영역인, 「B1.」에 기재된 칩 다이오드. 이 구성에서는, 다이오드 셀마다 분리된 pn 접합 영역이 형성되어 있고, 그것들이 병렬 접속되어 있다. 이와 같이, 복수의 다이오드 셀을 병렬 접속한 pn 접합형의 칩 다이오드를 제공할 수 있다. 복수의 다이오드 셀에 각각 pn 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 p형 영역과 n형 영역의 경계선의 총 연장이다.
B3. 상기 반도체 기판이 p형 반도체 기판을 포함하고, 상기 p형 반도체 기판과의 사이에 상기 pn 접합 영역을 형성하는 n형 확산층이 상기 다이오드 셀마다 분리되어 상기 p형 반도체 기판에 형성되어 있고, 상기 제2 전극이 상기 반도체 기판에 전기적으로 접속되어 있고, 상기 인출 전극의 셀 접속부가, 상기 n형 확산층에 접하고 있는, 「B2.」에 기재된 칩 다이오드.
이 구성에 의하면, 각 다이오드 셀의 한쪽의 극에 대응하는 n형 확산층이 인출 전극을 통해 제1 전극의 외부 접속부에 접속되어 있고, 각 다이오드 셀의 다른 쪽의 극에 대응하는 p형 반도체 기판이 제2 전극에 전기적으로 접속되어 있다. 이에 의해, 복수의 다이오드 셀이 병렬 접속되어 있다. 또한, p형 반도체 기판에 다이오드 셀마다 분리된 n형 확산층이 형성되어 있고, 그에 의해, 각각 pn 접합 영역을 갖는 복수의 다이오드 셀이 p형 반도체 기판 위에 형성되어 있다. 그리고, 인출 전극의 셀 접속부가 n형 확산층에 접하고, 인출 전극은, 도처에서 셀 접속부보다 넓은 폭을 갖고 있다. 이에 의해, 일렉트로 마이그레이션을 저감하고, 대전류에 대한 신뢰성을 향상시킬 수 있다.
또한, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는, 저항률의 면내 편차가 크므로, 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이에 반해, p형 반도체 웨이퍼는, 면내 편차가 적으므로, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위에서도 잘라낼 수 있다. 따라서, p형 반도체 기판을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
B4. 상기 제2 전극이, 상기 p형 반도체 기판에 접하고, AlSi를 포함하는 전극막을 포함하는, 「B2.」 또는 「B3.」에 기재된 칩 다이오드. AlSi는, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있다. 그로 인해, AlSi 전극막은, p형 반도체와의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p형 반도체 기판에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 한층 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
p형 반도체 기판에 접하는 전극막으로서는, 그 밖에도, Ti/Al 적층막, Ti/TiN/AiCu 적층막 그 밖의 전극막 재료를 적용할 수 있다. 이 경우에는, p형 반도체 기판에 당해 p형 반도체 기판보다 고불순물 농도의 p+형 확산층을 형성하고, 이 p+형 확산층에 전극막을 접합하여 오믹 접촉을 형성하는 것이 바람직하다.
B5. 상기 복수의 다이오드 셀이, 상기 외부 접속부를 향해 직선 위에 배열한 복수의 다이오드 셀을 포함하고, 당해 직선 위에 배열한 복수의 다이오드 셀이 상기 직선을 따라 직선 형상으로 형성된 공통의 상기 인출 전극에 의해 상기 외부 접속부에 접속되어 있는, 「B1.」 내지 「B4.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 제1 전극의 외부 접속부를 향해 직선 위에 배열한 복수의 다이오드 셀이 직선 형상의 공통의 인출 전극에 의해, 당해 외부 접속부에 접속되어 있다. 이에 의해, 다이오드 셀로부터 제1 전극의 외부 접속부까지의 인출 전극의 길이를 최소로 할 수 있으므로, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 복수의 다이오드 셀에서 하나의 인출 전극을 공유할 수 있기 때문에, 다수의 다이오드 셀을 형성하여 다이오드 접합 영역(pn 접합 영역)의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 향상과 일렉트로 마이그레이션의 저감을 양립하여, 한층 신뢰성이 높은 칩 다이오드를 제공할 수 있다.
B6. 상기 직선 형상의 인출 전극에 있어서 상기 외부 접속부와는 반대측의 단부가, 상기 다이오드 접합 영역의 형상에 정합하도록 정형되어 있는, 「B5.」에 기재된 칩 다이오드. 이 구성에 의하면, 인출 전극의 단부가 다이오드 접합 영역의 형상에 정합하고 있으므로, 인출 전극의 점유 면적을 적게 하면서, 다이오드 접합 영역과의 접속을 실현할 수 있다.
B7. 상기 복수의 다이오드 셀이, 상기 반도체 기판 위에 2차원 배열되어 있는, 「B1.」 내지 「B6.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의해, 복수의 다이오드 셀이 2차원 배열(바람직하게는, 등간격으로 2차원 배열)되어 있음으로써, ESD 내량을 한층 향상시킬 수 있다.
B8. 상기 제1 전극 및 상기 제2 전극이 상기 반도체 기판의 한쪽의 주면측에 배치되어 있는, 「B1.」 내지 「B7.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 반도체 기판의 한쪽의 표면에 제1 전극 및 제2 전극이 모두 형성되어 있으므로, 칩 다이오드를 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드를 제공할 수 있다. 이에 의해, 칩 다이오드의 점유 공간을 작게 할 수 있다. 특히, 실장 기판 위에서의 칩 다이오드의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
B9. 상기 반도체 기판의 주면을 덮는 절연막을 더 포함하고, 상기 인출 전극의 상기 셀 접속부가 상기 절연막에 형성된 콘택트 구멍을 통해 상기 다이오드 셀의 한쪽의 극에 접속되어 있고, 상기 외부 접속부가, 상기 콘택트 구멍의 밖의 영역에서 상기 절연막 위에 배치되어 있는, 「B1.」 내지 「B8.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 반도체 기판 위에 절연막이 형성되어 있고, 그 절연막에 형성된 콘택트 구멍을 통해 다이오드 셀에 인출 전극의 셀 접속부가 접속되어 있다. 그리고, 콘택트 구멍의 밖의 영역에서 절연막 위에 제1 전극의 외부 접속부가 배치되어 있다. 이에 의해, 칩 다이오드를 실장 기판에 실장하거나, 외부 접속부에 본딩 와이어를 접속할 때에, 다이오드 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, 다이오드 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 칩 다이오드를 실현할 수 있다.
B10. 상기 제1 전극 및 상기 제2 전극을 노출시키고, 상기 인출 전극을 덮도록 상기 반도체 기판의 주면에 형성된 보호막을 더 포함하는, 「B1.」 내지 「B9.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 제1 및 제2 전극을 노출시키면서 인출 전극을 가리는 보호막이 형성되어 있으므로, 인출 전극 및 다이오드 접합 영역으로의 수분의 침입을 억제 또는 방지할 수 있다. 게다가, 보호막에 의해, 외력에 대한 내구성을 향상시킬 수 있다.
B11. 상기 인출 전극이 상기 반도체 기판의 한쪽의 주면에 형성되어 있고, 상기 반도체 기판의 상기 한쪽의 주면이, 코너부를 둥글게 한 직사각형 형상을 갖고 있는, 「B1.」 내지 「B10.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 인출 전극이 형성되어 있는 측의 반도체 기판의 표면은, 코너부가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드를 제공할 수 있다.
B12. 상기 직사각형 형상의 한 변의 도중부에, 음극 방향을 나타내는 오목부가 형성되어 있는, 「B11.」에 기재된 칩 다이오드. 이 구성에 의하면, 직사각형 형상의 반도체 기판의 한 변에, 음극 방향을 나타내는 오목부가 형성되어 있으므로, 반도체 기판의 표면(예를 들어 보호막의 표면)에, 표인(標印) 등에 의해 음극 방향을 나타내는 마크(캐소드 마크)를 형성할 필요가 없다. 상기와 같은 오목부는, 칩 다이오드를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드의 크기가 미소해서, 표인이 곤란한 경우에도 형성할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드에 대해서도 음극 방향을 나타내는 표시를 붙일 수 있다.
B13. 실장 기판과, 상기 실장 기판에 실장된 「B1.」 내지 「B12.」 중 어느 하나에 기재된 칩 다이오드를 포함하는, 회로 어셈블리. 이 구성에 의해, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 사용한 회로 어셈블리를 제공할 수 있다.
B14. 상기 칩 다이오드가, 상기 실장 기판에 와이어리스 본딩(페이스 다운 본딩, 플립 칩 본딩)에 의해 접속되어 있는, 「B13.」에 기재된 회로 어셈블리. 이 구성에 의해, 실장 기판 위에서의 칩 다이오드의 점유 공간을 작게 할 수 있기 때문에, 전자 부품의 고밀도 실장에 기여할 수 있다.
B15. 「B13.」 또는 「B14.」에 기재된 회로 어셈블리와, 상기 회로 어셈블리를 수용한 하우징을 포함하는, 전자 기기. 이 구성에 의해, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 사용한 회로 어셈블리를 하우징 내에 수용한 전자 기기를 제공할 수 있다. 따라서, 신뢰성이 높은 전자 기기를 제공할 수 있다.
상기 복수의 다이오드 셀의 상기 다이오드 접합 영역은, 동등한 크기로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다. 각 다이오드 접합 영역은, 다각형의 영역이어도 된다. 이 구성에 의해, 각 다이오드 셀이, 긴 주위 길이의 다이오드 접합 영역을 가지므로, 전체의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 향상시킬 수 있다.
상기 복수의 다이오드 셀은, 동등한 크기(보다 구체적으로는 복수의 다이오드 셀의 pn 접합 영역이 동등한 크기)로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다. 상기 다이오드 셀이, 4개 이상 설치되어 있는 것이 바람직하다. 이 구성에 의해, 4개 이상의 다이오드 셀이 설치됨으로써, 다이오드 접합 영역의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 효율적으로 향상시킬 수 있다.
제3 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다. 도 21은, 제3 발명의 제1 실시 형태에 따른 칩 다이오드의 사시도이며, 도 22는 그 평면도이며, 도 23은, 도 22의 XXIII-XXIII선에서 취한 단면도이다. 또한, 도 24는, 도 22의 XXIV-XXIV에서 취한 단면도이다. 칩 다이오드(B1)는, p+형의 반도체 기판(B2)(예를 들어 실리콘 기판)과, 반도체 기판(B2)에 형성된 복수의 다이오드 셀(BD1 내지 BD4)과, 이들 복수의 다이오드 셀(BD1 내지 BD4)을 병렬로 접속하는 캐소드 전극(B3) 및 애노드 전극(B4)을 포함한다. 반도체 기판(B2)은, 한 쌍의 주면(B2a, B2b)과, 그 한 쌍의 주면(B2a, B2b)과 직교하는 복수의 측면(B2c)을 포함하고, 상기 한 쌍의 주면(B2a, B2b) 중 한쪽(주면(B2a))이 소자 형성면으로 되어 있다. 이하, 이 주면(B2a)을 「소자 형성면(B2a)」이라 한다. 소자 형성면(B2a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 칩 다이오드(B1)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(B2a)의 양단부에, 캐소드 전극(B3)의 외부 접속 전극(B3B)과, 애노드 전극(B4)의 외부 접속 전극(B4B)이 배치되어 있다. 이들 외부 접속 전극(B3B, B4B)의 사이의 소자 형성면(B2a)에, 다이오드 셀 영역(B7)이 설치되어 있다.
소자 형성면(B2a)의 하나의 짧은 변(이 실시 형태에서는 캐소드측 외부 접속 전극(B3B)에 가까운 짧은 변)에 이어지는 하나의 측면(B2c)에는, 반도체 기판(B2)의 두께 방향으로 연장되어 절결된 오목부(B8)가 형성되어 있다. 오목부(B8)는, 이 실시 형태에서는, 반도체 기판(B2)의 두께 방향의 전역에 걸쳐 연장되어 있다. 오목부(B8)는, 평면에서 보아, 소자 형성면(B2a)의 한 짧은 변으로부터 내측으로 오목해져 있고, 이 실시 형태에서는, 소자 형성면(B2a)의 내측을 향해 좁은 폭이 되는 사다리꼴 형상을 갖고 있다. 물론, 이 평면 형상은 일례이며, 직사각형 형상이어도 되고, 삼각형 형상이어도 되고, 부분 원 형상(예를 들어 원호 형상) 등의 오목 만곡 형상이어도 된다. 오목부(B8)는, 칩 다이오드(B1)의 방향(칩 방향)을 나타낸다. 보다 구체적으로는, 오목부(B8)는, 캐소드측 외부 접속 전극(B3B)의 위치를 나타내는 캐소드 마크를 제공하고 있다. 이에 의해, 칩 다이오드(B1)의 실장시에, 그 외관에 의해 극성을 파악할 수 있는 구조로 되어 있다.
반도체 기판(B2)은, 4개의 측면(B2c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(B9)를 갖고 있다. 이 4개의 코너부(B9)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(B9)는, 소자 형성면(B2a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 칩 다이오드(B1)의 제조 공정이나 실장시의 칩핑을 억제할 수 있는 구조로 되어 있다.
다이오드 셀 영역(B7)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다. 다이오드 셀 영역(B7) 내에, 복수의 다이오드 셀(BD1 내지 BD4)이 배치되어 있다. 복수의 다이오드 셀(BD1 내지 BD4)은, 이 실시 형태에서는 4개 설치되어 있고, 반도체 기판(B2)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다. 도 25는, 캐소드 전극(B3) 및 애노드 전극(B4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(B2)의 표면(소자 형성면(B2a))의 구조를 도시하는 평면도이다. 다이오드 셀(BD1 내지 BD4)의 각 영역 내에는, 각각 p+형의 반도체 기판(B2)의 표층 영역에 n+형 영역(B10)이 형성되어 있다. n+형 영역(B10)은, 개개의 다이오드 셀마다 분리되어 있다. 이에 의해, 다이오드 셀(BD1 내지 BD4)은, 다이오드 셀마다 분리된 pn 접합 영역(B11)을 각각 갖고 있다.
복수의 다이오드 셀(BD1 내지 BD4)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상, 구체적으로는 직사각형 형상으로 형성되어 있고, 각 다이오드 셀의 직사각형 영역 내에, 다각형 형상의 n+형 영역(B10)이 형성되어 있다. 이 실시 형태에서는, n+형 영역(B10)은, 정팔각형으로 형성되어 있고, 다이오드 셀(BD1 내지 BD4)의 직사각형 영역을 형성하는 4변을 각각 따르는 4개의 변과, 다이오드 셀(BD1 내지 BD4)의 직사각형 영역의 4개의 코너부에 각각 대향하는 다른 4개의 변을 갖고 있다.
도 23 및 도 24에 나타내고 있는 바와 같이, 반도체 기판(B2)의 소자 형성면(B2a)에는, 산화막 등을 포함하는 절연막(B15)(도 22에서는 도시 생략)이 형성되어 있다. 절연막(B15)에는, 다이오드 셀(BD1 내지 BD4) 각각의 n+형 영역(B10)의 표면을 노출시키는 콘택트 구멍(B16)(캐소드 콘택트 구멍)과, 소자 형성면(B2a)을 노출시키는 콘택트 구멍(B17)(애노드 콘택트 구멍)이 형성되어 있다. 절연막(B15)의 표면에는, 캐소드 전극(B3) 및 애노드 전극(B4)이 형성되어 있다. 캐소드 전극(B3)은, 절연막(B15)의 표면에 형성된 캐소드 전극막(B3A)과, 캐소드 전극막(B3A)에 접합된 외부 접속 전극(B3B)을 포함한다. 캐소드 전극막(B3A)은, 복수의 다이오드 셀(BD1, BD3)에 접속된 인출 전극(BL1)과, 복수의 다이오드(BD2, BD4)에 접속된 인출 전극(BL2)과, 인출 전극(BL1, BL2)(캐소드 인출 전극)과 일체적으로 형성된 캐소드 패드(B5)를 갖고 있다. 캐소드 패드(B5)는, 소자 형성면(B2a)의 일단부에 직사각형으로 형성되어 있다. 이 캐소드 패드(B5)에 외부 접속 전극(B3B)이 접속되어 있다. 이와 같이 하여, 외부 접속 전극(B3B)은, 인출 전극(BL1, BL2)에 공통으로 접속되어 있다. 캐소드 패드(B5) 및 외부 접속 전극(B3B)은, 캐소드 전극(B3)의 외부 접속부(캐소드 외부 접속부)를 구성하고 있다.
애노드 전극(B4)은, 절연막(B15)의 표면에 형성된 애노드 전극막(B4A)과, 애노드 전극막(B4A)에 접합된 외부 접속 전극(B4B)을 포함한다. 애노드 전극막(B4A)은, p+형 반도체 기판(B2)에 접속되어 있고, 소자 형성면(B2a)의 일단부 부근에 애노드 패드(B6)를 갖고 있다. 애노드 패드(B6)는, 애노드 전극막(B4A)에 있어서 소자 형성면(B2a)의 일단부에 배치된 영역을 포함한다. 이 애노드 패드(B6)에 외부 접속 전극(B4B)이 접속되어 있다. 애노드 패드(B6) 및 외부 접속 전극(B4B)은, 애노드 전극(B4)의 외부 접속부(애노드 외부 접속부)를 구성하고 있다. 애노드 전극막(B4A)에 있어서, 애노드 패드(B6) 이외의 영역은, 애노드 콘택트 구멍(B17)으로부터 인출된 애노드 인출 전극이다.
인출 전극(BL1)은, 절연막(B15)의 표면으로부터 다이오드 셀(BD1, BD3)의 콘택트 구멍(B16) 내에 인입하여, 각 콘택트 구멍(B16) 내에서 다이오드 셀(BD1, BD3)의 각 n+형 영역(B10)에 오믹 접촉하고 있다. 인출 전극(BL1)에 있어서, 콘택트 구멍(B16) 내에서 다이오드 셀(BD1, BD3)에 접속되어 있는 부분은, 셀 접속부(BC1, BC3)를 구성하고 있다. 마찬가지로, 인출 전극(BL2)은, 절연막(B15)의 표면으로부터 다이오드 셀(BD2, BD4)의 콘택트 구멍(B16) 내에 인입하여, 각 콘택트 구멍(B16) 내에서 다이오드 셀(BD2, BD4)의 각 n+형 영역(B10)에 오믹 접촉하고 있다. 인출 전극(BL2)에 있어서, 콘택트 구멍(B16) 내에서 다이오드 셀(BD2, BD4)에 접속되어 있는 부분은, 셀 접속부(BC2, BC4)를 구성하고 있다. 애노드 전극막(B4A)은, 절연막(B15)의 표면으로부터 콘택트 구멍(B17)의 내측으로 연장되어 있고, 콘택트 구멍(B17) 내에서 p+형의 반도체 기판(B2)에 오믹 접촉하고 있다. 캐소드 전극막(B3A) 및 애노드 전극막(B4A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다.
전극막으로서는, 이 실시 형태에서는, AlSi막을 사용하고 있다. AlSi막을 사용하면, 반도체 기판(B2)의 표면에 p+형 영역을 형성하지 않고, 애노드 전극막(B4A)을 p+형의 반도체 기판(B2)에 오믹 접촉시킬 수 있다. 즉, 애노드 전극막(B4A)을 p+형의 반도체 기판(B2)에 직접 접촉시켜서 오믹 접합을 형성할 수 있다. 따라서, p+형 영역을 형성하기 위한 공정을 생략할 수 있다.
캐소드 전극막(B3A)과 애노드 전극막(B4A)의 사이는, 슬릿(B18)에 의해 분리되어 있다. 인출 전극(BL1)은, 다이오드 셀(BD1)로부터 다이오드 셀(BD3)을 지나 캐소드 패드(B5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(BL2)은, 다이오드 셀(BD2)로부터 다이오드 셀(BD4)을 지나 캐소드 패드(B5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(BL1, BL2)은, n+형 영역(B10)으로부터 캐소드 패드(B5)까지 사이의 도처에서 균일한 폭(W1, W2)을 각각 갖고 있으며, 그러한 폭(W1, W2)은, 셀 접속부(BC1, BC2, BC3, BC4)의 폭보다 넓다. 셀 접속부(BC1 내지 BC4)의 폭은, 인출 전극(BL1, BL2)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(BL1, BL2)의 선단부는, n+형 영역(B10)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(BL1, BL2)의 기단부는, 캐소드 패드(B5)에 접속되어 있다. 슬릿(B18)은, 인출 전극(BL1, BL2)을 테 두르는 것처럼 형성되어 있다. 한편, 애노드 전극막(B4A)은, 거의 일정한 폭의 슬릿(B18)에 대응한 간격을 두고, 캐소드 전극막(B3A)을 둘러싸도록 절연막(B15)의 표면에 형성되어 있다. 애노드 전극막(B4A)은, 소자 형성면(B2a)의 길이 방향을 따라 연장되는 빗살 모양 부분과, 직사각형 영역을 포함하는 애노드 패드(B6)를 일체적으로 갖고 있다.
캐소드 전극막(B3A) 및 애노드 전극막(B4A)은, 예를 들어 질화막을 포함하는 패시베이션막(B20)(도 22에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(B20)의 위에는 폴리이미드 등의 수지막(B21)이 형성되어 있다. 패시베이션막(B20) 및 수지막(B21)을 관통하도록, 캐소드 패드(B5)를 노출시키는 패드 개구(B22)와, 애노드 패드(B6)를 노출시키는 패드 개구(B23)가 형성되어 있다. 패드 개구(B22, B23)에 외부 접속 전극(B3B, B4B)이 각각 매립되어 있다. 패시베이션막(B20) 및 수지막(B21)은, 보호막을 구성하고 있어, 인출 전극(BL1, BL2) 및 pn 접합 영역(B11)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 칩 다이오드(B1)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(B3B, B4B)은, 수지막(B21)의 표면보다 낮은 위치(반도체 기판(B2)에 가까운 위치)에 표면을 가져도 되고, 수지막(B21)의 표면으로부터 돌출되어 있어, 수지막(B21)보다 높은 위치(반도체 기판(B2)으로부터 먼 위치)에 표면을 가져도 된다. 도 23에는, 외부 접속 전극(B3B, B4B)이 수지막(B21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(B3B, B4B)은, 예를 들어 전극막(B3A, B4A)에 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
각 다이오드 셀(BD1 내지 BD4)에서는, p형의 반도체 기판(B2)과 n+형 영역(B10)의 사이에 pn 접합 영역(B11)이 형성되어 있고, 따라서, 각각 pn 접합 다이오드가 형성되어 있다. 그리고, 복수의 다이오드 셀(BD1 내지 BD4)의 n+형 영역(B10)이 캐소드 전극(B3)에 공통으로 접속되고, 다이오드 셀(BD1 내지 BD4)의 공통의 p형 영역인 p+형의 반도체 기판(B2)이 애노드 전극(B4)에 공통으로 접속되어 있다. 이에 의해, 반도체 기판(B2) 위에 형성된 복수의 다이오드 셀(BD1 내지 BD4)은 모두 병렬로 접속되어 있다.
도 26은, 칩 다이오드(B1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 다이오드 셀(BD1 내지 BD4)에 의해 각각 구성되는 pn 접합 다이오드는, 캐소드측이 캐소드 전극(B3)에 의해 공통 접속되고, 애노드측이 애노드 전극(B4)에 의해 공통 접속됨으로써, 모두 병렬로 접속되어 있고, 이에 의해, 전체적으로 1개의 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 칩 다이오드(B1)는 복수의 다이오드 셀(BD1 내지 BD4)을 갖고 있으며, 각 다이오드 셀(BD1 내지 BD4)이 pn 접합 영역(B11)을 갖고 있다. pn 접합 영역(B11)은, 다이오드 셀(BD1 내지 BD4)마다 분리되어 있다. 그로 인해, 칩 다이오드(B1)는, pn 접합 영역(B11)의 주위 길이, 즉, 반도체 기판(B2)에서의 n+형 영역(B10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(B11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, ESD 내량의 향상을 도모할 수 있다. 즉, 칩 다이오드(B1)를 소형으로 형성하는 경우에도, pn 접합 영역(B11)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(B1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
도 27은, 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다. 이 실험 결과로부터, pn 접합 영역의 주위 길이가 길어질수록, ESD 내량이 커지는 것을 알 수 있다. 4개 이상의 다이오드 셀을 반도체 기판 위에 형성한 경우에, 8kV를 초과하는 ESD 내량을 실현할 수 있었다.
또한, 이 실시 형태에서는, 인출 전극(BL1, BL2)의 폭(W1, W2)이, 셀 접속부(BC1 내지 BC4)로부터 캐소드 패드(B5)까지의 사이의 도처에서, 셀 접속부(BC1 내지 BC4)의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 제공할 수 있다.
또한, 이 실시 형태에서는, 캐소드 패드(B5)를 향한 직선 위에 배열한 복수의 다이오드 셀(BD1, BD3; BD2, BD4)이 직선 형상의 공통의 인출 전극(BL1, BL2)에 의해, 캐소드 패드(B5)에 접속되어 있다. 이에 의해, 다이오드 셀(BD1 내지 BD4)로부터 캐소드 패드(B5)까지의 인출 전극의 길이를 최소로 할 수 있으므로, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 복수의 다이오드 셀(BD1, BD3; BD2, BD4)에서 하나의 인출 전극(BL1; BL2)을 공유할 수 있기 때문에, 다수의 다이오드 셀(BD1 내지 BD4)을 형성하여 다이오드 접합 영역(pn 접합 영역(B11))의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판(2) 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 신뢰성을 한층 향상시킬 수 있다.
또한, 인출 전극(BL1, BL2)의 단부가 n+형 영역(B10)의 형상(다각형)으로 정합하도록 부분 다각형 형상으로 되어 있으므로, 인출 전극(BL1, BL2)의 점유 면적을 작게 하면서, n+형 영역(B10)과 접속할 수 있다. 또한, 반도체 기판(B2)의 한쪽의 표면인 소자 형성면(B2a)에 캐소드측 및 애노드측의 외부 접속 전극(B3B, B4B)이 모두 형성되어 있다. 따라서, 도 28에 도시한 바와 같이, 소자 형성면(B2a)을 실장 기판(B25)에 대향시켜서, 외부 접속 전극(B3B, B4B)을 땜납(B26)에 의해 실장 기판(B25) 위에 접합함으로써, 칩 다이오드(B1)를 실장 기판(B25) 위에 표면 실장한 회로 어셈블리를 구성할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드(B1)를 제공할 수 있고, 소자 형성면(B2a)을 실장 기판(B25)의 실장면에 대향시킨 페이스 다운 접합에 의해, 와이어리스 본딩에 의해 칩 다이오드(B1)를 실장 기판(B25)에 접속할 수 있다. 이에 의해, 실장 기판(B25) 위에서의 칩 다이오드(B1)의 점유 공간을 작게 할 수 있다. 특히, 실장 기판(B25) 위에서의 칩 다이오드(B1)의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(B2) 위에 절연막(B15)이 형성되어 있고, 그 절연막(B15)에 형성된 콘택트 구멍(B16)을 통해 다이오드 셀(BD1 내지 BD4)에 인출 전극(BL1, BL2)의 셀 접속부(BC1 내지 BC4)가 접속되어 있다. 그리고, 콘택트 구멍(B16)의 밖의 영역에서 절연막(B15) 위에 캐소드 패드(B5)가 배치되어 있다. 즉, pn 접합 영역(B11)의 바로 위로부터 이격된 위치에 캐소드 패드(B5)가 설치되어 있다. 또한, 절연막(B15)에 형성된 콘택트 구멍(B17)을 통해 애노드 전극막(B4A)이 반도체 기판(B2)에 접속되어 있고, 콘택트 구멍(B17)의 밖의 영역에서 절연막(B15) 위에 애노드 패드(B6)가 배치되어 있다. 애노드 패드(B6)도 또한, pn 접합 영역(B11)의 바로 위로부터 이격된 위치에 있다. 이에 의해, 칩 다이오드(B1)를 실장 기판(B25)에 실장할 때에, pn 접합 영역(B11)에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역(B11)의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 칩 다이오드를 실현할 수 있다. 또한, 외부 접속 전극(B3B, B4B)을 설치하지 않고, 캐소드 패드(B5) 및 애노드 패드(B6)를 각각 캐소드 외부 접속부 및 애노드 접속부로 하고, 이들 캐소드 패드(B5) 및 애노드 패드(B6)에 본딩 와이어를 접속하는 구성을 취할 수도 있다. 이 경우에도, 와이어 본딩시의 충격에 의해 pn 접합 영역(B11)이 파괴되는 것을 피할 수 있다.
또한, 이 실시 형태에서는, 애노드 전극막(B4A)이 AlSi막을 포함하고 있다. AlSi막은, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있고, 그로 인해, p+형 반도체 기판(B2)과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p+형 반도체 기판(B2)에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(B2)은, 코너부(B9)가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드(B1)의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드(B1)를 제공할 수 있다. 또한, 이 실시 형태에서는, 반도체 기판(B2)의 캐소드측 외부 접속 전극(B3B)에 가까운 짧은 변에 음극 방향을 나타내는 오목부(B8)가 형성되어 있으므로, 반도체 기판(B2)의 이면(소자 형성면(B2a)과는 반대측의 주면)에, 캐소드 마크를 표인할 필요가 없다. 오목부(B8)는, 칩 다이오드(B1)를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드(B1)의 크기가 미소해서 표인이 곤란한 경우에도 오목부(B8)를 형성하여, 캐소드의 방향을 표시할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드(B1)에 대해서도 캐소드 마크를 부여할 수 있다.
도 29는, 칩 다이오드(B1)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 30a 및 도 30b는, 도 29의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 23에 대응하는 절단면을 나타낸다. 도 31은, 반도체 기판(B2)의 원 기판으로서의 p+형 반도체 웨이퍼(BW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다. 우선, 반도체 기판(B2)의 원 기판으로서의 p+형 반도체 웨이퍼(BW)가 준비된다. 반도체 웨이퍼(BW)의 표면은 소자 형성면(BWa)이며, 반도체 기판(B2)의 소자 형성면(B2a)에 대응하고 있다. 소자 형성면(BWa)에는, 복수의 칩 다이오드(B1)에 대응한 복수의 칩 다이오드 영역(B1a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 칩 다이오드 영역(B1a)의 사이에는, 경계 영역(B80)이 설치되어 있다. 경계 영역(B80)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(BW)에 대하여 필요한 공정을 행한 후에, 경계 영역(B80)을 따라 반도체 웨이퍼(BW)를 분리함으로써, 복수의 칩 다이오드(B1)가 얻어진다.
반도체 웨이퍼(BW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(BW)의 소자 형성면(BWa)에, 열산화막이나 CVD 산화막 등의 절연막(B15)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(BS1), 그 위에 레지스트 마스크가 형성된다(BS2). 이 레지스트 마스크를 사용한 에칭에 의해, n+형 영역(B10)에 대응하는 개구가 절연막(B15)에 형성된다(BS3). 또한, 레지스트 마스크를 박리한 후에, 절연막(B15)에 형성된 개구로부터 노출되는 반도체 웨이퍼(BW)의 표층부에 n형 불순물이 도입된다(BS4). n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 되고, n형 불순물 이온(예를 들어 인 이온)의 주입에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(BW)를 확산로 내에 반입하여, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(B15)의 개구 내에서 노출되는 반도체 웨이퍼(BW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(B15)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(BS5), 반도체 웨이퍼(BW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(BS6). 이에 의해, 반도체 웨이퍼(BW)의 표층부에 n+형 영역(B10)이 형성된다.
계속해서, 콘택트 구멍(B16, B17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(B15)의 위에 형성된다(BS7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(B15)에 콘택트 구멍(B16, B17)이 형성된다(BS8), 그 후, 레지스트 마스크가 박리된다. 계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(B3) 및 애노드 전극(B4)을 구성하는 전극막이 절연막(B15) 위에 형성된다(BS9). 이 실시 형태에서는, AlSi를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(B18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(BS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(B18)이 형성된다(BS11). 슬릿(B18)의 폭은, 3㎛ 정도이어도 된다. 이에 의해, 상기 전극막이, 캐소드 전극막(B3A) 및 애노드 전극막(B4A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(B20)이 형성되고(BS12), 또한 폴리이미드 등을 도포함으로써 수지막(B21)이 형성된다(BS13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(B23, B24)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝BS14). 이에 의해, 패드 개구(B23, B24)에 대응한 개구를 갖는 수지막(B21)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(BS15). 그리고, 수지막(B21)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(B20)에 패드 개구(B22, B23)가 형성된다(BS16). 그 후, 패드 개구(B22, B23) 내에 외부 접속 전극(B3B, B4B)이 형성된다(BS17). 외부 접속 전극(B3B, B4B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(B80)(도 31 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(B83)(도 30a 참조)가 형성된다(BS18). 이 레지스트 마스크(B83)를 통해 플라즈마 에칭이 행해지고, 그에 의해 도 30a에 도시한 바와 같이, 반도체 웨이퍼(BW)가 그 소자 형성면(BWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(B80)을 따라 절단용의 홈(B81)이 형성된다(BS19). 레지스트 마스크(B83)가 박리된 후, 도 30b에 도시한 바와 같이, 반도체 웨이퍼(BW)가 이면(BWb)으로부터, 홈(B81)의 저부에 도달할 때까지 연삭된다(BS20). 이에 의해, 복수의 칩 다이오드 영역(B1a)이 개편화되어, 상술한 구조의 칩 다이오드(B1)를 얻을 수 있다.
경계 영역(B80)에 홈(B81)을 형성하기 위한 레지스트 마스크(B83)는, 도 31에 도시한 바와 같이, 칩 다이오드 영역(B1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(B1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(B84)를 갖고 있다. 라운드 형상부(B84)는, 칩 다이오드 영역(B1a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 또한, 경계 영역(B80)에 홈(B81)을 형성하기 위한 레지스트 마스크(B83)는, 칩 다이오드 영역(B1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(B1a)의 내측을 향해 오목한 오목부(B85)를 갖고 있다. 따라서, 이 레지스트 마스크(B83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(B81)을 형성하면, 홈(B81)은, 칩 다이오드 영역(B1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(B1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖고, 칩 다이오드 영역(B1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(B1a)의 내측을 향해 오목해진 오목부를 갖게 된다. 따라서, 칩 다이오드 영역(B1a)을 반도체 웨이퍼(BW)로부터 잘라내기 위한 홈(B81)을 형성하는 공정에서, 동시에, 칩 다이오드(B1)의 네 코너의 코너부(B9)를 라운드 형상으로 정형할 수 있고, 또한 하나의 짧은 변(캐소드측의 짧은 변)에 캐소드 마크로서의 오목부(B8)를 형성할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(B9)를 라운드 형상으로 가공할 수 있고, 또한 캐소드 마크로서의 오목부(B8)를 형성할 수 있다.
이 실시 형태에서는, 반도체 기판(B2)이 p형 반도체를 포함하고 있으므로, 반도체 기판(B2) 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는 저항률의 면내 편차가 크므로, n형 반도체 웨이퍼를 사용할 때에는, 그 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이것은, n형 불순물의 편석 계수가 작기 때문에, 반도체 웨이퍼의 모체가 되는 잉곳(예를 들어 실리콘 잉곳)을 형성할 때에, 웨이퍼의 중심부와 주연부에서 저항률의 차가 커지기 때문이다. 이에 반해, p형 불순물의 편석 계수는 비교적 크므로, p형 반도체 웨이퍼는 저항률의 면내 편차가 적다. 따라서, p형 반도체 웨이퍼를 사용함으로써, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p+형 반도체 기판(2)을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
도 32a 및 도 32b는, AlSi 전극막과 p+형 반도체 기판의 오믹 접촉을 설명하기 위한 도면이다. 도 32a는, p+형 실리콘 기판 위에 AlSi막을 형성했을 때의, p+형 실리콘 기판과 AlSi막의 사이에서의 전압 대 전류 특성을 나타낸다. 인가 전압에 대하여 전류가 비례하고 있어, 양호한 오믹 접촉이 형성되어 있는 것을 알 수 있다. 도 32b에는, 비교를 위해서, p+형 실리콘 기판 위에 형성하는 전극막을, Ti막, TiN막 및 AlCu막을 기판 표면으로부터 순서대로 적층한 적층막으로 구성했을 경우에 있어서의 마찬가지의 특성을 곡선(B90)으로 나타낸다. 전압 대 전류 특성이 리니어한 특성으로 되어 있지 않아, 오믹 접촉을 얻을 수 없음을 알 수 있다. 한편, p+형 실리콘 기판의 표면에, 보다 고농도로 p형 불순물을 도입한 고농도 영역을 형성하고, 그 고농도 영역에 대하여 Ti막, TiN막 및 AlCu막을 기판 표면으로부터 순서대로 적층한 적층막을 포함하는 전극막을 접촉시킨 경우의 전압 대 전류 특성을 곡선(B91)으로 나타낸다. 이 경우에는, 전압 대 전류 특성이 리니어한 특성으로 되어 있어, 양호한 오믹 접촉이 얻어지고 있음을 알 수 있다. 이러한 점에서, 전극막으로서 AlSi막을 사용함으로써, p+형 반도체 기판에 고농도 영역을 형성하지 않고, p+형 반도체 기판에 오믹 접촉하는 캐소드 전극막 및 애노드 전극막을 형성할 수 있고, 그에 의해, 제조 공정을 간단하게 할 수 있음을 알 수 있다.
도 33은, 칩 다이오드(B1)의 제너 전압(Vz)의 조정에 관한 특징을 설명하기 위한 도면이다. 즉, 칩 다이오드(B1)를 제너 다이오드로서 구성하는 경우의 제너 전압 조정에 대한 특징이 나타나 있다. 보다 구체적으로 설명하면 n+형 영역(B10)을 형성하기 위해서 n형 불순물(예를 들어 인)을 반도체 기판(B2)의 표층부에 도입한 후, 그 도입된 불순물을 활성화하기 위한 열처리(드라이브)가 행해진다. 이 열처리의 온도 및 시간에 따라 제너 전압이 변화한다. 구체적으로는, 열처리 시에 반도체 기판(B2)에 가해지는 열량이 많을수록, 제너 전압이 높아지는 경향이 있다. 이 경향을 이용하여 제너 전압을 조정할 수 있다. 도 33으로부터 이해되는 바와 같이, 제너 전압은, 불순물의 도우즈량보다, 열처리 시의 열량에 크게 의존하고 있다.
도 34는, 제너 전압(Vz)의 조정에 관한 다른 특징을 설명하기 위한 도면이다. 구체적으로는, 반도체 기판(B2)에 도입된 n형 불순물을 활성화하기 위한 열처리 시의 온도에 대한 제너 전압의 변화가 나타나 있고, 곡선(B93)은 저항률이 비교적 낮은(예를 들어 5mΩ) 반도체 기판을 사용한 경우의 제너 전압을 나타내고, 곡선(B94)은 저항률이 비교적 높은(예를 들어 15 내지 18mΩ) 반도체 기판을 사용한 경우의 제너 전압을 나타내고 있다. 곡선(B93, B94)의 비교로부터, 제너 전압이 반도체 기판의 저항률에 의존하는 것을 알 수 있다. 따라서, 목적으로 하는 제너 전압에 따라서 적절한 저항률의 반도체 기판을 적용함으로써, 제너 전압을 설계값에 맞출 수 있다.
도 35는, 제3 발명의 제2 실시 형태에 따른 칩 다이오드(B30)의 도해적인 평면도이다. 칩 다이오드(B30)의 외관 및 전극의 배치는, 상술한 제1 실시 형태와 거의 마찬가지이며, 도 21 및 도 22에 나타나 있는 바와 같다. 도 35에는, 상술한 도 25와 마찬가지로, 반도체 기판(B2)의 소자 형성면(B2a)에 나타나 있는 구성이 나타나 있다. 도 36은, 도 35의 선 XXXVI-XXXVI에서 취한 단면도이며, 도 37은, 도 35의 선 XXXVII-XXXVII에서 취한 단면도이다. 도 35 내지 도 37에서, 상술한 제1 실시 형태에서의 각 부에 대응하는 부분에는 동일한 참조 부호를 붙여서 나타낸다. 또한, 도 21 및 도 22를 아울러 참조한다.
이 실시 형태에서는, 반도체 기판(B2)의 표층 영역에는, n+형 영역(B10)으로부터 소정의 간격을 두고 분리된 상태에서 p+형 영역(B12)이 형성되어 있다. p+형 영역(B12)은, 다이오드 셀 영역(B7) 내에서, n+형 영역(B10)을 피한 패턴으로 형성되어 있다. 캐소드 전극막(B3A) 및 애노드 전극막(B4A)에는, 이 실시 형태에서는, 예를 들어 Ti막을 하층으로 하고 Al막을 상층으로 한 Ti/Al 적층막이나, 기판(B2)측부터 순서대로 Ti막(예를 들어 두께 300 내지 400Å), TiN막(예를 들어 두께 1000Å 정도) 및 AlCu막(예를 들어 두께 30000Å 정도)을 적층한 Ti/TiN/Al 적층막 등과 같이 AlSi막 이외의 전극막이 적용되어 있다. 애노드 전극막(B4A)은, 절연막(B15)의 표면으로부터 콘택트 구멍(B17)의 내측으로 연장되어 있어, 콘택트 구멍(B17) 내에서, p+형 영역(B12)에 오믹 접촉하고 있다. 제1 실시 형태에서 참조한 도 32b(곡선(B91))로부터 이해되는 바와 같이, 이와 같은 구성에서도, 애노드 전극막(B4A)과 p+형 영역(B12) 사이에서 오믹 접촉을 형성할 수 있어, 애노드 전극막(B4A)과 반도체 기판(B2)을 전기적으로 접속할 수 있다.
도 38은, 칩 다이오드(B30)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 39a 내지 39d는, 도 38의 제조 공정 도중의 구성을 도시하는 단면도이다. 도 38에서, 상술한 도 29에 나타낸 각 공정과 마찬가지의 공정에는 동일 참조 부호를 붙이고, 중복하는 설명을 생략한다. 우선, p+형 반도체 웨이퍼(BW)의 소자 형성면(BWa)에, 열산화막이나 CVD 산화막 등의 절연막(B15)(예를 들어 8000Å의 두께)이 형성되고(BS1), 그 위에 레지스트 마스크가 형성된다(BS2). 이 레지스트 마스크를 사용한 에칭에 의해, 도 39a에 도시한 바와 같이, n+형 영역(B10) 및 p+형 영역(B12)에 대응하는 개구(B65, B66)가 절연막(B15)에 형성된다(BS31). 또한, 레지스트 마스크를 박리한 후에, 필요에 따라, 이온 주입에 의한 대미지 억제를 위한 산화막(예를 들어 TEOS막(테트라에톡시실란과 산소의 반응으로 성막되는 실리콘 산화막))이 전체 면에 형성된다(BS32). 계속해서, 다른 레지스트 마스크(B67)가 형성된다(BS33). 이 레지스트 마스크(B67)는, n+형 영역(B10)에 대응하는 개구를 갖고, p+형 영역(B12)을 형성해야 할 영역을 덮고 있다. 이 레지스트 마스크(B67)를 통해 n형 불순물 이온(예를 들어 인 이온)이 반도체 웨이퍼(BW)에 주입된다(BS34). 이어서, 그 레지스트 마스크(B67)를 박리하고, 도 39b에 도시한 바와 같이, 다른 레지스트 마스크(B68)가 형성된다(BS35). 이 레지스트 마스크(B68)는, p+형 영역(B12)에 대응하는 개구를 갖고, n+형 영역(B10)을 형성해야 할 영역을 덮고 있다. 이 레지스트 마스크(B68)를 통해 p형 불순물 이온(예를 들어 붕소 이온)이 반도체 웨이퍼(BW)에 주입된다(BS36). 이어서, 그 레지스트 마스크(B68)를 박리하고, 도 39c에 도시한 바와 같이, 반도체 웨이퍼(BW)의 전체 면을 덮는 CVD 산화막(B69)이 형성된다(BS37). CVD 산화막(B69)의 두께는, 600Å 이상이 바람직하고, 1200Å 이상이 더욱 바람직하다. CVD 산화막(B69)은, 절연막(B15)을 후막화하여 당해 절연막(B15)과 일부가 되고, 또한, 절연막(B15)의 개구(B65, B66)에서는, 반도체 웨이퍼(BW)의 소자 형성면(BWa)을 덮는다. 이 상태에서, 반도체 웨이퍼(BW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(BS6). 이에 의해, 반도체 웨이퍼(BW)에 주입된 n형 불순물 이온 및 p형 불순물 이온이 각각 활성화되어, n+형 영역(B10) 및 p+형 영역(B12)이 형성된다. 계속해서, 도 39d에 도시한 바와 같이, 콘택트 구멍(B16, B17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크(B70)가 절연막(B15)의 위에 형성된다(BS7). 이 레지스트 마스크(B70)를 통한 에칭에 의해, 절연막(B15)에 콘택트 구멍(B16, B17)이 형성된다(BS8), 그 후, 레지스트 마스크(B70)가 박리된다(BS9).
계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(B3) 및 애노드 전극(B4)을 구성하는 전극막이 절연막(B15) 위에 형성된다(BS40). 이 실시 형태에서는, Ti막, TiN막 및 AlCu막이 순서대로 스퍼터링되어, 그것들의 적층막을 포함하는 전극막이 형성된다. 그리고, 이 전극막 위에, 슬릿(B18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(BS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(B18)이 형성된다(BS11). 이에 의해, 상기 전극막이 캐소드 전극막(B3A) 및 애노드 전극막(B4A)으로 분리된다.
그 후의 공정은, 상술한 제1 실시 형태와 마찬가지이다. 이 제조 공정에서는, 반도체 웨이퍼(BW)에 도입한 불순물을 활성화하기 위한 열처리(드라이브) 전에 웨이퍼 전체 면이 CVD 산화막(B69)으로 덮인다. 이에 의해, n+형 불순물인 인이 분위기 중에 확산되어 p+형 영역(B12)으로 인입하는 것을 방지할 수 있다. 그에 의해, p+형 영역(B12)과 애노드 전극막(B4A)의 사이의 오믹 접촉이 n형 불순물에 의해 저해되는 것을 피할 수 있으므로, 그들 사이에서 양호한 오믹 접촉을 얻을 수 있다. 이에 의해, 우수한 특성의 칩 다이오드(B30)를 제공할 수 있다.
도 40은, CVD 산화막(B69)을 형성함으로 인한 효과를 설명하기 위한 도면이며, p+형 반도체 기판(B2)과 애노드 전극막(B4A)의 사이에서의 전압 대 전류 특성을 나타낸다. 곡선(B100)은, CVD 산화막(B69)을 형성하지 않았을 경우의 특성이며, 전압 변화에 대한 전류의 변화가 둔하여, 양호한 오믹 접촉이 얻어지지 않았음을 알 수 있다. 이것은, 불순물을 활성화하기 위한 열처리에 있어서, n+형 불순물인 인이 분위기 중에 확산되어 p+형 영역(B12)에 인입하여, p+형 영역(B12)과 애노드 전극막(B4A)의 사이의 오믹 접촉이 n형 불순물에 의해 저해된 것이 원인이라고 생각된다. 곡선(B101, B102, B103)은, 각각 CVD 산화막(B69)의 막 두께를 600Å, 1200Å 및 4800Å으로 했을 경우의 특성을 나타낸다. 곡선(B100)과 곡선(B101, B102, B103)의 비교로부터, 불순물을 활성화하기 위한 열처리 전에 CVD 산화막(B69)을 설치함으로써, 전압 대 전류 특성을 현저하게 개선할 수 있음을 알 수 있다. 특히, CVD 산화막(B69)의 막 두께를 1200Å 이상으로 했을 때에는, 전압 변화에 대하여 리니어리티가 높은 전류 변동이 얻어져, 양호한 오믹 접촉을 실현할 수 있음을 알 수 있다.
도 41은, 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(B201)은, 편평한 직육면체 형상의 하우징(B202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(B202)은, 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있고, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(B202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(B203)의 표시면이 노출되어 있다. 표시 패널(B203)의 표시면은, 터치 패널을 구성하고 있고, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(B203)은, 하우징(B202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(B203)의 하나의 짧은 변을 따르도록, 조작 버튼(B204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(B204)이 표시 패널(B203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(B204) 및 터치 패널을 조작함으로써, 스마트폰(B201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(B203)의 다른 하나의 짧은 변의 근방에는, 스피커(B205)가 배치되어 있다. 스피커(B205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(B204)의 가까이에는, 하우징(B202)의 하나의 측면에 마이크로폰(B206)이 배치되어 있다. 마이크로폰(B206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 42는, 하우징(B202)의 내부에 수용된 전자 회로 어셈블리(B210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(B210)는, 배선 기판(B211)과, 배선 기판(B211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(B212-B220)와 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(B212), 원 세그 TV 수신 IC(B213), GPS 수신 IC(B214), FM 튜너 IC(B215), 전원 IC(B216), 플래시 메모리(B217), 마이크로컴퓨터(B218), 전원 IC(B219) 및 기저 대역 IC(B220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(B221, B225, B235), 칩 저항기(B222, B224, B233), 칩 캐패시터(B227, B230, B234) 및 칩 다이오드(B228, B231)를 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(B211)의 실장면 위에 실장되어 있다. 칩 다이오드(B228, B231)에는, 상술한 어느 하나의 실시 형태에 따른 칩 다이오드를 적용할 수 있다.
전송 처리 IC(B212)는, 표시 패널(B203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(B203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(B203)과의 접속을 위해서, 전송 처리 IC(B212)에는, 플렉시블 배선(B209)이 접속되어 있다. 원 세그 TV 수신 IC(B213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(B213)의 근방에는, 복수의 칩 인덕터(B221)와, 복수의 칩 저항기(B222)가 배치되어 있다. 원 세그 TV 수신 IC(B213), 칩 인덕터(B221) 및 칩 저항기(B222)는, 원 세그 방송 수신 회로(B223)를 구성하고 있다. 칩 인덕터(B221) 및 칩 저항기(B222)는, 정확에 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(B223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(B214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(B201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. FM 튜너 IC(B215)는, 그 근방에서 배선 기판(B211)에 실장된 복수의 칩 저항기(B224) 및 복수의 칩 인덕터(B225)와 함께, FM 방송 수신 회로(B226)를 구성하고 있다. 칩 저항기(B224) 및 칩 인덕터(B225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(B226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(B216)의 근방에는, 복수의 칩 캐패시터(B227) 및 복수의 칩 다이오드(B228)가 배선 기판(B211)의 실장면에 실장되어 있다. 전원 IC(B216)는, 칩 캐패시터(B227) 및 칩 다이오드(B228)와 함께 전원 회로(B229)를 구성하고 있다. 플래시 메모리(B217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(B201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다.
마이크로컴퓨터(B218)는, CPU, ROM 및 RAM을 내장하고 있어, 각종 연산 처리를 실행함으로써, 스마트폰(B201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(B218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 전원 IC(B219)의 가까이에는, 복수의 칩 캐패시터(B230) 및 복수의 칩 다이오드(B231)가 배선 기판(B211)의 실장면에 실장되어 있다. 전원 IC(B219)는, 칩 캐패시터(B230) 및 칩 다이오드(B231)와 함께 전원 회로(B232)를 구성하고 있다.
기저 대역 IC(B220)의 가까이에는, 복수의 칩 저항기(B233), 복수의 칩 캐패시터(B234) 및 복수의 칩 인덕터(B235)가, 배선 기판(B211)의 실장면에 실장되어 있다. 기저 대역 IC(B220)는, 칩 저항기(B233), 칩 캐패시터(B234) 및 칩 인덕터(B235)와 함께, 기저 대역 통신 회로(B236)를 구성하고 있다. 기저 대역 통신 회로(B236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(B229, B232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(B212), GPS 수신 IC(B214), 원 세그 방송 수신 회로(B223), FM 방송 수신 회로(B226), 기저 대역 통신 회로(B236), 플래시 메모리(B217) 및 마이크로컴퓨터(B218)에 공급된다. 마이크로컴퓨터(B218)는, 전송 처리 IC(B212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(B212)로부터 표시 패널(B203)에 표시 제어 신호를 출력하여 표시 패널(B203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(B204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(B223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(B203)에 출력하고, 수신된 음성을 스피커(B205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(B218)에 의해 실행된다. 또한, 스마트폰(B201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(B218)는, GPS 수신 IC(B214)가 출력하는 위치 정보를 취득하고, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(B204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(B218)는, FM 방송 수신 회로(B226)를 기동하고, 수신된 음성을 스피커(B205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(B217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(B218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(B218)는, 필요에 따라, 플래시 메모리(B217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(B217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(B236)에 의해 실현된다. 마이크로컴퓨터(B218)는, 기저 대역 통신 회로(B236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다. 이상, 제3 발명의 실시 형태에 대하여 설명했지만, 제3 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 제1 및 제2 실시 형태에서는, 4개의 다이오드 셀이 반도체 기판 위에 형성된 예를 나타냈지만, 반도체 기판 위에 2개 또는 3개의 다이오드 셀이 형성되어 있어도 되고, 4개 이상의 다이오드 셀이 형성되어 있어도 된다.
또한, 상술한 실시 형태에서는, pn 접합 영역이 평면에서 보아 정팔각형으로 형성되어 있는 예를 나타냈지만, 변의 수가 3개 이상의 임의의 다각형 형상으로 pn 접합 영역을 형성해도 되고, 그것들의 평면 형상을 원형이나 타원형으로 할 수도 있다. pn 접합 영역의 형상을 다각형 형상으로 하는 경우에, 그것들은 정다각형 형상일 필요는 없으며, 변의 길이가 2종류 이상의 다각형에 의해 그것들의 영역을 형성해도 된다. 또한, pn 접합 영역은, 동일한 크기로 형성될 필요는 없고, 서로 다른 크기의 접합 영역을 각각 갖는 복수의 다이오드 셀이 반도체 기판 위에 혼재되어 있어도 된다. 또한, 반도체 기판 위에 형성되는 pn 접합 영역의 형상은, 1종일 필요는 없고, 2종 이상의 형상의 pn 접합 영역이 반도체 기판 위에서 혼재되어 있어도 된다.
[4] 제4 발명에 대하여
상기 특허문헌 1(일본 특허 공개 제2002-270858호 공보)의 구성에서는, 애노드 전극이 절연막에 매설되어 있고, 이 애노드 전극의 노출된 상면이, 외부 접속을 위해 사용된다. 구체적으로는, 애노드 전극의 상면에 본딩 와이어를 접합하거나 함으로써, 다이오드 소자의 외부 접속이 달성된다. 그런데, 애노드 전극은, 절연막에 매설되어 있고, 그 바로 아래에 pn 접합이 위치하고 있다. 그로 인해, 외부 접속시에 애노드 전극에 가해지는 물리적인 스트레스가 pn 접합에 전달되어, pn 접합이 파괴되거나, 소자 특성이 변동될 우려가 있다. 따라서, 실장 후에 있어서의 다이오드 소자의 신뢰성이 반드시 좋지는 않다.
제4 발명의 목적은, 신뢰성을 향상시킨 칩 다이오드를 제공하는 것이다. 제4 발명은, 또한, 칩 다이오드를 구비한 회로 어셈블리 및 이러한 회로 어셈블리를 구비한 전자 기기를 제공한다. 제4 발명은, 다음과 같은 특징을 갖고 있다.
C1. p형 반도체 기판과, 상기 p형 반도체 기판에 형성되고, 상기 p형 반도체 기판과의 사이에 pn 접합 영역을 형성하는 n형 확산층과, 상기 p형 반도체 기판의 주면을 덮고, 상기 n형 확산층을 노출시키는 캐소드 콘택트 구멍을 갖는 절연막과, 상기 캐소드 콘택트 구멍을 통해 상기 n형 확산층에 접하고, 상기 캐소드 콘택트 구멍의 밖의 영역의 상기 절연막 위에 인출된 캐소드 인출 전극 및 상기 캐소드 인출 전극에 접속되어 상기 캐소드 콘택트 구멍의 밖의 영역에서 상기 절연막 위에 배치된 캐소드 외부 접속부를 갖는 캐소드 전극과, 상기 p형 반도체 기판에 접속된 애노드 전극을 포함하는, 칩 다이오드.
이 구성에 의하면, p형 반도체 기판 위에 절연막이 형성되어 있고, 그 절연막에 형성된 캐소드 콘택트 구멍을 통해 n형 확산층에 캐소드 인출 전극이 접속되어 있다. 그리고, 캐소드 콘택트 구멍의 밖의 영역에서 절연막 위에 캐소드 외부 접속부가 배치되어 있다. 이에 의해, 캐소드 외부 접속부를 pn 접합 영역의 바로 위를 피하여 배치할 수 있으므로, 칩 다이오드를 실장 기판에 실장하거나, 캐소드 외부 접속부에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수하고, 따라서 신뢰성을 향상시킨 칩 다이오드를 실현할 수 있다.
또한, 이 발명에서는, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는, 저항률의 면내 편차가 크므로, 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이에 반해, p형 반도체 웨이퍼는, 면내 편차가 적으므로, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p형 반도체 기판을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
C2. 상기 캐소드 외부 접속부가, 상기 pn 접합 영역의 바로 위로부터 이격된 위치에 설치되어 있는 「C1.」에 기재된 칩 다이오드. 이 구성에 의하면, pn 접합 영역에 대한 물리적인 스트레스를 확실하게 저감하여, 칩 다이오드의 신뢰성을 향상시킬 수 있다.
C3. 상기 절연막은, 또한, 상기 p형 반도체 기판을 노출시키는 애노드 콘택트 구멍을 갖고 있으며, 상기 애노드 전극은, 상기 애노드 콘택트 구멍을 통해 상기 p형 반도체 기판에 접하고, 상기 애노드 콘택트 구멍의 밖의 영역의 상기 절연막 위에 인출된 애노드 인출 전극 및 상기 애노드 인출 전극에 접속되어 상기 애노드 콘택트 구멍의 밖의 영역에서 상기 절연막 위에 배치된 애노드 외부 접속부를 갖고 있는, 「C1.」 또는 「C2.」에 기재된 칩 다이오드.
이 구성에 의해, 애노드 외부 접속부도 pn 접합 영역의 바로 위를 피하여 배치할 수 있으므로, 칩 다이오드를 실장 기판에 실장하거나, 애노드 외부 접속부에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, 한층 신뢰성을 향상시킨 칩 다이오드를 실현할 수 있다.
C4. 상기 애노드 인출 전극이, AlSi 전극막을 포함하고, 상기 p형 반도체 기판에 상기 AlSi 전극막이 접하고 있는, 「C3.」에 기재된 칩 다이오드. 이 구성에 의하면, 애노드 전극이 p형 반도체 기판에 접하는 AlSi 전극막을 갖고 있다. AlSi는, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있다. 그로 인해, AlSi 전극막은, p형 반도체 기판과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p형 반도체 기판에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
C5. 상기 p형 반도체 기판에 형성되고, 상기 p형 반도체 기판보다 고농도로 p형 불순물을 포함하고, 상기 애노드 콘택트 구멍에 있어서 노출되는 p+형 확산층을 더 포함하고, 상기 애노드 인출 전극이 상기 p형 확산층에 접하고 있는, 「C3.」에 기재된 칩 다이오드. p형 반도체 기판에 접하는 전극막으로서는, AlSi막 이외에도, Ti/Al 적층막, Ti/TiN/AiCu 적층막 그 밖의 전극막 재료를 적용할 수 있다. 이 경우에는, p형 반도체 기판에 당해 p형 반도체 기판보다 고불순물 농도의 p+형 확산층을 형성하고, 이 p+형 확산층에 애노드 인출 전극을 접합하여 오믹 접촉을 형성하는 것이 바람직하다.
C6. 복수의 상기 n형 확산층이 개별로 분리되어 상기 p형 반도체 기판에 형성되고, 각각 개별의 상기 pn 접합 영역을 형성하는 복수의 다이오드 셀을 구성하고 있고, 상기 캐소드 인출 전극이, 상기 복수의 다이오드 셀의 상기 n형 확산층에 각각 접속된 복수의 셀 접속부를 포함하는, 「C1.」 내지 「C5.」 중 어느 한 항에 기재된 칩 다이오드.
이 구성에 의하면, p형 반도체 기판에 복수의 다이오드 셀이 형성되어 있다. 캐소드 인출 전극은, 그것들의 복수의 다이오드 셀의 n형 확산층에 각각 접속된 복수의 셀 접속부를 갖고 있다. 이에 의해, 복수의 다이오드 셀이 캐소드 전극 및 애노드 전극의 사이에 병렬로 접속되어 있다. 이에 의해, ESD 내량의 향상을 도모할 수 있고, 특히, 칩 크기의 소형화와 ESD 내량의 확보를 양립할 수 있다. 보다 구체적으로는, 다이오드 셀마다 분리된 pn 접합 영역이 형성되어 있고, 그것들이 병렬 접속되어 있다. 복수의 다이오드 셀에 각각 개별의 pn 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 pn 접합 영역의 주위의 길이의 합계이다. 보다 구체적으로는, pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 p형 영역과 n형 영역의 경계선의 총 연장이다.
C7. 상기 복수의 다이오드 셀이, 상기 p형 반도체 기판 위에 2차원 배열되어 있는, 「C6.」에 기재된 칩 다이오드. 이 구성에 의해, 복수의 다이오드 셀이 2차원 배열(바람직하게는, 등간격으로 2차원 배열)되어 있음으로써, ESD 내량을 한층 향상시킬 수 있다. 상기 복수의 다이오드 셀의 상기 pn 접합 영역은, 동등한 크기로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 갖는 각 pn 접합 영역은, 다각형의 영역이어도 된다. 이 구성에 의해, 각 다이오드 셀이, 긴 주위 길이의 pn 접합 영역을 가지기 때문에, 전체의 주위 길이를 길게 할 수 있으므로, ESD 내량을 향상시킬 수 있다.
상기 복수의 다이오드 셀은, 동등한 크기(보다 구체적으로는 복수의 다이오드 셀의 pn 접합 영역이 동등한 크기)로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다. 상기 다이오드 셀이, 4개 이상 설치되어 있는 것이 바람직하다. 이 구성에 의해, 4개 이상의 다이오드 셀이 설치됨으로써, 다이오드 접합 영역의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 효율적으로 향상시킬 수 있다.
C8. 상기 p형 반도체 기판이 에피택셜층을 갖고 있지 않은, 「C1.」 내지 「C7.」 중 어느 한 항에 기재된 칩 다이오드. 상술한 바와 같이, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도 안정된 특성을 실현할 수 있다. 따라서, 에피택셜층을 생략함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
C9. 상기 캐소드 전극 및 상기 애노드 전극이 상기 p형 반도체 기판의 한쪽의 주면측에 배치되어 있는, 「C1.」 내지 「C8.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, p형 반도체 기판의 한쪽의 표면에 캐소드 전극 및 애노드 전극이 모두 형성되어 있으므로, 칩 다이오드를 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드를 제공할 수 있다. 이에 의해, 칩 다이오드의 점유 공간을 작게 할 수 있다. 특히, 실장 기판 위에서의 칩 다이오드의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
C10. 상기 캐소드 전극 및 상기 애노드 전극을 노출시키고, 상기 캐소드 인출 전극을 덮도록 상기 p형 반도체 기판의 주면에 형성된 보호막을 더 포함하는, 「C1.」 내지 「C9.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 캐소드 전극 및 애노드 전극을 노출시키면서 캐소드 인출 전극을 가리는 보호막이 형성되어 있으므로, 캐소드 인출 전극 및 pn 접합 영역으로의 수분의 침입을 억제 또는 방지할 수 있다. 게다가, 보호막에 의해, 외력에 대한 내구성을 향상시킬 수 있어, 신뢰성을 한층 향상시킬 수 있다.
C11. 상기 캐소드 인출 전극이 상기 p형 반도체 기판의 한쪽의 주면에 형성되어 있고, 상기 p형 반도체 기판의 상기 한쪽의 주면이, 코너부를 둥글게 한 직사각형 형상을 갖고 있는, 「C1.」 내지 「C10.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 캐소드 인출 전극이 형성되어 있는 측의 반도체 기판의 표면은, 코너부가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드를 제공할 수 있다.
C12. 상기 직사각형 형상의 한 변의 도중부에, 음극 방향을 나타내는 오목부가 형성되어 있는, 「C11.」에 기재된 칩 다이오드. 이 구성에 의하면, 직사각형 형상의 반도체 기판의 한 변에, 음극 방향을 나타내는 오목부가 형성되어 있으므로, 반도체 기판의 표면(예를 들어 보호막의 표면)에, 표인 등에 의해 음극 방향을 나타내는 마크(캐소드 마크)를 형성할 필요가 없다. 상기와 같은 오목부는, 칩 다이오드를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드의 크기가 미소해서, 표인이 곤란한 경우에도 형성할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드에 대해서도 음극 방향을 나타내는 표시를 붙일 수 있다.
C13. 실장 기판과, 상기 실장 기판에 실장된 「C1.」 내지 「C12.」 중 어느 한 항에 기재된 칩 다이오드를 포함하는, 회로 어셈블리. 이 구성에 의해, 실장시의 파괴나 특성 변동을 억제할 수 있고, 따라서 신뢰성이 향상된 칩 다이오드를 사용한 회로 어셈블리를 제공할 수 있다. 따라서, 신뢰성이 높은 회로 어셈블리를 제공할 수 있다.
C14. 상기 칩 다이오드가, 상기 실장 기판에 와이어리스 본딩(페이스 다운 본딩, 플립 칩 본딩)에 의해 접속되어 있는, 「C13.」에 기재된 회로 어셈블리. 이 구성에 의해, 실장 기판 위에서의 칩 다이오드의 점유 공간을 작게 할 수 있기 때문에, 전자 부품의 고밀도 실장에 기여할 수 있다.
C15. 「C13.」 또는 「C14.」에 기재된 회로 어셈블리와, 상기 회로 어셈블리를 수용한 하우징을 포함하는, 전자 기기. 이 구성에 의해, 실장시의 파괴나 특성 변동을 억제할 수 있고, 따라서 신뢰성이 향상된 칩 다이오드를 사용한 회로 어셈블리를 하우징 내에 수용한 전자 기기를 제공할 수 있다. 따라서, 신뢰성이 높은 전자 기기를 제공할 수 있다. 제4 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 43은, 제4 발명의 제1 실시 형태에 따른 칩 다이오드의 사시도이며, 도 44는 그 평면도이며, 도 45는, 도 44의 XLV-XLV선에서 취한 단면도이다. 또한, 도 46은, 도 44의 XLVI-XLVI에서 취한 단면도이다. 칩 다이오드(C1)는, p+형의 반도체 기판(C2)(예를 들어 실리콘 기판)과, 반도체 기판(C2)에 형성된 복수의 다이오드 셀(CD1 내지 CD4)과, 이들의 복수의 다이오드 셀(CD1 내지 CD4)을 병렬로 접속하는 캐소드 전극(C3) 및 애노드 전극(C4)을 포함한다. 반도체 기판(C2)은, 한 쌍의 주면(C2a, C2b)과, 그 한 쌍의 주면(C2a, C2b)과 직교하는 복수의 측면(C2c)을 포함하고, 상기 한 쌍의 주면(C2a, C2b) 중 한쪽(주면(C2a))이 소자 형성면으로 되어 있다. 이하, 이 주면(C2a)을 「소자 형성면(C2a)」이라고 한다. 소자 형성면(C2a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 칩 다이오드(C1)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(C2a)의 양단부에, 캐소드 전극(C3)의 외부 접속 전극(C3B)과, 애노드 전극(C4)의 외부 접속 전극(C4B)이 배치되어 있다. 이들 외부 접속 전극(C3B, C4B)의 사이의 소자 형성면(C2a)에, 다이오드 셀 영역(C7)이 설치되어 있다.
소자 형성면(C2a)의 하나의 짧은 변(이 실시 형태에서는 캐소드측 외부 접속 전극(C3B)에 가까운 짧은 변)에 이어지는 하나의 측면(C2c)에는, 반도체 기판(C2)의 두께 방향으로 연장되어 절결된 오목부(C8)가 형성되어 있다. 오목부(C8)는, 이 실시 형태에서는, 반도체 기판(C2)의 두께 방향의 전역에 걸쳐 연장되어 있다. 오목부(C8)는, 평면에서 보아, 소자 형성면(C2a)의 한 짧은 변으로부터 내측으로 오목해져 있어, 이 실시 형태에서는, 소자 형성면(C2a)의 내측을 향해 좁은 폭으로 되는 사다리꼴 형상을 갖고 있다. 물론, 이 평면 형상은 일례이며, 직사각형 형상이어도 되고, 삼각형 형상이어도 되고, 부분 원 형상(예를 들어 원호 형상) 등의 오목 만곡 형상이어도 된다. 오목부(C8)는, 칩 다이오드(C1)의 방향(칩 방향)을 나타낸다. 보다 구체적으로는, 오목부(C8)는, 캐소드측 외부 접속 전극(C3B)의 위치를 나타내는 캐소드 마크를 제공하고 있다. 이에 의해, 칩 다이오드(C1)의 실장시에, 그 외관에 의해 극성을 파악할 수 있는 구조로 되어 있다.
반도체 기판(C2)은, 4개의 측면(C2c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(C9)를 갖고 있다. 이 4개의 코너부(C9)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(C9)는, 소자 형성면(C2a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 칩 다이오드(C1)의 제조 공정이나 실장시에 있어서의 칩핑을 억제할 수 있는 구조로 되어 있다.
다이오드 셀 영역(C7)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다. 다이오드 셀 영역(C7) 내에, 복수의 다이오드 셀(CD1 내지 CD4)이 배치되어 있다. 복수의 다이오드 셀(CD1 내지 CD4)은, 이 실시 형태에서는 4개 설치되어 있고, 반도체 기판(C2)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다. 도 47은, 캐소드 전극(C3) 및 애노드 전극(C4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(C2)의 표면(소자 형성면(C2a))의 구조를 도시하는 평면도이다. 다이오드 셀(CD1 내지 CD4)의 각 영역 내에는, 각각 p+형의 반도체 기판(C2)의 표층 영역에 n+형 영역(C10)이 형성되어 있다. n+형 영역(C10)은, 개개의 다이오드 셀마다 분리되어 있다. 이에 의해, 다이오드 셀(CD1 내지 CD4)은, 다이오드 셀마다 분리된 pn 접합 영역(C11)을 각각 갖고 있다.
복수의 다이오드 셀(CD1 내지 CD4)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상, 구체적으로는 직사각형 형상으로 형성되어 있고, 각 다이오드 셀의 직사각형 영역 내에, 다각형 형상의 n+형 영역(C10)이 형성되어 있다. 이 실시 형태에서는, n+형 영역(C10)은, 정팔각형으로 형성되어 있고, 다이오드 셀(CD1 내지 CD4)의 직사각형 영역을 형성하는 4변을 각각 따르는 4개의 변과, 다이오드 셀(CD1 내지 CD4)의 직사각형 영역의 4개의 코너부에 각각 대향하는 다른 4개의 변을 갖고 있다.
도 45 및 도 46에 나타내고 있는 바와 같이, 반도체 기판(C2)의 소자 형성면(C2a)에는, 산화막 등을 포함하는 절연막(C15)(도 44에서는 도시 생략)이 형성되어 있다. 절연막(C15)에는, 다이오드 셀(CD1 내지 CD4) 각각의 n+형 영역(C10)의 표면을 노출시키는 콘택트 구멍(C16)(캐소드 콘택트 구멍)과, 소자 형성면(C2a)을 노출시키는 콘택트 구멍(C17)(애노드 콘택트 구멍)이 형성되어 있다. 절연막(C15)의 표면에는, 캐소드 전극(C3) 및 애노드 전극(C4)이 형성되어 있다. 캐소드 전극(C3)은, 절연막(C15)의 표면에 형성된 캐소드 전극막(C3A)과, 캐소드 전극막(C3A)에 접합된 외부 접속 전극(C3B)을 포함한다. 캐소드 전극막(C3A)은, 복수의 다이오드 셀(CD1, CD3)에 접속된 인출 전극(CL1)과, 복수의 다이오드(CD2, CD4)에 접속된 인출 전극(CL2)과, 인출 전극(CL1, CL2)(캐소드 인출 전극)과 일체적으로 형성된 캐소드 패드(C5)를 갖고 있다. 캐소드 패드(C5)는, 소자 형성면(C2a)의 일단부에 직사각형으로 형성되어 있다. 이 캐소드 패드(C5)에 외부 접속 전극(C3B)이 접속되어 있다. 이와 같이 하여, 외부 접속 전극(C3B)은, 인출 전극(CL1, CL2)에 공통으로 접속되어 있다. 캐소드 패드(C5) 및 외부 접속 전극(C3B)은, 캐소드 전극(C3)의 외부 접속부(캐소드 외부 접속부)를 구성하고 있다.
애노드 전극(C4)은, 절연막(C15)의 표면에 형성된 애노드 전극막(C4A)과, 애노드 전극막(C4A)에 접합된 외부 접속 전극(C4B)을 포함한다. 애노드 전극막(C4A)은, p+형 반도체 기판(C2)에 접속되어 있고, 소자 형성면(C2a)의 일단부 부근에 애노드 패드(C6)를 갖고 있다. 애노드 패드(C6)는, 애노드 전극막(C4A)에 있어서 소자 형성면(C2a)의 일단부에 배치된 영역을 포함한다. 이 애노드 패드(C6)에 외부 접속 전극(C4B)이 접속되어 있다. 애노드 패드(C6) 및 외부 접속 전극(C4B)은, 애노드 전극(C4)의 외부 접속부(애노드 외부 접속부)를 구성하고 있다. 애노드 전극막(C4A)에 있어서, 애노드 패드(C6) 이외의 영역은, 애노드 콘택트 구멍(C17)으로부터 인출된 애노드 인출 전극이다.
인출 전극(CL1)은, 절연막(C15)의 표면으로부터 다이오드 셀(CD1, CD3)의 콘택트 구멍(C16) 내에 인입하여, 각 콘택트 구멍(C16) 내에서 다이오드 셀(CD1, CD3)의 각 n+형 영역(C10)에 오믹 접촉하고 있다. 인출 전극(CL1)에 있어서, 콘택트 구멍(C16) 내에서 다이오드 셀(CD1, CD3)에 접속되어 있는 부분은, 셀 접속부(CC1, CC3)를 구성하고 있다. 마찬가지로, 인출 전극(CL2)은, 절연막(C15)의 표면으로부터 다이오드 셀(CD2, CD4)의 콘택트 구멍(C16) 내에 인입하여, 각 콘택트 구멍(C16) 내에서 다이오드 셀(CD2, CD4)의 각 n+형 영역(C10)에 오믹 접촉하고 있다. 인출 전극(CL2)에 있어서, 콘택트 구멍(C16) 내에서 다이오드 셀(CD2, CD4)에 접속되어 있는 부분은, 셀 접속부(CC2, CC4)를 구성하고 있다. 애노드 전극막(C4A)은, 절연막(C15)의 표면으로부터 콘택트 구멍(C17)의 내측으로 연장되어 있고, 콘택트 구멍(C17) 내에서 p+형의 반도체 기판(C2)에 오믹 접촉하고 있다. 캐소드 전극막(C3A) 및 애노드 전극막(C4A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다.
전극막으로서는, 이 실시 형태에서는, AlSi막을 사용하고 있다. AlSi막을 사용하면, 반도체 기판(C2)의 표면에 p+형 영역을 형성하지 않고, 애노드 전극막(C4A)을 p+형의 반도체 기판(C2)에 오믹 접촉시킬 수 있다. 즉, 애노드 전극막(C4A)을 p+형의 반도체 기판(C2)에 직접 접촉시켜서 오믹 접합을 형성할 수 있다. 따라서, p+형 영역을 형성하기 위한 공정을 생략할 수 있다.
캐소드 전극막(C3A)과 애노드 전극막(C4A)의 사이는, 슬릿(C18)에 의해 분리되어 있다. 인출 전극(CL1)은, 다이오드 셀(CD1)로부터 다이오드 셀(CD3)을 지나 캐소드 패드(C5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(CL2)은, 다이오드 셀(CD2)로부터 다이오드 셀(CD4)을 지나 캐소드 패드(C5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(CL1, CL2)은, n+형 영역(C10)으로부터 캐소드 패드(C5)까지 사이의 도처에서 균일한 폭(W1, W2)을 각각 갖고 있으며, 그러한 폭(W1, W2)은, 셀 접속부(CC1, CC2, CC3, CC4)의 폭보다 넓다. 셀 접속부(CC1 내지 CC4)의 폭은, 인출 전극(CL1, CL2)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(CL1, CL2)의 선단부는, n+형 영역(C10)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(CL1, CL2)의 기단부는, 캐소드 패드(C5)에 접속되어 있다. 슬릿(C18)은, 인출 전극(CL1, CL2)을 테 두르는 것처럼 형성되어 있다. 한편, 애노드 전극막(C4A)은, 거의 일정한 폭의 슬릿(C18)에 대응한 간격을 두고, 캐소드 전극막(C3A)을 둘러싸도록, 절연막(C15)의 표면에 형성되어 있다. 애노드 전극막(C4A)은, 소자 형성면(C2a)의 길이 방향을 따라서 연장되는 빗살 모양 부분과, 직사각형 영역을 포함하는 애노드 패드(C6)를 일체적으로 갖고 있다.
캐소드 전극막(C3A) 및 애노드 전극막(C4A)은, 예를 들어 질화막을 포함하는 패시베이션막(C20)(도 44에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(C20)의 위에는 폴리이미드 등의 수지막(C21)이 형성되어 있다. 패시베이션막(C20) 및 수지막(C21)을 관통하도록, 캐소드 패드(C5)를 노출시키는 패드 개구(C22)와, 애노드 패드(C6)를 노출시키는 패드 개구(C23)가 형성되어 있다. 패드 개구(C22, C23)에 외부 접속 전극(C3B, C4B)이 각각 매립되어 있다. 패시베이션막(C20) 및 수지막(C21)은, 보호막을 구성하고 있어, 인출 전극(CL1, CL2) 및 pn 접합 영역(C11)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 칩 다이오드(C1)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(C3B, C4B)은, 수지막(C21)의 표면보다 낮은 위치(반도체 기판(C2)에 가까운 위치)에 표면을 가져도 되고, 수지막(C21)의 표면으로부터 돌출되어 있어, 수지막(C21)보다 높은 위치(반도체 기판(C2)으로부터 먼 위치)에 표면을 가져도 된다. 도 45에는, 외부 접속 전극(C3B, C4B)이 수지막(C21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(C3B, C4B)은, 예를 들어 전극막(C3A, C4A)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
각 다이오드 셀(CD1 내지 CD4)에서는, p형의 반도체 기판(C2)과 n+형 영역(C10)의 사이에 pn 접합 영역(C11)이 형성되어 있고, 따라서, 각각 pn 접합 다이오드가 형성되어 있다. 그리고, 복수의 다이오드 셀(CD1 내지 CD4)의 n+형 영역(C10)이 캐소드 전극(C3)에 공통으로 접속되고, 다이오드 셀(CD1 내지 CD4)의 공통의 p형 영역인 p+형의 반도체 기판(C2)이 애노드 전극(C4)에 공통으로 접속되어 있다. 이에 의해, 반도체 기판(C2) 위에 형성된 복수의 다이오드 셀(CD1 내지 CD4)은, 모두 병렬로 접속되어 있다.
도 48은, 칩 다이오드(C1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 다이오드 셀(CD1 내지 CD4)에 의해 각각 구성되는 pn 접합 다이오드는, 캐소드측이 캐소드 전극(C3)에 의해 공통 접속되고, 애노드측이 애노드 전극(C4)에 의해 공통 접속됨으로써, 모두 병렬로 접속되어 있고, 이에 의해, 전체적으로 1개의 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 칩 다이오드(C1)는, 복수의 다이오드 셀(CD1 내지 CD4)을 갖고 있으며, 각 다이오드 셀(CD1 내지 CD4)이 pn 접합 영역(C11)을 갖고 있다. pn 접합 영역(C11)은, 다이오드 셀(CD1 내지 CD4)마다 분리되어 있다. 그로 인해, 칩 다이오드(C1)는, pn 접합 영역(C11)의 주위 길이, 즉, 반도체 기판(C2)에서의 n+형 영역(C10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(C11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, ESD 내량의 향상을 도모할 수 있다. 즉, 칩 다이오드(C1)를 소형으로 형성하는 경우에도, pn 접합 영역(C11)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(C1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
도 49는, 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다. 이 실험 결과로부터, pn 접합 영역의 주위 길이가 길어질수록, ESD 내량이 커지는 것을 알 수 있다. 4개 이상의 다이오드 셀을 반도체 기판 위에 형성한 경우에, 8kV를 초과하는 ESD 내량을 실현할 수 있었다.
또한, 이 실시 형태에서는, 인출 전극(CL1, CL2)의 폭(W1, W2)이, 셀 접속부(CC1 내지 CC4)로부터 캐소드 패드(C5)까지의 사이의 도처에서, 셀 접속부(CC1 내지 CC4)의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 제공할 수 있다.
또한, 이 실시 형태에서는, 캐소드 패드(C5)를 향한 직선 위에 배열한 복수의 다이오드 셀(CD1, CD3; CD2, CD4)이 직선 형상의 공통의 인출 전극(CL1, CL2)에 의해 캐소드 패드(C5)에 접속되어 있다. 이에 의해, 다이오드 셀(CD1 내지 CD4)로부터 캐소드 패드(C5)까지의 인출 전극의 길이를 최소로 할 수 있기 때문에, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 복수의 다이오드 셀(CD1, CD3; CD2, CD4)에서 하나의 인출 전극(CL1; CL2)을 공유할 수 있기 때문에, 다수의 다이오드 셀(CD1 내지 CD4)을 형성하여 다이오드 접합 영역(pn 접합 영역(C11))의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판(C2) 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 신뢰성을 한층 향상시킬 수 있다.
또한, 인출 전극(CL1, CL2)의 단부가 n+형 영역(C10)의 형상(다각형)에 정합하도록 부분 다각형 형상으로 되어 있으므로, 인출 전극(CL1, CL2)의 점유 면적을 작게 하면서, n+형 영역(C10)과 접속할 수 있다. 또한, 반도체 기판(C2)의 한쪽의 표면인 소자 형성면(C2a)에 캐소드측 및 애노드측의 외부 접속 전극(C3B, C4B)이 모두 형성되어 있다. 따라서, 도 50에 도시한 바와 같이, 소자 형성면(C2a)을 실장 기판(C25)에 대향시켜서, 외부 접속 전극(C3B, C4B)을 땜납(C26)에 의해 실장 기판(C25) 위에 접합함으로써, 칩 다이오드(C1)를 실장 기판(C25) 위에 표면 실장한 회로 어셈블리를 구성할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드(C1)를 제공할 수 있고, 소자 형성면(C2a)을 실장 기판(C25)의 실장면에 대향시킨 페이스 다운 접합에 의해, 와이어리스 본딩에 의해 칩 다이오드(C1)를 실장 기판(C25)에 접속할 수 있다. 이에 의해, 실장 기판(C25) 위에서의 칩 다이오드(C1)의 점유 공간을 작게 할 수 있다. 특히, 실장 기판(C25) 위에서의 칩 다이오드(C1)의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(C2) 위에 절연막(C15)이 형성되어 있고, 그 절연막(C15)에 형성된 콘택트 구멍(C16)을 통해 다이오드 셀(CD1 내지 CD4)에 인출 전극(CL1, CL2)의 셀 접속부(CC1 내지 CC4)가 접속되어 있다. 그리고, 콘택트 구멍(C16)의 밖의 영역에서 절연막(C15) 위에 캐소드 패드(C5)가 배치되어 있다. 즉, pn 접합 영역(C11)의 바로 위로부터 이격된 위치에 캐소드 패드(C5)가 설치되어 있다. 또한, 절연막(C15)에 형성된 콘택트 구멍(C17)을 통해 애노드 전극막(C4A)이 반도체 기판(C2)에 접속되어 있고, 콘택트 구멍(C17)의 밖의 영역에서 절연막(C15) 위에 애노드 패드(C6)가 배치되어 있다. 애노드 패드(C6)도 또한, pn 접합 영역(C11)의 바로 위로부터 이격된 위치에 있다. 이에 의해, 칩 다이오드(C1)를 실장 기판(C25)에 실장할 때에, pn 접합 영역(C11)에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역(C11)의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 칩 다이오드를 실현할 수 있다. 또한, 외부 접속 전극(C3B, C4B)을 설치하지 않고, 캐소드 패드(C5) 및 애노드 패드(C6)를 각각 캐소드 외부 접속부 및 애노드 접속부로 하고, 이들 캐소드 패드(C5) 및 애노드 패드(C6)에 본딩 와이어를 접속하는 구성을 취할 수도 있다. 이 경우에도, 와이어 본딩시의 충격에 의해 pn 접합 영역(C11)이 파괴되는 것을 피할 수 있다.
또한, 이 실시 형태에서는, 애노드 전극막(C4A)이 AlSi막을 포함하고 있다. AlSi막은, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있고, 그로 인해, p+형 반도체 기판(C2)과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p+형 반도체 기판(C2)에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(C2)은, 코너부(C9)가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드(C1)의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드(C1)를 제공할 수 있다. 또한, 이 실시 형태에서는, 반도체 기판(C2)의 캐소드측 외부 접속 전극(C3B)에 가까운 짧은 변에 음극 방향을 나타내는 오목부(C8)가 형성되어 있으므로, 반도체 기판(C2)의 이면(소자 형성면(C2a)과는 반대측의 주면)에, 캐소드 마크를 표인할 필요가 없다. 오목부(C8)는, 칩 다이오드(C1)를 웨이퍼(원 기판)으로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드(C1)의 크기가 미소해서 표인이 곤란한 경우에도 오목부(C8)를 형성하여, 캐소드의 방향을 표시할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드(C1)에 대해서도 캐소드 마크를 부여할 수 있다.
도 51은, 칩 다이오드(C1)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 52a 및 도 52b는, 도 51의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 45에 대응하는 절단면을 나타낸다. 도 53은, 반도체 기판(C2)의 원 기판으로서의 p+형 반도체 웨이퍼(CW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다. 우선, 반도체 기판(C2)의 원 기판으로서의 p+형 반도체 웨이퍼(CW)가 준비된다. 반도체 웨이퍼(CW)의 표면은 소자 형성면(CWa)이며, 반도체 기판(C2)의 소자 형성면(C2a)에 대응하고 있다. 소자 형성면(CWa)에는, 복수의 칩 다이오드(C1)에 대응한 복수의 칩 다이오드 영역(C1a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 칩 다이오드 영역(C1a)의 사이에는, 경계 영역(C80)이 설치되어 있다. 경계 영역(C80)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(CW)에 대하여 필요한 공정을 행한 후에, 경계 영역(C80)을 따라 반도체 웨이퍼(CW)를 분리함으로써, 복수의 칩 다이오드(C1)가 얻어진다.
반도체 웨이퍼(CW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(CW)의 소자 형성면(CWa)에, 열산화막이나 CVD 산화막 등의 절연막(C15)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(CS1), 그 위에 레지스트 마스크가 형성된다(CS2). 이 레지스트 마스크를 사용한 에칭에 의해, n+형 영역(C10)에 대응하는 개구가 절연막(C15)에 형성된다(CS3). 또한, 레지스트 마스크를 박리한 후에, 절연막(C15)에 형성된 개구로부터 노출되는 반도체 웨이퍼(CW)의 표층부에 n형 불순물이 도입된다(CS4). n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 되고, n형 불순물 이온(예를 들어 인 이온)의 주입에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(CW)를 확산로 내에 반입하여, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(C15)의 개구 내에서 노출되는 반도체 웨이퍼(CW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(C15)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(CS5), 반도체 웨이퍼(CW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(CS6). 이에 의해, 반도체 웨이퍼(CW)의 표층부에 n+형 영역(C10)이 형성된다.
계속해서, 콘택트 구멍(C16, C17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(C15)의 위에 형성된다(CS7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(C15)에 콘택트 구멍(C16, C17)이 형성된다(CS8). 그 후, 레지스트 마스크가 박리된다. 계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(C3) 및 애노드 전극(C4)을 구성하는 전극막이 절연막(C15) 위에 형성된다(CS9). 이 실시 형태에서는, AlSi를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(C18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(CS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(C18)이 형성된다(CS11). 슬릿(C18)의 폭은, 3㎛ 정도이어도 된다. 이에 의해, 상기 전극막이, 캐소드 전극막(C3A) 및 애노드 전극막(C4A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(C20)이 형성되고(CS12), 또한 폴리이미드 등을 도포함으로써 수지막(C21)이 형성된다(CS13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(C23, C24)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝CS14). 이에 의해, 패드 개구(C23, C24)에 대응한 개구를 갖는 수지막(C21)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(CS15). 그리고, 수지막(C21)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(C20)에 패드 개구(C22, C23)가 형성된다(CS16). 그 후, 패드 개구(C22, C23) 내에 외부 접속 전극(C3B, C4B)이 형성된다(CS17). 외부 접속 전극(C3B, C4B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(C80)(도 53 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(C83)(도 52a 참조)가 형성된다(CS18). 이 레지스트 마스크(C83)를 통해 플라즈마 에칭이 행해지고, 그에 의해, 도 52a에 도시한 바와 같이, 반도체 웨이퍼(CW)가 그 소자 형성면(CWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(C80)을 따라, 절단용의 홈(C81)이 형성된다(CS19). 레지스트 마스크(C83)가 박리된 후, 도 52b에 도시한 바와 같이, 반도체 웨이퍼(CW)가 이면(CWb)으로부터 홈(C81)의 저부에 도달할 때까지 연삭된다(CS20). 이에 의해, 복수의 칩 다이오드 영역(C1a)이 개편화되어, 상술한 구조의 칩 다이오드(C1)를 얻을 수 있다.
경계 영역(C80)에 홈(C81)을 형성하기 위한 레지스트 마스크(C83)는, 도 53에 도시한 바와 같이, 칩 다이오드 영역(C1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(C1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(C84)를 갖고 있다. 라운드 형상부(C84)는, 칩 다이오드 영역(C1a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 또한, 경계 영역(C80)에 홈(C81)을 형성하기 위한 레지스트 마스크(C83)는, 칩 다이오드 영역(C1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(C1a)의 내측을 향해 오목해진 오목부(C85)를 갖고 있다. 따라서, 이 레지스트 마스크(C83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(C81)을 형성하면, 홈(C81)은, 칩 다이오드 영역(C1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(C1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖고, 칩 다이오드 영역(C1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(C1a)의 내측을 향해 오목해진 오목부를 갖게 된다. 따라서, 칩 다이오드 영역(C1a)을 반도체 웨이퍼(CW)로부터 잘라내기 위한 홈(C81)을 형성하는 공정에서, 동시에, 칩 다이오드(C1)의 네 코너의 코너부(C9)를 라운드 형상으로 정형할 수 있고, 또한 하나의 짧은 변(캐소드측의 짧은 변)에 캐소드 마크로서의 오목부(C8)를 형성할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(C9)를 라운드 형상으로 가공할 수 있고, 또한 캐소드 마크로서의 오목부(C8)를 형성할 수 있다.
이 실시 형태에서는, 반도체 기판(C2)이 p형 반도체를 포함하고 있으므로, 반도체 기판(C2) 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는 저항률의 면내 편차가 크므로, n형 반도체 웨이퍼를 사용할 때에는, 그 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이것은, n형 불순물의 편석 계수가 작기 때문에, 반도체 웨이퍼의 모체가 되는 잉곳(예를 들어 실리콘 잉곳)을 형성할 때에, 웨이퍼의 중심부와 주연부에서 저항률의 차가 커지기 때문이다. 이에 반해, p형 불순물의 편석 계수는 비교적 크므로, p형 반도체 웨이퍼는 저항률의 면내 편차가 적다. 따라서, p형 반도체 웨이퍼를 사용함으로써, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p+형 반도체 기판(C2)을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
도 54a 및 도 54b는, AlSi 전극막과 p+형 반도체 기판의 오믹 접촉을 설명하기 위한 도면이다. 도 54a는, p+형 실리콘 기판 위에 AlSi막을 형성했을 때의, p+형 실리콘 기판과 AlSi막의 사이에서의 전압 대 전류 특성을 나타낸다. 인가 전압에 대하여 전류가 비례하고 있어, 양호한 오믹 접촉이 형성되어 있음을 알 수 있다. 도 54b에는, 비교를 위해서, p+형 실리콘 기판 위에 형성하는 전극막을, Ti막, TiN막 및 AlCu막을 기판 표면으로부터 순서대로 적층한 적층막으로 구성했을 경우에 있어서의 마찬가지의 특성을 곡선(C90)으로 나타낸다. 전압 대 전류 특성이 리니어한 특성으로 되어 있지 않아, 오믹 접촉을 얻을 수 없음을 알 수 있다. 한편, p+형 실리콘 기판의 표면에, 보다 고농도로 p형 불순물을 도입한 고농도 영역을 형성하고, 그 고농도 영역에 대하여 Ti막, TiN막 및 AlCu막을 기판 표면으로부터 순서대로 적층한 적층막을 포함하는 전극막을 접촉시킨 경우의 전압 대 전류 특성을 곡선(C91)으로 나타낸다. 이 경우에는, 전압 대 전류 특성이 리니어한 특성으로 되어 있어서, 양호한 오믹 접촉이 얻어졌음을 알 수 있다. 이러한 점에서, 전극막으로서 AlSi막을 사용함으로써, p+형 반도체 기판에 고농도 영역을 형성하지 않고, p+형 반도체 기판에 오믹 접촉하는 캐소드 전극막 및 애노드 전극막을 형성할 수 있으며, 그에 의해, 제조 공정을 간단하게 할 수 있음을 알 수 있다.
도 55는, 칩 다이오드(C1)의 제너 전압(Vz)의 조정에 관한 특징을 설명하기 위한 도면이다. 즉, 칩 다이오드(C1)를 제너 다이오드로서 구성하는 경우의 제너 전압 조정에 관한 특징이 나타나 있다. 보다 구체적으로 설명하면 n+형 영역(C10)을 형성하기 위해서 n형 불순물(예를 들어 인)을 반도체 기판(C2)의 표층부에 도입한 후, 그 도입된 불순물을 활성화하기 위한 열처리(드라이브)가 행해진다. 이 열처리의 온도 및 시간에 따라 제너 전압이 변화한다. 구체적으로는, 열처리 시에 반도체 기판(C2)에 가해지는 열량이 많을수록, 제너 전압이 높아지는 경향이 있다. 이 경향을 이용하여 제너 전압을 조정할 수 있다. 도 55로부터 이해되는 바와 같이, 제너 전압은, 불순물의 도우즈량보다, 열처리 시의 열량에 크게 의존하고 있다.
도 56은, 제너 전압(Vz)의 조정에 관한 다른 특징을 설명하기 위한 도면이다. 구체적으로는, 반도체 기판(C2)에 도입된 n형 불순물을 활성화하기 위한 열처리 시의 온도에 대한 제너 전압의 변화가 나타나 있고, 곡선(C93)은 저항률이 비교적 낮은(예를 들어 5mΩ) 반도체 기판을 사용한 경우의 제너 전압을 나타내고, 곡선(C94)은 저항률이 비교적 높은(예를 들어 15 내지 18mΩ) 반도체 기판을 사용한 경우의 제너 전압을 나타내고 있다. 곡선(C93, C94)의 비교로부터, 제너 전압이 반도체 기판의 저항률에 의존하는 것을 알 수 있다. 따라서, 목적으로 하는 제너 전압에 따라서 적절한 저항률의 반도체 기판을 적용함으로써, 제너 전압을 설계값에 맞출 수 있다.
도 57은, 제4 발명의 제2 실시 형태에 따른 칩 다이오드(C30)의 도해적의 평면도이다. 칩 다이오드(C30)의 외관 및 전극의 배치는, 상술한 제1 실시 형태와 거의 마찬가지이며, 도 43 및 도 44에 나타나 있는 바와 같다. 도 57에는, 상술한 도 47과 마찬가지로, 반도체 기판(C2)의 소자 형성면(C2a)에 나타나 있는 구성이 나타나 있다. 도 58은, 도 57의 선 LVIII-LVIII에서 취한 단면도이며, 도 59는, 도 57의 선 LIX-LIX에서 취한 단면도이다. 도 57 내지 도 59에서, 상술한 제1 실시 형태에서의 각 부에 대응하는 부분에는 동일 참조 부호를 붙여서 나타낸다. 또한, 도 43 및 도 44를 아울러 참조한다.
이 실시 형태에서는, 반도체 기판(C2)의 표층 영역에는, n+형 영역(C10)으로부터 소정의 간격을 두고 분리된 상태에서 p+형 영역(C12)이 형성되어 있다. p+형 영역(C12)은, 다이오드 셀 영역(C7) 내에서, n+형 영역(C10)을 피한 패턴으로 형성되어 있다. 캐소드 전극막(C3A) 및 애노드 전극막(C4A)에는, 이 실시 형태에서는, 예를 들어 Ti막을 하층으로 하고 Al막을 상층으로 한 Ti/Al 적층막이나, 기판(C2)측부터 순서대로 Ti막(예를 들어 두께 300 내지 400Å), TiN막(예를 들어 두께 1000Å 정도) 및 AlCu막(예를 들어 두께 30000Å 정도)을 적층한 Ti/TiN/Al 적층막 등과 같이 AlSi막 이외의 전극막이 적용되어 있다. 애노드 전극막(C4A)은, 절연막(C15)의 표면으로부터 콘택트 구멍(C17)의 내측으로 연장되어 있어, 콘택트 구멍(C17) 내에서, p+형 영역(C12)에 오믹 접촉하고 있다. 제1 실시 형태에서 참조한 도 54b (곡선(C91))로부터 이해되는 바와 같이, 이와 같은 구성에서도, 애노드 전극막(C4A)과 p+형 영역(C12)의 사이에서 오믹 접촉을 형성할 수 있어, 애노드 전극막(C4A)과 반도체 기판(C2)을 전기적으로 접속할 수 있다.
도 60은, 칩 다이오드(C30)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 61a 내지 61d는, 도 60의 제조 공정 도중의 구성을 도시하는 단면도이다. 도 60에서, 상술한 도 51에 나타낸 각 공정과 마찬가지의 공정에는 동일한 참조 부호를 붙이고, 중복하는 설명을 생략한다. 우선, p+형 반도체 웨이퍼(CW)의 소자 형성면(CWa)에, 열산화막이나 CVD 산화막 등의 절연막(C15)(예를 들어 8000Å의 두께)이 형성되고(CS1), 그 위에 레지스트 마스크가 형성된다(CS2). 이 레지스트 마스크를 사용한 에칭에 의해, 도 61a에 도시한 바와 같이, n+형 영역(C10) 및 p+형 영역(C12)에 대응하는 개구(C65, C66)가 절연막(C15)에 형성된다(CS31). 또한, 레지스트 마스크를 박리한 후에, 필요에 따라, 이온 주입에 의한 대미지 억제를 위한 산화막(예를 들어 TEOS막(테트라에톡시실란과 산소의 반응으로 성막되는 실리콘 산화막))이 전체 면에 형성된다(CS32). 계속해서, 다른 레지스트 마스크(C67)가 형성된다(CS33). 이 레지스트 마스크(C67)는, n+형 영역(C10)에 대응하는 개구를 갖고, p+형 영역(C12)을 형성해야 할 영역을 덮고 있다. 이 레지스트 마스크(C67)를 통해 n형 불순물 이온(예를 들어 인 이온)이 반도체 웨이퍼(CW)에 주입된다(CS34). 이어서, 그 레지스트 마스크(C67)를 박리하고, 도 61b에 도시한 바와 같이, 다른 레지스트 마스크(C68)가 형성된다(CS35). 이 레지스트 마스크(C68)는, p+형 영역(C12)에 대응하는 개구를 갖고, n+형 영역(C10)을 형성해야 할 영역을 덮고 있다. 이 레지스트 마스크(C68)를 통해 p형 불순물 이온(예를 들어 붕소 이온)이 반도체 웨이퍼(CW)에 주입된다(CS36). 이어서, 그 레지스트 마스크(C68)를 박리하고, 도 61c에 도시한 바와 같이, 반도체 웨이퍼(CW)의 전체 면을 덮는 CVD 산화막(C69)이 형성된다(CS37). CVD 산화막(C69)의 두께는, 600Å 이상이 바람직하고, 1200Å 이상이 더욱 바람직하다. CVD 산화막(C69)은, 절연막(C15)을 후막화하여 당해 절연막(C15)과 일부가 되고, 또한, 절연막(C15)의 개구(C65, C66)에서는, 반도체 웨이퍼(CW)의 소자 형성면(CWa)을 덮는다. 이 상태에서, 반도체 웨이퍼(CW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(CS6). 이에 의해, 반도체 웨이퍼(CW)에 주입된 n형 불순물 이온 및 p형 불순물 이온이 각각 활성화되어, n+형 영역(C10) 및 p+형 영역(C12)이 형성된다. 계속해서, 도 61d에 도시한 바와 같이, 콘택트 구멍(C16, C17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크(C70)가 절연막(C15)의 위에 형성된다(CS7). 이 레지스트 마스크(C70)를 통한 에칭에 의해, 절연막(C15)에 콘택트 구멍(C16, C17)이 형성된다(CS8). 그 후, 레지스트 마스크(C70)가 박리된다(CS9).
계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(C3) 및 애노드 전극(C4)을 구성하는 전극막이 절연막(C15) 위에 형성된다(CS40). 이 실시 형태에서는, Ti막, TiN막 및 AlCu막이 순서대로 스퍼터링되고, 그것들의 적층막을 포함하는 전극막이 형성된다. 그리고, 이 전극막 위에, 슬릿(C18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(CS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(C18)이 형성된다(CS11). 이에 의해, 상기 전극막이 캐소드 전극막(C3A) 및 애노드 전극막(C4A)으로 분리된다.
그 후의 공정은, 상술한 제1 실시 형태와 마찬가지이다. 이 제조 공정에서는, 반도체 웨이퍼(CW)에 도입한 불순물을 활성화하기 위한 열처리(드라이브) 전에 웨이퍼 전체면이 CVD 산화막(C69)으로 덮인다. 이에 의해, n+형 불순물인 인이 분위기 중에 확산되어 p+형 영역(C12)에 인입하는 것을 방지할 수 있다. 그에 의해, p+형 영역(C12)과 애노드 전극막(C4A)의 사이의 오믹 접촉이 n형 불순물에 의해 저해되는 것을 피할 수 있기 때문에, 그들 사이에서 양호한 오믹 접촉을 얻을 수 있다. 이에 의해, 우수한 특성의 칩 다이오드(C30)를 제공할 수 있다.
도 62는, CVD 산화막(C69)을 형성함으로 인한 효과를 설명하기 위한 도면이며, p+형 반도체 기판(C2)과 애노드 전극막(C4A)의 사이에서의 전압 대 전류 특성을 나타낸다. 곡선(C100)은, CVD 산화막(C69)을 형성하지 않았을 경우의 특성이며, 전압 변화에 대한 전류의 변화가 둔하여, 양호한 오믹 접촉이 얻어지지 않았음을 알 수 있다. 이것은, 불순물을 활성화하기 위한 열처리에 있어서, n+형 불순물인 인이 분위기 중에 확산되어 p+형 영역(C12)에 인입하여, p+형 영역(C12)과 애노드 전극막(C4A)의 사이의 오믹 접촉이 n형 불순물에 의해 저해된 것이 원인이라고 생각된다. 곡선(C101, C102, C103)은, 각각 CVD 산화막(C69)의 막 두께를 600Å, 1200Å 및 4800Å으로 했을 경우의 특성을 나타낸다. 곡선(C100)과 곡선(C101, C102, C103)의 비교로부터, 불순물을 활성화하기 위한 열처리 전에 CVD 산화막(C69)을 설치함으로써, 전압 대 전류 특성을 현저하게 개선할 수 있음을 알 수 있다. 특히, CVD 산화막(C69)의 막 두께를 1200Å 이상으로 했을 때에는, 전압 변화에 대하여 리니어리티가 높은 전류 변동이 얻어져, 양호한 오믹 접촉을 실현할 수 있음을 알 수 있다.
도 63은, 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(C201)은, 편평한 직육면체 형상의 하우징(C202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(C202)은, 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있고, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(C202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(C203)의 표시면이 노출되어 있다. 표시 패널(C203)의 표시면은, 터치 패널을 구성하고 있어, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(C203)은, 하우징(C202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(C203)의 하나의 짧은 변을 따르도록, 조작 버튼(C204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(C204)이 표시 패널(C203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(C204) 및 터치 패널을 조작함으로써, 스마트폰(C201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(C203)의 다른 하나의 짧은 변의 근방에는, 스피커(C205)가 배치되어 있다. 스피커(C205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(C204)의 가까이에는, 하우징(C202)의 하나의 측면에 마이크로폰(C206)이 배치되어 있다. 마이크로폰(C206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 64는, 하우징(C202)의 내부에 수용된 전자 회로 어셈블리(C210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(C210)는, 배선 기판(C211)과, 배선 기판(C211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(C212-C220)와, 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(C212), 원 세그 TV 수신 IC(C213), GPS 수신 IC(C214), FM 튜너 IC(C215), 전원 IC(C216), 플래시 메모리(C217), 마이크로컴퓨터(C218), 전원 IC(C219) 및 기저 대역 IC(C220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(C221, C225, C235), 칩 저항기(C222, C224, C233), 칩 캐패시터(C227, C230, C234) 및 칩 다이오드(C228, C231)를 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(C211)의 실장면 위에 실장되어 있다. 칩 다이오드(C228, C231)에는, 상술한 어느 하나의 실시 형태에 따른 칩 다이오드를 적용할 수 있다.
전송 처리 IC(C212)는, 표시 패널(C203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(C203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(C203)과의 접속을 위해서, 전송 처리 IC(C212)에는, 플렉시블 배선(C209)이 접속되어 있다. 원 세그 TV 수신 IC(C213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(C213)의 근방에는, 복수의 칩 인덕터(C221)와, 복수의 칩 저항기(C222)가 배치되어 있다. 원 세그 TV 수신 IC(C213), 칩 인덕터(C221) 및 칩 저항기(C222)는, 원 세그 방송 수신 회로(C223)를 구성하고 있다. 칩 인덕터(C221) 및 칩 저항기(C222)는, 정확하게 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(C223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(C214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(C201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. FM 튜너 IC(C215)는, 그 근방에서 배선 기판(C211)에 실장된 복수의 칩 저항기(C224) 및 복수의 칩 인덕터(C225)와 함께, FM 방송 수신 회로(C226)를 구성하고 있다. 칩 저항기(C224) 및 칩 인덕터(C225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(C226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(C216)의 근방에는, 복수의 칩 캐패시터(C227) 및 복수의 칩 다이오드(C228)가 배선 기판(C211)의 실장면에 실장되어 있다. 전원 IC(C216)는, 칩 캐패시터(C227) 및 칩 다이오드(C228)와 함께 전원 회로(C229)를 구성하고 있다. 플래시 메모리(C217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(C201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다.
마이크로컴퓨터(C218)는, CPU, ROM 및 RAM을 내장하고 있고, 각종 연산 처리를 실행함으로써, 스마트폰(C201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(C218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 전원 IC(C219)의 가까이에는, 복수의 칩 캐패시터(C230) 및 복수의 칩 다이오드(C231)가 배선 기판(C211)의 실장면에 실장되어 있다. 전원 IC(C219)는, 칩 캐패시터(C230) 및 칩 다이오드(C231)와 함께 전원 회로(C232)를 구성하고 있다.
기저 대역 IC(C220)의 가까이에는, 복수의 칩 저항기(C233), 복수의 칩 캐패시터(C234) 및 복수의 칩 인덕터(C235)가, 배선 기판(C211)의 실장면에 실장되어 있다. 기저 대역 IC(C220)는, 칩 저항기(C233), 칩 캐패시터(C234) 및 칩 인덕터(C235)와 함께 기저 대역 통신 회로(C236)를 구성하고 있다. 기저 대역 통신 회로(C236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(C229, C232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(C212), GPS 수신 IC(C214), 원 세그 방송 수신 회로(C223), FM 방송 수신 회로(C226), 기저 대역 통신 회로(C236), 플래시 메모리(C217) 및 마이크로컴퓨터(C218)에 공급된다. 마이크로컴퓨터(C218)는, 전송 처리 IC(C212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(C212)로부터 표시 패널(C203)에 표시 제어 신호를 출력하여 표시 패널(C203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(C204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(C223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(C203)에 출력하고, 수신된 음성을 스피커(C205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(C218)에 의해 실행된다. 또한, 스마트폰(C201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(C218)는, GPS 수신 IC(C214)가 출력하는 위치 정보를 취득하고, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(C204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(C218)는, FM 방송 수신 회로(C226)를 기동하여, 수신된 음성을 스피커(C205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(C217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(C218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(C218)는, 필요에 따라, 플래시 메모리(C217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(C217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(C236)에 의해 실현된다. 마이크로컴퓨터(C218)는, 기저 대역 통신 회로(C236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다. 이상, 제4 발명의 실시 형태에 대하여 설명했지만, 제4 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 제1 및 제2 실시 형태에서는, 4개의 다이오드 셀이 반도체 기판 위에 형성된 예를 나타냈지만, 반도체 기판 위에 2개 또는 3개의 다이오드 셀이 형성되어 있어도 되고, 4개 이상의 다이오드 셀이 형성되어 있어도 된다.
또한, 상술한 실시 형태에서는, pn 접합 영역이 평면에서 보아 정팔각형으로 형성되어 있는 예를 나타냈지만, 변의 수가 3개 이상의 임의의 다각형 형상으로 pn 접합 영역을 형성해도 되고, 그것들의 평면 형상을 원형이나 타원형으로 할 수도 있다. pn 접합 영역의 형상을 다각형 형상으로 하는 경우에, 그것들은 정다각형 형상일 필요는 없고, 변의 길이가 2종류 이상의 다각형에 의해 그것들의 영역을 형성해도 된다. 또한, pn 접합 영역은, 동일한 크기로 형성될 필요는 없고, 서로 다른 크기의 접합 영역을 각각 갖는 복수의 다이오드 셀이 반도체 기판 위에 혼재되어 있어도 된다. 또한, 반도체 기판 위에 형성되는 pn 접합 영역의 형상은, 1종일 필요는 없으며, 2종 이상의 형상의 pn 접합 영역이 반도체 기판 위에서 혼재되어 있어도 된다.
[5] 제5 발명에 대하여
상기 특허문헌 1(일본 특허 공개 제2002-270858호 공보)의 구성에서는, 애노드 전극이 절연막에 매설되어 있고, 이 애노드 전극이 노출된 상면이, 외부 접속을 위해 사용된다. 구체적으로는, 애노드 전극의 상면에 본딩 와이어를 접합하거나 함으로써, 다이오드 소자의 외부 접속이 달성된다.
그런데, 애노드 전극은, 절연막에 매설되어 있고, 그 바로 아래에 pn 접합이 위치하고 있다. 그로 인해, 외부 접속시에 애노드 전극에 가해지는 물리적인 스트레스가 pn 접합에 전달되어, pn 접합이 파괴되거나, 소자 특성이 변동할 우려가 있다. 따라서, 실장 후의 다이오드 소자의 신뢰성이 반드시 좋지는 않다. 제5 발명의 목적은, 신뢰성을 향상시킨 칩 다이오드를 제공하는 것이다.
제5 발명은, 또한, 칩 다이오드를 구비한 회로 어셈블리 및 이러한 회로 어셈블리를 구비한 전자 기기를 제공한다. 제5 발명은, 다음과 같은 특징을 갖고 있다.
D1. p형 반도체 기판과, 상기 p형 반도체 기판에 형성되고, 상기 p형 반도체 기판과의 사이에 pn 접합 영역을 형성하는 n형 확산층과, 상기 p형 반도체 기판의 주면을 덮고, 상기 n형 확산층을 노출시키는 캐소드 콘택트 구멍을 갖는 절연막과, 상기 캐소드 콘택트 구멍을 통해 상기 n형 확산층에 접하고, 상기 캐소드 콘택트 구멍의 밖의 영역의 상기 절연막 위에 인출된 캐소드 인출 전극 및 상기 캐소드 인출 전극에 접속되어 상기 캐소드 콘택트 구멍의 밖의 영역에서 상기 절연막 위에 배치된 캐소드 외부 접속부를 갖는 캐소드 전극과, 상기 p형 반도체 기판에 접하는 AlSi 전극막을 갖는 애노드 전극을 포함하는, 칩 다이오드.
이 구성에 의하면, p형 반도체 기판 위에 절연막이 형성되어 있고, 그 절연막에 형성된 캐소드 콘택트 구멍을 통해 n형 확산층에 캐소드 인출 전극이 접속되어 있다. 그리고, 캐소드 콘택트 구멍의 밖의 영역에서 절연막 위에 캐소드 외부 접속부가 배치되어 있다. 이에 의해, 캐소드 외부 접속부를 pn 접합 영역의 바로 위를 피하여 배치할 수 있으므로, 칩 다이오드를 실장 기판에 실장하거나, 캐소드 외부 접속부에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수하고, 따라서 신뢰성을 향상시킨 칩 다이오드를 실현할 수 있다.
또한, 이 발명에서는, 애노드 전극이 p형 반도체 기판에 접하는 AlSi 전극막을 갖고 있다. AlSi는, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있다. 그로 인해, AlSi 전극막은, p형 반도체 기판과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p형 반도체 기판에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
또한, 이 발명에서는, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는, 저항률의 면내 편차가 크므로, 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이에 반해, p형 반도체 웨이퍼는, 면내 편차가 적으므로, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p형 반도체 기판을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
D2. 상기 AlSi 전극막이, p+형 영역(p형 반도체 기판보다 p형 불순물을 고농도로 포함하는 영역)을 개재하지 않고 상기 p형 반도체 기판에 직접 접하여 오믹 접합을 형성하고 있는, 「D1.」에 기재된 칩 다이오드.
D3. 상기 p형 반도체 기판이 p형 실리콘 반도체 기판인, 「D1.」 또는 「D2.」에 기재된 칩 다이오드. 이와 같은 구성이 바람직한 이유는, 상술한 바와 같이, AlSi와 p형 실리콘 반도체의 일함수가 근사하고 있기 때문이다.
D4. 상기 절연막은, 또한, 상기 p형 반도체 기판을 노출시키는 애노드 콘택트 구멍을 갖고 있으며, 상기 AlSi 전극막은, 상기 애노드 콘택트 구멍을 통해 상기 p형 반도체 기판에 접하고 있는, 「D1.」 내지 「D3.」 중 어느 한 항에 기재된 칩 다이오드. 이 경우에, 상기 AlSi 전극막은, 상기 애노드 콘택트 구멍의 밖의 영역의 상기 절연막 위에 인출된 애노드 인출 전극을 구성하고 있어도 된다. 그리고, 상기 애노드 전극은, 상기 애노드 인출 전극에 접속되어 상기 애노드 콘택트 구멍의 밖의 영역에서 상기 절연막 위에 배치된 애노드 외부 접속부를 갖고 있는 것이 바람직하다. 이에 의해, 애노드 외부 접속부도 pn 접합 영역의 바로 위를 피하여 배치할 수 있기 때문에, 칩 다이오드를 실장 기판에 실장하거나, 애노드 외부 접속부에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, 한층 신뢰성을 향상시킨 칩 다이오드를 실현할 수 있다.
D5. 복수의 상기 n형 확산층이 개별로 분리되어 상기 p형 반도체 기판에 형성되고, 각각 개별의 상기 pn 접합 영역을 형성하는 복수의 다이오드 셀을 구성하고 있고, 상기 캐소드 인출 전극이, 상기 복수의 다이오드 셀의 상기 n형 확산층에 각각 접속된 복수의 셀 접속부를 포함하는, 「D1.」 내지 「D4.」 중 어느 한 항에 기재된 칩 다이오드.
이 구성에 의하면, p형 반도체 기판에 복수의 다이오드 셀이 형성되어 있다. 캐소드 인출 전극은, 그것들의 복수의 다이오드 셀의 n형 확산층에 각각 접속된 복수의 셀 접속부를 갖고 있다. 이에 의해, 복수의 다이오드 셀이 캐소드 전극 및 애노드 전극의 사이에 병렬로 접속되어 있다. 이에 의해, ESD 내량의 향상을 도모할 수 있고, 특히, 칩 크기의 소형화와 ESD 내량의 확보를 양립할 수 있다. 보다 구체적으로는, 다이오드 셀마다 분리된 pn 접합 영역이 형성되어 있고, 그것들이 병렬 접속되어 있다. 복수의 다이오드 셀에 각각 개별의 pn 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. 즉, 칩 크기를 소형화한 경우에도, 충분한 ESD 내량을 확보할 수 있다. pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 pn 접합 영역의 주위의 길이의 합계이다. 보다 구체적으로는, pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 p형 영역과 n형 영역의 경계선의 총 연장이다.
D6. 상기 복수의 다이오드 셀이, 상기 p형 반도체 기판 위에 2차원 배열되어 있는, 「D5.」에 기재된 칩 다이오드. 이 구성에 의해, 복수의 다이오드 셀이 2차원 배열(바람직하게는, 등간격으로 2차원 배열)되어 있음으로써, ESD 내량을 한층 향상시킬 수 있다. 상기 복수의 다이오드 셀의 상기 pn 접합 영역은, 동등한 크기로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다.
각 pn 접합 영역은, 다각형의 영역이어도 된다. 이 구성에 의해, 각 다이오드 셀이, 긴 주위 길이의 pn 접합 영역을 가지므로, 전체의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 향상시킬 수 있다. 상기 복수의 다이오드 셀은, 동등한 크기(보다 구체적으로는 복수의 다이오드 셀의 pn 접합 영역이 동등한 크기)로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다.
상기 다이오드 셀이, 4개 이상 설치되어 있는 것이 바람직하다. 이 구성에 의해, 4개 이상의 다이오드 셀이 설치됨으로써, 다이오드 접합 영역의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 효율적으로 향상시킬 수 있다.
D7. 상기 p형 반도체 기판이 에피택셜층을 갖고 있지 않은, 「D1.」 내지 「D6.」 중 어느 한 항에 기재된 칩 다이오드. 상술한 바와 같이, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 따라서, 에피택셜층을 생략함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
D8. 상기 캐소드 전극 및 상기 애노드 전극이 상기 p형 반도체 기판의 한쪽의 주면측에 배치되어 있는, 「D1.」 내지 「D7.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, p형 반도체 기판의 한쪽의 표면에 캐소드 전극 및 애노드 전극이 모두 형성되어 있으므로, 칩 다이오드를 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드를 제공할 수 있다. 이에 의해, 칩 다이오드의 점유 공간을 작게 할 수 있다. 특히, 실장 기판 위에서의 칩 다이오드의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
D9. 상기 캐소드 전극 및 상기 애노드 전극을 노출시키고, 상기 캐소드 인출 전극을 덮도록 상기 p형 반도체 기판의 주면에 형성된 보호막을 더 포함하는, 「D1.」 내지 「D8.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 캐소드 전극 및 애노드 전극을 노출시키면서 캐소드 인출 전극을 가리는 보호막이 형성되어 있으므로, 캐소드 인출 전극 및 pn 접합 영역으로의 수분의 침입을 억제 또는 방지할 수 있다. 게다가, 보호막에 의해, 외력에 대한 내구성을 향상시킬 수 있어, 신뢰성을 한층 향상시킬 수 있다.
D10. 상기 캐소드 인출 전극이 상기 p형 반도체 기판의 한쪽의 주면에 형성되어 있고, 상기 p형 반도체 기판의 상기 한쪽의 주면이, 코너부를 둥글게 한 직사각형 형상을 갖고 있는, 「D1.」 내지 「D9.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 캐소드 인출 전극이 형성되어 있는 측의 반도체 기판의 표면은, 코너부가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드를 제공할 수 있다.
D11. 상기 직사각형 형상의 한 변의 도중부에, 음극 방향을 나타내는 오목부가 형성되어 있는, 「D10.」에 기재된 칩 다이오드. 이 구성에 의하면, 직사각형 형상의 반도체 기판의 한 변에, 음극 방향을 나타내는 오목부가 형성되어 있으므로, 반도체 기판의 표면(예를 들어 보호막의 표면)에, 표인 등에 의해 음극 방향을 나타내는 마크(캐소드 마크)를 형성할 필요가 없다. 상기와 같은 오목부는, 칩 다이오드를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드의 크기가 미소해서 표인이 곤란한 경우에도 형성할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드에 대해서도 음극 방향을 나타내는 표시를 붙일 수 있다.
D12. 실장 기판과, 상기 실장 기판에 실장된 「D1.」 내지 「D11.」 중 어느 한 항에 기재된 칩 다이오드를 포함하는, 회로 어셈블리. 이 구성에 의해, 실장시의 파괴나 특성 변동을 억제할 수 있고, 따라서 신뢰성이 향상된 칩 다이오드를 사용한 회로 어셈블리를 제공할 수 있다. 따라서, 신뢰성이 높은 회로 어셈블리를 제공할 수 있다.
D13. 상기 칩 다이오드가, 상기 실장 기판에 와이어리스 본딩(페이스 다운 본딩, 플립 칩 본딩)에 의해 접속되어 있는, 「D12.」에 기재된 회로 어셈블리. 이 구성에 의해, 실장 기판 위에서의 칩 다이오드의 점유 공간을 작게 할 수 있기 때문에, 전자 부품의 고밀도 실장에 기여할 수 있다.
D14. 「D12.」 또는 「D13.」에 기재된 회로 어셈블리와, 상기 회로 어셈블리를 수용한 하우징을 포함하는, 전자 기기. 이 구성에 의해, 실장시의 파괴나 특성 변동을 억제할 수 있고, 따라서 신뢰성이 향상된 칩 다이오드를 사용한 회로 어셈블리를 하우징 내에 수용한 전자 기기를 제공할 수 있다. 따라서, 신뢰성이 높은 전자 기기를 제공할 수 있다. 제5 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 65는, 제5 발명의 일 실시 형태에 따른 칩 다이오드의 사시도이며, 도 66은 그 평면도이며, 도 67은, 도 66의 LXVII-LXVII선에서 취한 단면도이다. 또한, 도 68은, 도 66의 LXVIII-LXVIII에서 취한 단면도이다. 칩 다이오드(D1)는, p+형의 반도체 기판(D2)(예를 들어 실리콘 기판)과, 반도체 기판(D2)에 형성된 복수의 다이오드 셀(DD1 내지 DD4)과, 이들 복수의 다이오드 셀(DD1 내지 DD4)을 병렬로 접속하는 캐소드 전극(D3) 및 애노드 전극(D4)을 포함한다. 반도체 기판(D2)은, 한 쌍의 주면(D2a, D2b)과, 그 한 쌍의 주면(D2a, D2b)과 직교하는 복수의 측면(D2c)을 포함하고, 상기 한 쌍의 주면(D2a, D2b) 중 한쪽(주면(D2a))이 소자 형성면으로 되어 있다. 이하, 이 주면(D2a)을 「소자 형성면(D2a)」이라고 한다. 소자 형성면(D2a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 칩 다이오드(D1)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(D2a)의 양단부에, 캐소드 전극(D3)의 외부 접속 전극(D3B)과, 애노드 전극(D4)의 외부 접속 전극(D4B)이 배치되어 있다. 이들 외부 접속 전극(D3B, D4B)의 사이의 소자 형성면(D2a)에, 다이오드 셀 영역(D7)이 형성되어 있다.
소자 형성면(D2a)의 하나의 짧은 변(이 실시 형태에서는 캐소드측 외부 접속 전극(D3B)에 가까운 짧은 변)에 이어지는 하나의 측면(D2c)에는, 반도체 기판(D2)의 두께 방향으로 연장되어 절결된 오목부(D8)가 형성되어 있다. 오목부(D8)는, 이 실시 형태에서는, 반도체 기판(D2)의 두께 방향의 전역에 걸쳐 연장되어 있다. 오목부(D8)는, 평면에서 보아, 소자 형성면(D2a)의 한 짧은 변으로부터 내측으로 오목해져 있고, 이 실시 형태에서는, 소자 형성면(D2a)의 내측을 향해 좁은 폭으로 되는 사다리꼴 형상을 갖고 있다. 물론, 이 평면 형상은 일례이며, 직사각형 형상이어도 되고, 삼각형 형상이어도 되고, 부분 원 형상(예를 들어 원호 형상) 등의 오목 만곡 형상이어도 된다. 오목부(D8)는, 칩 다이오드(D1)의 방향(칩 방향)을 나타낸다. 보다 구체적으로는, 오목부(D8)는, 캐소드측 외부 접속 전극(D3B)의 위치를 나타내는 캐소드 마크를 제공하고 있다. 이에 의해, 칩 다이오드(D1)의 실장 시에, 그 외관에 의해 극성을 파악할 수 있는 구조로 되어 있다.
반도체 기판(D2)은, 4개의 측면(D2c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(D9)를 갖고 있다. 이 4개의 코너부(D9)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(D9)는, 소자 형성면(D2a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 칩 다이오드(D1)의 제조 공정이나 실장 시에 있어서의 칩핑을 억제할 수 있는 구조로 되어 있다.
다이오드 셀 영역(D7)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다. 다이오드 셀 영역(D7) 내에, 복수의 다이오드 셀(DD1 내지 DD4)이 배치되어 있다. 복수의 다이오드 셀(DD1 내지 DD4)은, 이 실시 형태에서는 4개 설치되어 있고, 반도체 기판(D2)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다. 도 69는, 캐소드 전극(D3) 및 애노드 전극(D4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(D2)의 표면(소자 형성면(D2a))의 구조를 도시하는 평면도이다. 다이오드 셀(DD1 내지 DD4)의 각 영역 내에는, 각각 p+형의 반도체 기판(D2)의 표층 영역에 n+형 영역(D10)이 형성되어 있다. n+형 영역(D10)은, 개개의 다이오드 셀마다 분리되어 있다. 이에 의해, 다이오드 셀(DD1 내지 DD4)은, 다이오드 셀마다 분리된 pn 접합 영역(D11)을 각각 갖고 있다.
복수의 다이오드 셀(DD1 내지 DD4)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상, 구체적으로는 직사각형 형상으로 형성되어 있고, 각 다이오드 셀의 직사각형 영역 내에, 다각형 형상의 n+형 영역(D10)이 형성되어 있다. 이 실시 형태에서는, n+형 영역(D10)은, 정팔각형으로 형성되어 있고, 다이오드 셀(DD1 내지 DD4)의 직사각형 영역을 형성하는 4변을 각각 따르는 4개의 변과, 다이오드 셀(DD1 내지 DD4)의 직사각형 영역의 4개의 코너부에 각각 대향하는 다른 4개의 변을 갖고 있다.
도 67 및 도 68에 나타내고 있는 바와 같이, 반도체 기판(D2)의 소자 형성면(D2a)에는, 산화막 등을 포함하는 절연막(D15)(도 66에서는 도시 생략)이 형성되어 있다. 절연막(D15)에는, 다이오드 셀(DD1 내지 DD4) 각각의 n+형 영역(D10)의 표면을 노출시키는 콘택트 구멍(D16)(캐소드 콘택트 구멍)과, 소자 형성면(D2a)을 노출시키는 콘택트 구멍(D17)(애노드 콘택트 구멍)이 형성되어 있다. 절연막(D15)의 표면에는, 캐소드 전극(D3) 및 애노드 전극(D4)이 형성되어 있다. 캐소드 전극(D3)은, 절연막(D15)의 표면에 형성된 캐소드 전극막(D3A)과, 캐소드 전극막(D3A)에 접합된 외부 접속 전극(D3B)을 포함한다. 캐소드 전극막(D3A)은, 복수의 다이오드 셀(DD1, DD3)에 접속된 인출 전극(DL1)과, 복수의 다이오드(DD2, DD4)에 접속된 인출 전극(DL2)과, 인출 전극(DL1, DL2)(캐소드 인출 전극)과 일체적으로 형성된 캐소드 패드(D5)를 갖고 있다. 캐소드 패드(D5)는, 소자 형성면(D2a)의 일단부에 직사각형으로 형성되어 있다. 이 캐소드 패드(D5)에 외부 접속 전극(D3B)이 접속되어 있다. 이와 같이 하여, 외부 접속 전극(D3B)은, 인출 전극(DL1, DL2)에 공통으로 접속되어 있다. 캐소드 패드(D5) 및 외부 접속 전극(D3B)은, 캐소드 전극(D3)의 외부 접속부(캐소드 외부 접속부)를 구성하고 있다.
애노드 전극(D4)은, 절연막(D15)의 표면에 형성된 애노드 전극막(D4A)과, 애노드 전극막(D4A)에 접합된 외부 접속 전극(D4B)을 포함한다. 애노드 전극막(D4A)은, p+형 반도체 기판(D2)에 접속되어 있고, 소자 형성면(D2a)의 일단부 부근에 애노드 패드(D6)를 갖고 있다. 애노드 패드(D6)는, 애노드 전극막(D4A)에 있어서 소자 형성면(D2a)의 일단부에 배치된 영역을 포함한다. 이 애노드 패드(D6)에 외부 접속 전극(D4B)이 접속되어 있다. 애노드 패드(D6) 및 외부 접속 전극(D4B)은, 애노드 전극(D4)의 외부 접속부(애노드 외부 접속부)를 구성하고 있다. 애노드 전극막(D4A)에 있어서, 애노드 패드(D6) 이외의 영역은, 애노드 콘택트 구멍(D17)으로부터 인출된 애노드 인출 전극이다.
인출 전극(DL1)은, 절연막(D15)의 표면으로부터 다이오드 셀(DD1, DD3)의 콘택트 구멍(D16) 내에 인입하여, 각 콘택트 구멍(D16) 내에서 다이오드 셀(DD1, DD3)의 각 n+형 영역(D10)에 오믹 접촉하고 있다. 인출 전극(DL1)에 있어서, 콘택트 구멍(D16) 내에서 다이오드 셀(DD1, DD3)에 접속되어 있는 부분은, 셀 접속부(DC1, DC3)를 구성하고 있다. 마찬가지로, 인출 전극(DL2)은, 절연막(D15)의 표면으로부터 다이오드 셀(DD2, DD4)의 콘택트 구멍(D16) 내에 인입하여, 각 콘택트 구멍(D16) 내에서 다이오드 셀(DD2, DD4)의 각 n+형 영역(D10)에 오믹 접촉하고 있다. 인출 전극(DL2)에 있어서, 콘택트 구멍(D16) 내에서 다이오드 셀(DD2, DD4)에 접속되어 있는 부분은, 셀 접속부(DC2, DC4)를 구성하고 있다. 애노드 전극막(D4A)은, 절연막(D15)의 표면으로부터 콘택트 구멍(D17)의 내측으로 연장되어 있어, 콘택트 구멍(D17) 내에서 p+형의 반도체 기판(D2)에 오믹 접촉하고 있다. 캐소드 전극막(D3A) 및 애노드 전극막(D4A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다.
전극막으로서는, 이 실시 형태에서는, AlSi막을 사용하고 있다. AlSi막을 사용하면, 반도체 기판(D2)의 표면에 p+형 영역을 형성하지 않고, 애노드 전극막(D4A)을 p+형의 반도체 기판(D2)에 오믹 접촉시킬 수 있다. 즉, 애노드 전극막(D4A)을 p+형의 반도체 기판(D2)에 직접 접촉시켜서 오믹 접합을 형성할 수 있다. 따라서, p+형 영역을 형성하기 위한 공정을 생략할 수 있다.
캐소드 전극막(D3A)과 애노드 전극막(D4A)의 사이는, 슬릿(D18)에 의해 분리되어 있다. 인출 전극(DL1)은, 다이오드 셀(DD1)로부터 다이오드 셀(DD3)을 지나 캐소드 패드(D5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(DL2)은, 다이오드 셀(DD2)로부터 다이오드 셀(DD4)을 지나 캐소드 패드(D5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(DL1, DL2)은, n+형 영역(D10)으로부터 캐소드 패드(D5)까지 사이의 도처에서 균일한 폭(W1, W2)을 각각 갖고 있으며, 그러한 폭(W1, W2)은, 셀 접속부(DC1, DC2, DC3, DC4)의 폭보다 넓다. 셀 접속부(DC1 내지 DC4)의 폭은, 인출 전극(DL1, DL2)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(DL1, DL2)의 선단부는, n+형 영역(D10)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(DL1, DL2)의 기단부는, 캐소드 패드(D5)에 접속되어 있다. 슬릿(D18)은, 인출 전극(DL1, DL2)을 테 두르는 것처럼 형성되어 있다. 한편, 애노드 전극막(D4A)은, 거의 일정한 폭의 슬릿(D18)에 대응한 간격을 두고, 캐소드 전극막(D3A)을 둘러싸도록, 절연막(D15)의 표면에 형성되어 있다. 애노드 전극막(D4A)은, 소자 형성면(D2a)의 길이 방향을 따라서 연장되는 빗살 모양 부분과, 직사각형 영역을 포함하는 애노드 패드(D6)를 일체적으로 갖고 있다.
캐소드 전극막(D3A) 및 애노드 전극막(D4A)은, 예를 들어 질화막을 포함하는 패시베이션막(D20)(도 66에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(D20)의 위에는 폴리이미드 등의 수지막(D21)이 형성되어 있다. 패시베이션막(D20) 및 수지막(D21)을 관통하도록, 캐소드 패드(D5)를 노출시키는 패드 개구(D22)와, 애노드 패드(D6)를 노출시키는 패드 개구(D23)가 형성되어 있다. 패드 개구(D22, D23)에 외부 접속 전극(D3B, D4B)이 각각 매립되어 있다. 패시베이션막(D20) 및 수지막(D21)은, 보호막을 구성하고 있어, 인출 전극(DL1, DL2) 및 pn 접합 영역(D11)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 칩 다이오드(D1)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(D3B, D4B)은, 수지막(D21)의 표면보다 낮은 위치(반도체 기판(D2)에 가까운 위치)에 표면을 가져도 되고, 수지막(D21)의 표면으로부터 돌출되어 있어, 수지막(D21)보다 높은 위치(반도체 기판(D2)으로부터 먼 위치)에 표면을 가져도 된다. 도 67에는, 외부 접속 전극(D3B, D4B)이 수지막(D21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(D3B, D4B)은, 예를 들어 전극막(D3A, D4A)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
각 다이오드 셀(DD1 내지 DD4)에서는, p형의 반도체 기판(D2)과 n+형 영역(D10)의 사이에 pn 접합 영역(D11)이 형성되어 있고, 따라서, 각각 pn 접합 다이오드가 형성되어 있다. 그리고, 복수의 다이오드 셀(DD1 내지 DD4)의 n+형 영역(D10)이 캐소드 전극(D3)에 공통으로 접속되고, 다이오드 셀(DD1 내지 DD4)의 공통의 p형 영역인 p+형의 반도체 기판(D2)이 애노드 전극(D4)에 공통으로 접속되어 있다. 이에 의해, 반도체 기판(D2) 위에 형성된 복수의 다이오드 셀(DD1 내지 DD4)은, 모두 병렬로 접속되어 있다.
도 70은, 칩 다이오드(D1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 다이오드 셀(DD1 내지 DD4)에 의해 각각 구성되는 pn 접합 다이오드는, 캐소드측이 캐소드 전극(D3)에 의해 공통 접속되고, 애노드측이 애노드 전극(D4)에 의해 공통 접속됨으로써, 모두 병렬로 접속되어 있고, 이에 의해, 전체적으로 1개의 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 칩 다이오드(D1)는 복수의 다이오드 셀(DD1 내지 DD4)을 갖고 있고, 각 다이오드 셀(DD1 내지 DD4)이 pn 접합 영역(D11)을 갖고 있다. pn 접합 영역(D11)은, 다이오드 셀(DD1 내지 DD4)마다 분리되어 있다. 그로 인해, 칩 다이오드(D1)는, pn 접합 영역(D11)의 주위 길이, 즉, 반도체 기판(D2)에서의 n+형 영역(D10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(D11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, ESD 내량의 향상을 도모할 수 있다. 즉, 칩 다이오드(D1)를 소형으로 형성하는 경우에도, pn 접합 영역(D11)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(D1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
도 71은, 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대하여 ESD 내량을 측정한 실험 결과를 나타낸다. 이 실험 결과로부터, pn 접합 영역의 주위 길이가 길어질수록, ESD 내량이 커지는 것을 알 수 있다. 4개 이상의 다이오드 셀을 반도체 기판 위에 형성한 경우에, 8kV를 초과하는 ESD 내량을 실현할 수 있었다.
또한, 이 실시 형태에서는, 인출 전극(DL1, DL2)의 폭(W1, W2)이, 셀 접속부(DC1 내지 DC4)로부터 캐소드 패드(D5)까지의 사이의 도처에서, 셀 접속부(DC1 내지 DC4)의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 제공할 수 있다.
또한, 이 실시 형태에서는, 캐소드 패드(D5)를 향한 직선 위에 배열한 복수의 다이오드 셀(DD1, DD3; DD2, DD4)이 직선 형상의 공통의 인출 전극(DL1, DL2)에 의해, 캐소드 패드(D5)에 접속되어 있다. 이에 의해, 다이오드 셀(DD1 내지 DD4)로부터 캐소드 패드(D5)까지의 인출 전극의 길이를 최소로 할 수 있기 때문에, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 복수의 다이오드 셀(DD1, DD3; DD2, DD4)에서 하나의 인출 전극(DL1; DL2)을 공유할 수 있기 때문에, 다수의 다이오드 셀(DD1 내지 DD4)을 형성하여 다이오드 접합 영역(pn 접합 영역(D11))의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판(D2) 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 신뢰성을 한층 향상시킬 수 있다.
또한, 인출 전극(DL1, DL2)의 단부가 n+형 영역(D10)의 형상(다각형)에 정합하도록 부분 다각형 형상으로 되어 있으므로, 인출 전극(DL1, DL2)의 점유 면적을 작게 하면서, n+형 영역(D10)과 접속할 수 있다. 또한, 반도체 기판(D2)의 한쪽의 표면인 소자 형성면(D2a)에 캐소드측 및 애노드측의 외부 접속 전극(D3B, D4B)이 모두 형성되어 있다. 따라서, 도 72에 도시한 바와 같이, 소자 형성면(D2a)을 실장 기판(D25)에 대향시켜서, 외부 접속 전극(D3B, D4B)을 땜납(D26)에 의해 실장 기판(D25) 위에 접합함으로써, 칩 다이오드(D1)를 실장 기판(D25) 위에 표면 실장한 회로 어셈블리를 구성할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드(D1)를 제공할 수 있고, 소자 형성면(D2a)을 실장 기판(D25)의 실장면에 대향시킨 페이스 다운 접합에 의해, 와이어리스 본딩에 의해 칩 다이오드(D1)를 실장 기판(D25)에 접속할 수 있다. 이에 의해, 실장 기판(D25) 위에서의 칩 다이오드(D1)의 점유 공간을 작게 할 수 있다. 특히, 실장 기판(D25) 위에서의 칩 다이오드(D1)의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(D2) 위에 절연막(D15)이 형성되어 있고, 그 절연막(D15)에 형성된 콘택트 구멍(D16)을 통해 다이오드 셀(DD1 내지 DD4)에 인출 전극(DL1, DL2)의 셀 접속부(DC1 내지 DC4)가 접속되어 있다. 그리고, 콘택트 구멍(D16)의 밖의 영역에서 절연막(D15) 위에 캐소드 패드(D5)가 배치되어 있다. 즉, pn 접합 영역(D11)의 바로 위로부터 이격된 위치에 캐소드 패드(D5)가 설치되어 있다. 또한, 절연막(D15)에 형성된 콘택트 구멍(D17)을 통해 애노드 전극막(D4A)이 반도체 기판(D2)에 접속되어 있고, 콘택트 구멍(D17)의 밖의 영역에서 절연막(D15) 위에 애노드 패드(D6)가 배치되어 있다. 애노드 패드(D6)도 또한, pn 접합 영역(D11)의 바로 위로부터 이격된 위치에 있다. 이에 의해, 칩 다이오드(D1)를 실장 기판(D25)에 실장할 때에, pn 접합 영역(D11)에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역(D11)의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 칩 다이오드를 실현할 수 있다. 또한, 외부 접속 전극(D3B, D4B)을 설치하지 않고, 캐소드 패드(D5) 및 애노드 패드(D6)를 각각 캐소드 외부 접속부 및 애노드 접속부로 하고, 이들의 캐소드 패드(D5) 및 애노드 패드(D6)에 본딩 와이어를 접속하는 구성을 취할 수도 있다. 이 경우에도, 와이어 본딩시의 충격에 의해 pn 접합 영역(D11)이 파괴되는 것을 피할 수 있다.
또한, 이 실시 형태에서는, 애노드 전극막(D4A)이 AlSi막을 포함하고 있다. AlSi막은, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있어, 그로 인해, p+형 반도체 기판(D2)과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p+형 반도체 기판(D2)에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(D2)은, 코너부(D9)가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드(D1)의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드(D1)를 제공할 수 있다. 또한, 이 실시 형태에서는, 반도체 기판(D2)의 캐소드측 외부 접속 전극(D3B)에 가까운 짧은 변에 음극 방향을 나타내는 오목부(D8)가 형성되어 있으므로, 반도체 기판(D2)의 이면(소자 형성면(D2a)과는 반대측의 주면)에, 캐소드 마크를 표인할 필요가 없다. 오목부(D8)는, 칩 다이오드(D1)를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드(D1)의 크기가 미소해서 표인이 곤란한 경우에도 오목부(D8)를 형성하여, 캐소드의 방향을 표시할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드(D1)에 대해서도 캐소드 마크를 부여할 수 있다.
도 73은, 칩 다이오드(D1)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 74a 및 도 74b는, 도 73의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 67에 대응하는 절단면을 나타낸다. 도 75는, 반도체 기판(D2)의 원 기판으로서의 p+형 반도체 웨이퍼(DW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다. 우선, 반도체 기판(D2)의 원 기판으로서의 p+형 반도체 웨이퍼(DW)가 준비된다. 반도체 웨이퍼(DW)의 표면은 소자 형성면(DWa)이며, 반도체 기판(D2)의 소자 형성면(D2a)에 대응하고 있다. 소자 형성면(DWa)에는, 복수의 칩 다이오드(D1)에 대응한 복수의 칩 다이오드 영역(D1a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 칩 다이오드 영역(D1a)의 사이에는, 경계 영역(D80)이 설치되어 있다. 경계 영역(D80)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(DW)에 대하여 필요한 공정을 행한 후에, 경계 영역(D80)을 따라 반도체 웨이퍼(DW)를 분리함으로써, 복수의 칩 다이오드(D1)가 얻어진다.
반도체 웨이퍼(DW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(DW)의 소자 형성면(DWa)에, 열산화막이나 CVD 산화막 등의 절연막(D15)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(DS1), 그 위에 레지스트 마스크가 형성된다(DS2). 이 레지스트 마스크를 사용한 에칭에 의해, n+형 영역(D10)에 대응하는 개구가 절연막(D15)에 형성된다(DS3). 또한, 레지스트 마스크를 박리한 후에, 절연막(D15)에 형성된 개구로부터 노출되는 반도체 웨이퍼(DW)의 표층부에 n형 불순물이 도입된다(DS4). n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 되고, n형 불순물 이온(예를 들어인 이온)의 주입에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(DW)를 확산로 내에 반입하고, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(D15)의 개구 내에서 노출되는 반도체 웨이퍼(DW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(D15)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(DS5), 반도체 웨이퍼(DW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(DS6). 이에 의해, 반도체 웨이퍼(DW)의 표층부에 n+형 영역(D10)이 형성된다.
계속해서, 콘택트 구멍(D16, D17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(D15)의 위에 형성된다(DS7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(D15)에 콘택트 구멍(D16, D17)이 형성된다(DS8). 그 후, 레지스트 마스크가 박리된다. 계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(D3) 및 애노드 전극(D4)을 구성하는 전극막이 절연막(D15) 위에 형성된다(DS9). 이 실시 형태에서는, AlSi를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(D18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(DS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(D18)이 형성된다(DS11). 슬릿(D18)의 폭은 3㎛ 정도이어도 된다. 이에 의해, 상기 전극막이, 캐소드 전극막(D3A) 및 애노드 전극막(D4A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(D20)이 형성되고(DS12), 또한 폴리이미드 등을 도포함으로써 수지막(D21)이 형성된다(DS13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(D23, D24)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝DS14). 이에 의해, 패드 개구(D23, D24)에 대응한 개구를 갖는 수지막(D21)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(DS15). 그리고, 수지막(D21)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(D20)에 패드 개구(D22, D23)가 형성된다(DS16). 그 후, 패드 개구(D22, D23) 내에 외부 접속 전극(D3B, D4B)이 형성된다(DS17). 외부 접속 전극(D3B, D4B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(D80)(도 75 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(D83)(도 74a 참조)가 형성된다(DS18). 이 레지스트 마스크(D83)를 통해 플라즈마 에칭이 행해지고, 그에 의해, 도 74a에 도시한 바와 같이, 반도체 웨이퍼(DW)가 그 소자 형성면(DWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(D80)을 따라, 절단용의 홈(D81)이 형성된다(DS19). 레지스트 마스크(D83)가 박리된 후, 도 74b에 도시한 바와 같이, 반도체 웨이퍼(DW)가 이면(DWb)으로부터, 홈(D81)의 저부에 도달할 때까지 연삭된다(DS20). 이에 의해, 복수의 칩 다이오드 영역(D1a)이 개편화되어, 상술한 구조의 칩 다이오드(D1)를 얻을 수 있다.
경계 영역(D80)에 홈(D81)을 형성하기 위한 레지스트 마스크(D83)는, 도 75에 도시한 바와 같이, 칩 다이오드 영역(D1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(D1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(D84)를 갖고 있다. 라운드 형상부(D84)는, 칩 다이오드 영역(D1a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 또한, 경계 영역(D80)에 홈(D81)을 형성하기 위한 레지스트 마스크(D83)는, 칩 다이오드 영역(D1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(D1a)의 내측을 향해 오목해진 오목부(D85)를 갖고 있다. 따라서, 이 레지스트 마스크(D83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(D81)을 형성하면, 홈(D81)은, 칩 다이오드 영역(D1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(D1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖고, 칩 다이오드 영역(D1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(D1a)의 내측을 향해 오목해진 오목부를 갖게 된다. 따라서, 칩 다이오드 영역(D1a)을 반도체 웨이퍼(DW)로부터 잘라내기 위한 홈(D81)을 형성하는 공정에서, 동시에, 칩 다이오드(D1)의 네 코너의 코너부(D9)를 라운드 형상으로 정형할 수 있고, 또한 하나의 짧은 변(캐소드측의 짧은 변)에 캐소드 마크로서의 오목부(D8)를 형성할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(D9)를 라운드 형상으로 가공할 수 있고, 또한 캐소드 마크로서의 오목부(D8)를 형성할 수 있다.
이 실시 형태에서는, 반도체 기판(D2)이 p형 반도체를 포함하고 있으므로, 반도체 기판(D2) 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는 저항률의 면내 편차가 크므로, n형 반도체 웨이퍼를 사용할 때에는, 그 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이것은, n형 불순물의 편석 계수가 작기 때문에, 반도체 웨이퍼의 모체가 되는 잉곳(예를 들어 실리콘 잉곳)을 형성할 때에, 웨이퍼의 중심부와 주연부에서 저항률의 차가 커지기 때문이다. 이에 반해, p형 불순물의 편석 계수는 비교적 크므로, p형 반도체 웨이퍼는 저항률의 면내 편차가 적다. 따라서, p형 반도체 웨이퍼를 사용함으로써, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p+형 반도체 기판(D2)을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
도 76a 및 도 76b는, AlSi 전극막과 p+형 반도체 기판의 오믹 접촉을 설명하기 위한 도면이다. 도 76a는, p+형 실리콘 기판 위에 AlSi막을 형성했을 때의, p+형 실리콘 기판과 AlSi막의 사이에서의 전압 대 전류 특성을 나타낸다. 인가 전압에 대하여 전류가 비례하고 있어, 양호한 오믹 접촉이 형성되어 있음을 알 수 있다. 도 76b에는, 비교를 위해서, p+형 실리콘 기판 위에 형성하는 전극막을, Ti막, TiN막 및 AlCu막을 기판 표면으로부터 순서대로 적층한 적층막으로 구성했을 경우에 있어서의 마찬가지인 특성을 곡선(D90)으로 나타낸다. 전압 대 전류 특성이 리니어한 특성으로 되어 있지 않아, 오믹 접촉을 얻을 수 없음을 알 수 있다. 한편, p+형 실리콘 기판의 표면에, 보다 고농도로 p형 불순물을 도입한 고농도 영역을 형성하고, 그 고농도 영역에 대하여 Ti막, TiN막 및 AlCu막을 기판 표면으로부터 순서대로 적층한 적층막을 포함하는 전극막을 접촉시킨 경우의 전압 대 전류 특성을 곡선(D91)으로 나타낸다. 이 경우에는, 전압 대 전류 특성이 리니어한 특성으로 되어 있어, 양호한 오믹 접촉이 얻어졌음을 알 수 있다. 이러한 점에서, 전극막으로서 AlSi막을 사용함으로써, p+형 반도체 기판에 고농도 영역을 형성하지 않고, p+형 반도체 기판에 오믹 접촉하는 캐소드 전극막 및 애노드 전극막을 형성할 수 있고, 그에 의해, 제조 공정을 간단하게 할 수 있음을 알 수 있다.
도 77은, 칩 다이오드(D1)의 제너 전압(Vz)의 조정에 관한 특징을 설명하기 위한 도면이다. 즉, 칩 다이오드(D1)를 제너 다이오드로서 구성하는 경우의 제너 전압 조정에 관한 특징이 나타나 있다. 보다 구체적으로 설명하면 n+형 영역(D10)을 형성하기 위해서 n형 불순물(예를 들어 인)을 반도체 기판(D2)의 표층부에 도입한 후, 그 도입된 불순물을 활성화하기 위한 열처리(드라이브)가 행해진다. 이 열처리의 온도 및 시간에 따라 제너 전압이 변화한다. 구체적으로는, 열처리 시에 반도체 기판(D2)에 가해지는 열량이 많을수록, 제너 전압이 높아지는 경향이 있다. 이 경향을 이용하여 제너 전압을 조정할 수 있다. 도 77로부터 이해되는 바와 같이, 제너 전압은, 불순물의 도우즈량보다, 열처리 시의 열량에 크게 의존하고 있다.
도 78은, 제너 전압(Vz)의 조정에 관한 다른 특징을 설명하기 위한 도면이다. 구체적으로는, 반도체 기판(D2)에 도입된 n형 불순물을 활성화하기 위한 열처리 시의 온도에 대한 제너 전압의 변화가 나타나 있고, 곡선(D93)은 저항률이 비교적 낮은(예를 들어 5mΩ) 반도체 기판을 사용한 경우의 제너 전압을 나타내고, 곡선(D94)은 저항률이 비교적 높은(예를 들어 15 내지 18mΩ) 반도체 기판을 사용한 경우의 제너 전압을 나타내고 있다. 곡선(D93, D94)의 비교로부터, 제너 전압이 반도체 기판의 저항률에 의존하는 것을 알 수 있다. 따라서, 목적으로 하는 제너 전압에 따라서 적절한 저항률의 반도체 기판을 적용함으로써, 제너 전압을 설계값에 맞출 수 있다.
도 79는, 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(D201)은, 편평한 직육면체 형상의 하우징(D202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(D202)은 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있으며, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(D202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(D203)의 표시면이 노출되어 있다. 표시 패널(D203)의 표시면은, 터치 패널을 구성하고 있어, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(D203)은, 하우징(D202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(D203)의 하나의 짧은 변을 따르도록, 조작 버튼(D204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(D204)이 표시 패널(D203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(D204) 및 터치 패널을 조작함으로써, 스마트폰(D201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(D203)의 다른 하나의 짧은 변의 근방에는, 스피커(D205)가 배치되어 있다. 스피커(D205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(D204)의 가까이에는, 하우징(D202)의 하나의 측면에 마이크로폰(D206)이 배치되어 있다. 마이크로폰(D206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 80은, 하우징(D202)의 내부에 수용된 전자 회로 어셈블리(D210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(D210)는, 배선 기판(D211)과, 배선 기판(D211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(D212-D220)와, 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(D212), 원 세그 TV 수신 IC(D213), GPS 수신 IC(D214), FM 튜너 IC(D215), 전원 IC(D216), 플래시 메모리(D217), 마이크로컴퓨터(D218), 전원 IC(D219) 및 기저 대역 IC(D220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(D221, D225, D235), 칩 저항기(D222, D224, D233), 칩 캐패시터(D227, D230, D234) 및 칩 다이오드(D228, D231)를 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(D211)의 실장면 위에 실장되어 있다. 칩 다이오드(D228, D231)에는, 상술한 어느 하나의 실시 형태에 따른 칩 다이오드를 적용할 수 있다.
전송 처리 IC(D212)는, 표시 패널(D203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(D203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(D203)과의 접속을 위해서, 전송 처리 IC(D212)에는, 플렉시블 배선(D209)이 접속되어 있다. 원 세그 TV 수신 IC(D213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(D213)의 근방에는, 복수의 칩 인덕터(D221)와, 복수의 칩 저항기(D222)가 배치되어 있다. 원 세그 TV 수신 IC(D213), 칩 인덕터(D221) 및 칩 저항기(D222)는, 원 세그 방송 수신 회로(D223)를 구성하고 있다. 칩 인덕터(D221) 및 칩 저항기(D222)는, 정확하게 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(D223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(D214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(D201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. FM 튜너 IC(D215)는, 그 근방에서 배선 기판(D211)에 실장된 복수의 칩 저항기(D224) 및 복수의 칩 인덕터(D225)와 함께, FM 방송 수신 회로(D226)를 구성하고 있다. 칩 저항기(D224) 및 칩 인덕터(D225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(D226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(D216)의 근방에는, 복수의 칩 캐패시터(D227) 및 복수의 칩 다이오드(D228)가 배선 기판(D211)의 실장면에 실장되어 있다. 전원 IC(D216)는, 칩 캐패시터(D227) 및 칩 다이오드(D228)와 함께 전원 회로(D229)를 구성하고 있다. 플래시 메모리(D217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(D201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다.
마이크로컴퓨터(D218)는, CPU, ROM 및 RAM을 내장하고 있고, 각종 연산 처리를 실행함으로써, 스마트폰(D201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(D218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 전원 IC(D219)의 가까이에는, 복수의 칩 캐패시터(D230) 및 복수의 칩 다이오드(D231)가 배선 기판(D211)의 실장면에 실장되어 있다. 전원 IC(D219)는, 칩 캐패시터(D230) 및 칩 다이오드(D231)와 함께, 전원 회로(D232)를 구성하고 있다.
기저 대역 IC(D220)의 가까이에는, 복수의 칩 저항기(D233), 복수의 칩 캐패시터(D234) 및 복수의 칩 인덕터(D235)가, 배선 기판(D211)의 실장면에 실장되어 있다. 기저 대역 IC(D220)는, 칩 저항기(D233), 칩 캐패시터(D234) 및 칩 인덕터(D235)와 함께, 기저 대역 통신 회로(D236)를 구성하고 있다. 기저 대역 통신 회로(D236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(D229, D232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(D212), GPS 수신 IC(D214), 원 세그 방송 수신 회로(D223), FM 방송 수신 회로(D226), 기저 대역 통신 회로(D236), 플래시 메모리(D217) 및 마이크로컴퓨터(D218)에 공급된다. 마이크로컴퓨터(D218)는, 전송 처리 IC(D212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(D212)로부터 표시 패널(D203)에 표시 제어 신호를 출력하여 표시 패널(D203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(D204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(D223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(D203)에 출력하고, 수신된 음성을 스피커(D205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(D218)에 의해 실행된다. 또한, 스마트폰(D201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(D218)는, GPS 수신 IC(D214)가 출력하는 위치 정보를 취득하고, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(D204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(D218)는, FM 방송 수신 회로(D226)를 기동하여, 수신된 음성을 스피커(D205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(D217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(D218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(D218)는, 필요에 따라, 플래시 메모리(D217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(D217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(D236)에 의해 실현된다. 마이크로컴퓨터(D218)는, 기저 대역 통신 회로(D236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다. 이상, 제5 발명의 실시 형태에 대하여 설명했지만, 제5 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 실시 형태에서는, 4개의 다이오드 셀이 반도체 기판 위에 형성된 예를 나타냈지만, 반도체 기판 위에 2개 또는 3개의 다이오드 셀이 형성되어 있어도 되고, 4개 이상의 다이오드 셀이 형성되어 있어도 된다.
또한, 상술한 실시 형태에서는, pn 접합 영역이 평면에서 보아 정팔각형으로 형성되어 있는 예를 나타냈지만, 변의 수가 3개 이상의 임의의 다각형 형상으로 pn 접합 영역을 형성해도 되고, 그것들의 평면 형상을 원형이나 타원형으로 할 수도 있다. pn 접합 영역의 형상을 다각형 형상으로 하는 경우에, 그것들은 정다각형 형상일 필요는 없고, 변의 길이가 2종류 이상의 다각형에 의해 그것들의 영역을 형성해도 된다. 또한, pn 접합 영역은, 동일한 크기로 형성될 필요는 없고, 서로 다른 크기의 접합 영역을 각각 갖는 복수의 다이오드 셀이 반도체 기판 위에 혼재되어 있어도 된다. 또한, 반도체 기판 위에 형성되는 pn 접합 영역의 형상은, 1종일 필요는 없고, 2종 이상의 형상의 pn 접합 영역이 반도체 기판 위에서 혼재되어 있어도 된다.
[6] 제6 발명에 대하여
특허문헌 2(일본 특허 공개 평8-316001호 공보)는, 칩 부품의 오버코트층을 감광성 재료로 형성하고, 이 오버코트층에 자외선을 조사함으로써 표인을 형성하는 기술을 개시하고 있다. 표인은, 예를 들어 칩 부품의 일례인 칩 저항기의 저항값이나 정밀도 등을 나타내거나, 칩 부품의 다른 예인 칩 다이오드의 제품명이나 캐소드 방향(극성 방향)을 나타내기 위해 사용된다.
이러한 표인은, 자동 실장기에 구비된 화상 인식 기능에 의해 인식되어, 칩 부품을 실장하기 위해 이용된다. 그러나, 특허문헌 2에 기재된 기술에서는, 표인을 형성하기 위한 특별한 공정이 필요하다. 이로 인해, 칩 부품의 생산성을 제한할 우려가 있다. 또한, 소형 전자 기기에 탑재되는 극도로 소형의 칩 부품에 대한 표인은 용이하지 않으며, 금후 점점 소형의 칩 부품이 요망되게 되면, 종래의 표인 기술을 적용할 수 없게 될 우려가 있다.
제6 발명은, 칩 부품의 생산성을 손상시키지 않고 표인이 실시된 극소형의 칩 부품 및 그 제조 방법을 제공하는 것을 주된 목적으로 한다. 제6 발명은 또한, 정보를 나타내는 외관상의 특징이 부여된 극소형의 칩 부품 및 그 제조 방법을 제공하는 것을 다른 목적으로 한다. 또한 제6 발명은, 표인이 실시된 극소형의 칩 부품을 구비한 회로 어셈블리 및 전자 기기를 제공하는 것을 목적으로 한다.
제6 발명은, 다음과 같은 특징을 갖고 있다.
E1. 기판과, 상기 기판 위에 형성된 소자와, 상기 기판 위에 형성된 전극을 포함하고, 상기 기판의 주연부에, 상기 소자에 관한 정보를 나타내는 요철이 형성되어 있는 것을 특징으로 하는, 칩 부품.
E2. 상기 기판은, 평면에서 보아 대략 직사각형이며, 상기 주연부는, 평면에서 보면 한 변을 포함하는 것을 특징으로 하는, 「E1.」에 기재된 칩 부품.
E3. 상기 요철은, 상기 기판의 주연부에 미리 정해진 복수의 마크 형성 위치에서 선택한 1개 이상의 마크 형성 위치에 형성된 오목 마크를 포함하는 것을 특징으로 하는, 「E1.」 또는 「E2.」에 기재된 칩 부품.
E4. 상기 1개 이상의 오목 마크의 위치의 패턴에 의해 정보가 표시되어 있는 것을 특징으로 하는, 「E3.」에 기재된 칩 부품.
E5. 상기 오목 마크의 위치의 패턴은, 적어도 3개의 오목 마크의 위치 패턴을 포함하고, 1개의 위치 패턴에서의 오목 마크의 유무에 의해 표현되는 2치 정보의 3승의 정보 표시량을 구비하고 있는 것을 특징으로 하는, 「E4.」에 기재된 칩 부품.
E6. 상기 요철은, 복수의 마크 길이에서 선택한 1개의 마크 길이에 걸쳐 상기 기판의 주연부를 따라 연장된 오목 마크를 포함하는 것을 특징으로 하는, 「E1.」 또는 「E2.」에 기재된 칩 부품.
E7. 상기 오목 마크의 마크 길이에 의해 정보가 표시되어 있는 것을 특징으로 하는, 「E6.」에 기재된 칩 부품.
E8. 상기 요철은, 상기 기판의 주연부에 미리 정해진 복수의 마크 형성 위치에서 선택한 1개 이상의 마크 형성 위치에 형성된 볼록 마크를 포함하는 것을 특징으로 하는, 「E1.」 또는 「E2.」에 기재된 칩 부품.
E9. 상기 1개 이상의 볼록 마크의 위치의 패턴에 의해 정보가 표시되어 있는 것을 특징으로 하는, 「E8.」에 기재된 칩 부품.
E10. 상기 볼록 마크의 위치의 패턴은, 적어도 3개의 볼록 마크의 위치 패턴을 포함하고, 1개의 위치 패턴에서의 볼록 마크의 유무에 의해 표현되는 2치 정보의 3승의 정보 표시량을 구비하고 있는 것을 특징으로 하는, 「E9.」에 기재된 칩 부품.
E11. 상기 요철은, 복수의 마크 길이에서 선택한 1개의 마크 길이에 걸쳐 상기 기판의 주연부를 따라 연장된 볼록 마크를 포함하는 것을 특징으로 하는, 「E1.」 또는 「E2.」에 기재된 칩 부품.
E12. 상기 볼록 마크의 마크 길이에 의해 정보가 표시되어 있는 것을 특징으로 하는, 「E11.」에 기재된 칩 부품.
E13. 상기 요철은, 「E3.」 내지 「E7.」 중 어느 한 항에 기재된 오목 마크 및 「E8.」 내지 「E12.」 중 어느 한 항에 기재된 볼록 마크의 조합을 포함하는 것을 특징으로 하는, 「E1.」 또는 「E2.」에 기재된 칩 부품.
E14. 상기 요철은, 당해 칩 부품의 평면에서 보아, 당해 칩 부품의 무게 중심에 대하여 비대칭인 패턴으로 형성되어 있고, 상기 전극의 극성을 나타내고 있는 것을 특징으로 하는, 「E1.」 내지 「E13.」 중 어느 한 항에 기재된 칩 부품.
E15. 상기 요철은, 상기 기판의 한 변에만 형성되어 있고, 상기 전극의 극성을 나타내고 있는 것을 특징으로 하는, 「E2.」 내지 「E13.」 중 어느 한 항에 기재된 칩 부품.
E16. 상기 소자가 다이오드를 포함하고, 상기 요철이 상기 다이오드의 캐소드에 접속된 전극의 방향을 나타내고 있는 것을 특징으로 하는, 「E14.」 또는 「E15.」에 기재된 칩 부품.
E17. 상기 소자가 저항막, 용량막 또는 인덕턴스 막 중 어느 하나이며, 상기 칩 부품이 칩 저항기, 칩 콘덴서 또는 칩 인덕터 중 어느 하나인 것을 특징으로 하는, 「E1.」 내지 「E13.」 중 어느 한 항에 기재된 칩 부품.
E18. 실장 기판과, 상기 실장 기판에 실장된 「E1.」 내지 「E17.」 중 어느 한 항에 기재된 칩 부품을 포함하는 것을 특징으로 하는 회로 어셈블리.
E19. 하우징과, 상기 하우징에 수용된 「E18.」에 기재된 회로 어셈블리를 포함하는 것을 특징으로 하는 전자 기기.
E20. 기판 위의 복수의 칩 부품 형성 영역에 각각 소자를 형성하는 공정과, 상기 기판 위의 상기 복수의 칩 부품 형성 영역에 상기 소자에 전기적으로 접속된 전극을 각각 형성하는 공정과, 상기 복수의 칩 부품 형성 영역의 사이의 경계 영역을 따라, 상기 칩 부품 형성 영역의 주연부에 상기 소자에 관한 정보를 나타내는 요철을 갖는 홈을 형성하는 공정과, 상기 기판을 상기 홈이 형성된 면과는 반대측의 면으로부터 상기 홈에 도달할 때까지 연삭함으로써, 상기 복수의 칩 부품 형성 영역을 상기 홈을 따라서 분할하여, 복수의 칩 부품으로 소편화하는 공정을 포함하는 것을 특징으로 하는, 칩 부품의 제조 방법.
E21. 상기 홈을 형성하는 공정은, 플라즈마 에칭을 포함하는 것을 특징으로 하는, 「E20.」에 기재된 칩 부품의 제조 방법.
제6 발명에 의하면, 복수의 칩 부품 영역을 갖는 원 기판을 칩 부품의 경계 영역을 따라 절단할 때에, 주연부에 동시에 요철을 형성한다. 따라서, 소자에 관한 정보를 형성하기 위한 전용의 공정을 마련할 필요가 없으므로, 칩 부품의 생산성을 향상시킬 수 있다. 또한, 주연부에 형성된 요철이 표인으로서 기능하여, 당해 요철에 의해 정보가 표시되므로, 칩 부품의 표면이나 이면에 표인을 형성하기 위한 큰 스페이스를 필요로 하지 않는다. 따라서, 극소형의 칩 부품에도 적용하는 것이 가능하다.
보다 구체적으로는, 「E1.」기재의 발명에 의하면, 기판의 주연부에, 소자에 관한 정보를 나타내는 요철이 형성되어 있으므로, 그 요철에 기초하여 소자의 극성 방향, 제품명, 제조 연월일 그 밖의 정보를 얻을 수 있다. 그리고, 자동 실장기는, 이 요철을 용이하게 인식할 수 있으므로, 자동 실장에도 적합한 칩 부품으로 할 수 있다. 「E2.」기재의 발명에 의하면, 정보를 나타내는 요철은 평면에서 보면 한 변에 형성되어 있으므로, 요철이 형성된 한 변의 위치에 기초하여, 칩 부품의 극성 방향 등을 적절하게 나타낼 수 있다.
「E3.」기재의 발명에 의하면, 칩 부품의 주연부가 돌출되어 있지 않아, 걸림 없는 오목 마크에 의해 정보를 표시할 수 있다. 「E4.」기재의 발명에 의하면, 오목 마크가 형성된 위치의 패턴에 의해 정보를 표시할 수 있기 때문에, 풍부한 정보량을 표시할 수 있다. 「E5.」기재와 같이, 오목 마크의 유무에 의한 2치 정보로서, 오목 마크를 형성하는 위치의 패턴을 적어도 3개 설치하면, 23의 정보량을 표시하는 것이 가능하게 된다. 따라서, 4개라면 24, 5개라면 25로 정보량을 늘릴 수 있다.
「E6.」기재의 발명에 의하면, 오목 마크의 길이를 변화시킴으로써 정보량을 적절하게 표시할 수 있다. 「E7.」기재의 발명도 마찬가지로, 오목 마크의 마크 길이에 의해 정보를 적절하면서도 또한 간이하게 나타낼 수 있다. 「E8.」기재의 발명에 의하면, 칩 부품의 주연부로부터 돌출된 볼록 마크에 의해 정보를 표시할 수 있어, 전극 패턴이 좁아지지 않고, 땜납 강도(실장 강도)가 저하되지 않는다.
「E9.」기재의 발명에 의하면, 볼록 마크가 형성된 위치의 패턴에 의해 정보를 표시할 수 있기 때문에, 풍부한 정보량을 표시할 수 있다. 「E10.」기재와 같이, 볼록 마크의 유무에 의한 2치 정보로서, 볼록 마크를 형성하는 위치의 패턴을 적어도 3개 설치하면, 23의 정보량을 표시하는 것이 가능하게 된다. 따라서, 4개라면 24, 5개라면 25로 정보량을 늘릴 수 있다.
「E11.」기재의 발명에 의하면, 볼록 마크의 길이를 변화시킴으로써 정보량을 적절하게 표시할 수 있다. 「E12.」기재의 발명도 마찬가지로, 볼록 마크의 마크 길이에 의해 정보를 적절하면서도 또한 간이하게 나타낼 수 있다. 「E13.」기재의 발명에 의하면, 오목 마크와 볼록 마크를 조합하여, 풍부한 정보의 표시를 할 수 있다.
「E14.」기재의 발명에 의하면, 칩 부품의 전극의 극성을 적절하게 표인할 수 있다. 「E15.」기재의 발명에 의하면, 칩 부품의 전극의 극성을 적절하게 표시할 수 있다. 「E16.」기재의 발명에 의하면, 칩 부품이 칩 다이오드의 경우에, 그 캐소드 전극의 방향을 적절하게 나타낼 수 있다.
「E17.」기재의 발명에 의하면, 본 발명의 요철을 사용한 정보 표시를, 칩 저항기, 칩 콘덴서 또는 칩 인덕터에 적용할 수 있다. 「E18.」기재의 발명에 의하면, 실장이 정확하고 또한 적절하게 행해진 고정밀도의 회로 어셈블리를 제공할 수 있다.
「E19.」기재의 발명에 의하면, 고정밀도이고 소형의 전자 기기를 제공할 수 있다.
「E20.」 및 「E21.」기재의 발명에 의하면, 표인을 형성하기 위한 특별한 공정을 사용하지 않고, 제조 공정의 일과정을 이용하여 요철 마크를 형성함으로써, 칩 부품의 생산성을 제한하지 않고, 칩 부품에 소정의 정보를 표인할 수 있다. 제6 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 81은, 제6 발명의 일 실시 형태에 따른 칩 부품의 외관 구성을 도시하는 사시도이다. 칩 부품(E1)은, 대략 직육면체 형상, 보다 구체적으로는 평면에서 보아 대략 직사각 형상으로, 각이 모따기되고, 일정한 두께를 갖는 기판(E2)을 갖는다. 기판(E2)의 크기(치수)는 예를 들어 길이(L)=0.6mm, 폭(W)=0.3mm, 두께(T)=0.3mm 정도의 작은 것이며, 제품에 따라서는, 이것보다 더 작다.
기판(E2)의 표면에는, 길이 방향으로 대향하는 양단에 치우쳐 한 쌍의 전극(E3, E4)이 형성되어 있다. 또한, 전극(E3, E4) 사이에 끼워진 기판(E2)의 표면의 중앙 영역(E5)은, 소자 형성 영역으로 되어 있고, 소자 형성 영역(E5)에는, 기능 소자가 매설 형성되어 있다. 기능 소자는, 예를 들어 저항체, 콘덴서, 인덕터, 다이오드 등이며, 기능 소자의 종류에 따라, 칩 부품(E1)은, 칩 저항기이거나, 칩 콘덴서이거나, 칩 인덕터이거나, 칩 다이오드이다.
이 실시 형태에 따른 칩 부품(E1)의 특징은, 기판(E2)의 주연부, 보다 구체적으로는 기판(E2)의 일측면(기판(E2)에서의 전극(E3)의 길이 방향으로 연장되는 한쪽 짧은 측면(E6))에, 상하 방향(기판(E2)의 두께 방향)으로 연장되는 복수, 이 실시 형태에서는 4개의 오목 마크(E7)(E7a, E7b, E7c, E7d)가 형성되어 있는 것이다. 오목 마크(E7)를 구성하는 상하 방향(기판(E2)의 두께 방향)으로 연장되는 긴 홈은, 그 길이 방향에 직교 방향에서 본 오목부 형태가, 반원호 형상이어도 되고, 직사각 형상이어도 되고, 평면 바닥을 갖지 않는 삼각 형상이어도 된다. 임의의 형태의 오목부이면 된다.
이 오목 마크(E7)는, 당해 오목 마크(E7)의 위치 및 수에 의해, 칩 부품의 극성 방향, 제품명, 제조 연월일 그 밖의 정보를 표시한다. 도 82a 내지 도 82c는, 칩 부품(E1)을 이면측에서 본 평면도(즉 칩 부품(E1)의 저면도)이며, 오목 마크(E7)의 구성을 설명하기 위한 도면이다. 도 82a에 도시한 바와 같이, 오목 마크(E7)는, 기판(E2)의 한쪽 짧은 측면(E6)(기판(E2)의 평면에서 보면 한 짧은 변)에, 등간격으로 형성된 4개의 오목 마크(E7a, E7b, E7c, E7d)를 갖는 구성으로 할 수 있다.
또한, 도 82b에 도시한 바와 같이, 오목 마크(E7)는, 양 외측에 위치하는 오목 마크(E7a, E7d)의 2개로 할 수 있다. 또는, 도 82c에 도시한 바와 같이, 오목 마크(E7)는, 3개의 오목 마크(E7a, E7c, E7d)로 할 수도 있다. 이와 같이, 한 짧은 변(E6)을 따라 예를 들어 4개의 오목 마크(E7)가 등간격으로 형성되는 구성으로 하고, 그 중의 임의의 오목 마크(E7)를 형성하고, 또한, 임의의 오목 마크(E7)는 형성하지 않는 구성으로 함으로써, 1개의 오목 마크(E7)의 유무에 의해, 2치 정보를 표시할 수 있다.
그리고, 2치 정보를 표시하는 오목 마크(E7)가, 이 실시 형태에서는 최대 4개 형성할 수 있기 때문에, 정보량으로서는, 2×2×2×2=24의 정보량을 구비한 칩 부품(E1)으로 할 수 있다. 이와 같이, 소형의 칩 부품(E1)에 대하여 그 짧은 변(E6)을 따라 정보를 나타내는 외관상의 특징(오목 마크(E7))이 구비되어 있어, 칩 부품(E1)에 필요한 정보를, 표인을 대신하는 방식으로 나타낼 수 있다. 그리고, 자동 실장기 등은, 칩 부품(E1)의 종류, 극성 방향, 제조 연월일 그 밖의 정보를 용이하게 인식할 수 있다. 이로 인해, 자동 실장에 적합한 칩 부품(E1)으로 할 수 있다.
도 83a 내지 도 83c는, 칩 부품(E1)을 이면측에서 본 평면도이며, 오목 마크(E7)의 변형예를 도시하는 도면이다. 도 83a의 칩 부품(E1)은, 기판(E2)의 한쪽 짧은 측면(E6)에, 그 짧은 측면(E6)의 길이 방향으로 연장되는 긴 오목 마크(E7x)가 형성된 구성예를 나타내고 있다. 이 긴 오목 마크(E7x)는, 도 83b 또는 도 83c에 도시한 바와 같이, 그 길이를 상이하게 한 오목 마크(E7y, E7z)로 할 수도 있다. 즉, 도 83a 내지 도 83c에 나타내는 실시 형태에서는, 기판(E2)의 한쪽 짧은 측면(E6)에 형성하는 오목 마크(E7)가, 그 폭이 상이한 구성으로 하여, 폭이 넓은 것, 폭의 중간 정도인 것 및 폭이 좁은 것의 3종류 E7x, E7y, E7z에 의해 정보를 표시하는 형태로 되어 있다.
또한, 기판(E2)의 짧은 측면(E6)에 형성하는 오목 마크(E7)는, 도 82a 내지 도 82c를 참조하여 설명한 폭이 일정한 복수의 오목 마크(E7a, E7b, E7c, E7d)와, 도 83a 내지 도 83c를 참조하여 설명한 폭이 변화하는 오목 마크(E7x, E7y, E7z)를 조합하여, 도 84a에 나타내는 폭이 넓은 오목 마크(E7y)와 일정 폭의 오목 마크(E7d)의 조합, 또는, 도 84b에 도시한 바와 같이, 폭이 좁은 오목 마크(E7z)와 폭의 일정한 오목 마크(E7a)의 조합과 같이, 오목 마크(E7)의 종류와 위치를 변화시켜, 오목 마크(E7)에 의해 표시할 수 있는 정보의 종류를 풍부하게 할 수 있다.
도 85는, 칩 부품(E1)의 제조 공정의 일부를 설명하기 위한 도해적인 평면도이다. 칩 부품(E1)은, 기판(원 기판)(E2) 위에 매트릭스 형상으로 배열되도록, 복수 개의 칩 부품이 일괄하여 원 기판(E2) 위에 형성된다. 그리고 형성된 복수 개의 칩 부품(E1)은, 경계 영역(E8)을 따라 절단 분리되어, 개개의 칩 부품(E1)으로 된다. 경계 영역(E8)은, 칩 부품(E1)의 주위를 둘러싸도록 격자 형상으로 연장되어 있다. 경계 영역(E8)은, 기판(원 기판)(E2)의 표면측으로부터, 예를 들어 에칭에 의해 파내려 갈 수 있다. 에칭은, 예를 들어 플라즈마 에칭이 사용된다.
경계 영역(E8)이 에칭됨으로써, 도 86에 나타내는 도해적인 단면도와 같이, 기판(원 기판)(E2)은, 경계 영역(E8) 부분에 분리 홈(E8a)이 형성된다. 이 분리 홈(E8a)을 형성할 때에, 칩 부품(E1)의 한쪽 짧은 측면(E6)을 따라, 상술한 오목 마크(E7)를 동시에 형성할 수 있다. 즉, 경계 영역(E8)을 플라즈마 에칭할 때에, 에칭용의 마스크를 연구하여, 플라즈마 에칭에 의해 오목 마크(E7)가 동시에 형성되도록 한다.
그리고 그 후, 원 기판(E2)은, 그 이면측에서부터 연삭되어, 연삭이 경계 홈(E8a)의 바닥에 달함으로써, 각 칩 부품(E1)은 개개의 칩 부품(E1)으로 분리되어서, 칩 부품(E1)이 완성된다. 이와 같이, 이 실시 형태의 제조 방법에서는, 복수의 칩 부품 영역을 갖는 원 기판을, 칩 부품의 경계 영역을 따라서 절단할 때에, 주연부에 동시에 오목 마크(E7)를 형성한다. 따라서, 칩 부품(E1)에 관한 정보를 기록하기 위한 전용의 공정을 마련할 필요가 없으므로, 칩 부품(E1)의 생산성을 향상시킬 수 있다. 또한, 한쪽 짧은 측면(E6)에 형성된 오목 마크(E7)에 의해 칩 부품(E1)의 정보가 표시되므로, 칩 부품(E1)의 표면이나 이면에 표인을 형성하기 위한 큰 스페이스를 필요로 하지 않는다. 따라서, 극소형의 칩 부품에도 적용하는 것이 가능하다.
상술한 실시 형태에서는, 칩 부품(E1)의 기판(E2)에서의 한쪽 짧은 측면(E6)에 오목 마크(E7)(E7a, E7b, E7c, E7d, E7x, E7y, E7z)를 형성하는 구성을 설명하였다. 그러나, 오목 마크(E7)의 형성 위치는, 한쪽 짧은 측면(E6)에 한정되는 것은 아니며, 기판(E2)의 주연부에 형성되어 있으면 된다. 상기 실시 형태에 따른 칩 부품(E1)에서는, 기판(E2)의 주연부에, 상하 방향으로 연장되는 복수의 오목 마크(E7)가 형성된 실시 형태를 설명했지만, 오목 마크(E7) 대신에 볼록 마크로 해도 된다.
볼록 마크가 설치된 실시 형태를, 이하에 구체적으로 도면을 참조하여 설명한다. 도 87은, 제6 발명의 다른 실시 형태에 따른 칩 부품의 외관 구성을 도시하는 사시도이다. 칩 부품(E1)은, 대략 직육면체 형상, 보다 구체적으로는 평면에서 보아 대략 직사각 형상으로, 각이 모따기되고, 일정한 두께를 갖는 기판(E2)을 갖는다. 기판(E2)의 크기(치수)는, 예를 들어 길이(L)=0.6mm, 폭(W)=0.3mm, 두께(T)=0.3mm 정도의 작은 것이며, 제품에 따라서는, 이것보다 더 작다.
기판(E2)의 표면에는, 길이 방향으로 대향하는 양단에 치우쳐 한 쌍의 전극(E3, E4)이 형성되어 있다. 또한, 전극(E3, E4) 사이에 끼워진 기판(E2)의 표면의 중앙 영역(E5)은, 소자 형성 영역으로 되어 있고, 소자 형성 영역(E5)에는, 기능 소자가 매설 형성되어 있다. 기능 소자는, 예를 들어 저항체, 콘덴서, 인덕터, 다이오드 등이며, 기능 소자의 종류에 따라, 칩 부품(E1)은, 칩 저항기이거나, 칩 콘덴서이거나, 칩 인덕터이거나, 칩 다이오드이다.
이 실시 형태에 따른 칩 부품(E1)의 특징은, 기판(E2)의 주연부, 보다 구체적으로는 기판(E2)의 일측면(기판(E2)에서의 전극(E3)의 길이 방향으로 연장되는 한쪽 짧은 측면(E6))에, 상하 방향으로 연장되는 복수, 이 실시 형태에서는 4개의 볼록 마크(E70)(E70a, E70b, E70c, E70d)가 형성되어 있는 것이다. 볼록 마크(E70)를 구성하는 상하 방향(기판(E2)의 두께 방향)으로 연장되는 이랑 또는 돌조는, 그 길이 방향에 직교 방향에서 본 돌출 형태가, 반원호 형상이어도 되고, 직사각 형상이어도 되고, 삼각 형상이어도 된다. 또한, 각이 라운딩된 직사각 형상이나 꼭지각이 라운딩된 삼각 형상이어도 된다. 즉, 임의의 형태의 이랑 또는 돌조로 형성할 수 있다.
이 볼록 마크(E70)는, 당해 볼록 마크(E70)의 위치 및 수에 의해, 칩 부품의 극성 방향, 제품명, 제조 연월일 그 밖의 정보를 표시한다. 도 88a 내지 도 88c는, 칩 부품(E1)을 이면측에서 본 평면도(즉 칩 부품(E1)의 저면도)이며, 볼록 마크(E70)의 구성을 설명하기 위한 도면이다. 도 88a에 도시한 바와 같이, 볼록 마크(E70)는, 기판(E2)의 한쪽 짧은 측면(E6)(기판(E2)의 평면에서 보면 한 짧은 변)에, 등간격으로 형성된 4개의 볼록 마크(E70a, E70b, E70c, E70d)를 갖는 구성으로 할 수 있다.
또한, 도 88b에 도시한 바와 같이, 볼록 마크(E70)는, 양 외측에 위치하는 볼록 마크(E70a, E70d)의 2개로 할 수 있다. 또는, 도 88c에 도시한 바와 같이, 볼록 마크(E70)는, 3개의 볼록 마크(E70a, E70c, E70d)로 할 수도 있다. 이와 같이, 한 짧은 변(E6)을 따라 예를 들어 4개의 볼록 마크(E70)가 등간격으로 형성되는 구성으로 하고, 그 중의 임의의 볼록 마크(E70)를 형성하고, 또한, 임의의 볼록 마크(E70)는 형성하지 않는 구성으로 함으로써, 1개의 볼록 마크(E70)의 유무에 의해 2치 정보를 표시할 수 있다.
그리고, 2치 정보를 표시하는 볼록 마크(E70)가, 이 실시 형태에서는 최대 4개 형성할 수 있기 때문에, 정보량으로서는, 2×2×2×2=24의 정보량을 구비한 칩 부품(E1)으로 할 수 있다. 이와 같이, 소형의 칩 부품(E1)에 대하여 그 짧은 변(E6)을 따라 정보를 나타내는 외관상의 특징(볼록 마크(E70))이 구비되어 있어, 칩 부품(E1)에 필요한 정보를, 표인을 대신하는 방식으로 나타낼 수 있다. 그리고, 자동 실장기 등은, 칩 부품(E1)의 종류, 극성 방향, 제조 연월일 그 밖의 정보를 용이하게 인식할 수 있다. 이로 인해, 자동 실장에 적합한 칩 부품(E1)으로 할 수 있다.
도 89a 내지 도 89c는, 칩 부품(E1)을 이면측에서 본 평면도이며, 볼록 마크(E70)의 변형예를 도시하는 도면이다. 도 89a의 칩 부품(E1)은, 기판(E2)의 한쪽 짧은 측면(E6)에, 그 짧은 측면(E6)의 길이 방향으로 연장되는 긴 볼록 마크(E70x)가 형성된 구성예를 나타내고 있다. 이 긴 볼록 마크(E70x)는, 도 89b 또는 도 89c에 도시한 바와 같이, 그 길이를 상이하게 한 볼록 마크(E70y, E70z)로 할 수도 있다. 즉, 도 89a 내지 도 89c에 나타내는 실시 형태에서는, 기판(E2)의 한쪽 짧은 측면(E6)에 형성하는 볼록 마크(E70)가, 그 폭이 상이한 구성으로 하여, 폭이 넓은 것, 폭의 중간 정도인 것 및 폭이 좁은 것의 3종류(E70x, E70y, E70z)에 의해 정보를 표시하는 형태로 되어 있다.
또한, 기판(E2)의 짧은 측면(E6)에 형성하는 볼록 마크(E70)는, 도 88a 내지 도 88c를 참조하여 설명한 폭이 일정한 복수의 볼록 마크(E70a, E70b, E70c, E70d)와, 도 89a 내지 도 89c를 참조하여 설명한 폭이 변화하는 볼록 마크(E70x, E70y, E70z)를 조합하여, 도 90a에 나타내는 폭이 넓은 볼록 마크(E70y)와 일정 폭의 볼록 마크(E70d)의 조합, 또는, 도 90b에 도시한 바와 같이, 폭이 좁은 볼록 마크(E70z)와 폭의 일정한 볼록 마크(E70a)의 조합과 같이, 볼록 마크(E70)의 종류와 위치를 변화시켜, 볼록 마크(E70)로부터 표시할 수 있는 정보의 종류를 풍부하게 할 수 있다.
도 91은, 칩 부품(E1)의 제조 공정의 일부를 설명하기 위한 도해적인 평면도이다. 칩 부품(E1)은, 기판(원 기판)(E2) 위에 매트릭스 형상으로 배열되도록, 복수 개의 칩 부품이 일괄하여 원 기판(E2) 위에 형성된다. 그리고 형성된 복수 개의 칩 부품(E1)은, 경계 영역(E8)을 따라 절단 분리되어, 개개의 칩 부품(E1)이 된다. 경계 영역(E8)은, 칩 부품(E1)의 주위를 둘러싸도록 격자 형상으로 연장되어 있다. 경계 영역(E8)은, 기판(원 기판)(E2)의 표면측으로부터, 예를 들어 에칭에 의해 파내려 갈 수 있다. 에칭은, 예를 들어 플라즈마 에칭이 사용된다.
경계 영역(E8)이 에칭됨으로써, 도 92에 나타내는 도해적인 단면도와 같이, 기판(원 기판)(E2)은, 경계 영역(E8) 부분에 분리 홈(E8a)이 형성된다. 이 분리 홈(E8a)을 형성할 때에, 칩 부품(E1)의 한쪽 짧은 측면(E6)을 따라, 상술한 볼록 마크(E70)와 동시에 형성할 수 있다. 즉, 경계 영역(E8)을 플라즈마 에칭할 때에, 에칭용의 마스크를 연구하여, 플라즈마 에칭에 의해 볼록 마크(E70)가 동시에 형성되도록 한다.
그리고 그 후, 원 기판(E2)은, 그 이면측에서부터 연삭되어, 연삭이 경계 홈(E8a)의 바닥에 달함으로써, 각 칩 부품(E1)은 개개의 칩 부품(E1)으로 분리되어, 칩 부품(E1)이 완성된다. 이와 같이, 이 실시 형태의 제조 방법에서는, 복수의 칩 부품 영역을 갖는 원 기판을, 칩 부품의 경계 영역을 따라 절단할 때에, 주연부에 동시에 볼록 마크(E70)를 형성한다. 따라서, 칩 부품(E1)에 관한 정보를 기록하기 위한 전용의 공정을 마련할 필요가 없으므로, 칩 부품(E1)의 생산성을 향상시킬 수 있다. 또한, 한쪽 짧은 측면(E6)에 형성된 볼록 마크(E70)에 의해 칩 부품(E1)의 정보가 표시되므로, 칩 부품(E1)의 표면이나 이면에 표인을 형성하기 위한 큰 스페이스를 필요로 하지 않는다. 따라서, 극소형의 칩 부품에도 적용하는 것이 가능하다.
상술한 실시 형태에서는, 칩 부품(E1)의 기판(E2)에서의 한쪽 짧은 측면(E6)에 볼록 마크(E70)(E70a, E70b, E70c, E70d, E70x, E70y, E70z)를 형성하는 구성을 설명하였다. 그러나, 볼록 마크(E70)의 형성 위치는, 한쪽 짧은 측면(E6)에 한정되는 것은 아니며, 기판(E2)의 주연부에 형성되어 있으면 된다. 또한, 상기의 실시 형태에서는, 최초의 실시 형태가 오목 마크(E7)인 것으로 하여 설명하고, 다음 실시 형태가 볼록 마크(E70)라고 설명했지만, 오목 마크(E7)와 볼록 마크(E70)가 조합된 구성이어도 된다. 즉, 전체적으로 보면, 요철에 의해 정보가 표현되는 형상이어도 된다.
또한, 칩 부품(E1)으로 절단 분리할 때에, 경계 영역(E8)을 따라 플라즈마 에칭이 실시되거나, 플라즈마 에칭의 에칭 조건을 바꿈으로써, 칩 부품(E1)의 절단 단부면의 형상을, 표면으로부터 이면을 향해 수직인 단부면, 표면으로부터 이면을 향해 넓어지는 방향의 경사(증가 방향의 경사)가 있는 단부면, 표면으로부터 이면을 향해 좁아지는 방향의 경사(도려내기 방향의 경사)가 있는 단부면 등, 단부면을 수직면 이외에, 경사면으로 하여 형성할 수 있고, 거기에 맞추어 오목 마크(E7)나 볼록 마크(E70)도 수직으로 연장하거나, 경사 방향으로 연장한 마크로 할 수 있다. 이와 같이, 에칭 조건의 제어에 따라, 오목 마크(E7)나 볼록 마크(E70)의 경사를 가하여, 정보량이 보다 풍부한 마크로 할 수도 있다.
이어서, 보다 구체적인 실시 형태로서, 칩 저항기, 칩 콘덴서, 칩 다이오드 및 칩 인덕터를 각각 구체적으로 설명한다.
<칩 저항기의 실시 형태의 설명>
도 93a는, 제6 발명의 일 실시 형태에 따른 칩 저항기(E10)의 외관 구성을 나타내는 도해적인 사시도이며, 도 93b는, 칩 저항기(E10)가 기판 위에 실장된 상태를 도시하는 측면도이다.
도 93a를 참조하여, 제6 발명의 일 실시 형태에 따른 칩 저항기(E10)는, 기판(E11) 위에 형성된 제1 접속 전극(E12)과, 제2 접속 전극(E13)과, 저항 회로망(E14)을 구비하고 있다. 기판(E11)은, 평면에서 보아 대략 직사각 형상의 직육면체 형상이고, 일례로서, 긴 변 방향의 길이(L)=0.3mm, 짧은 변 방향의 폭(W)=0.15mm, 두께(T)=0.1mm 정도의 크기가 미소한 칩이다. 기판(E11)은, 평면에서 보아 각이 모따기된 각 라운드 형상이다. 그리고, 기판(E11)의 일측면(기판(E11)에서의 제1 접속 전극(E12)의 길이 방향으로 연장되는 한쪽 짧은 측면(E6))에, 상하 방향으로 연장되는, 예를 들어 최대 4개의 오목 마크(E7)가 형성되어 있다. 오목 마크는, 앞서 설명한 실시 형태와 마찬가지로, 칩 저항기(E10)의 정보를 나타내는 표인으로서 기능하는 것이다. 기판(E11)은, 예를 들어 실리콘, 유리, 세라믹 등으로 형성할 수 있다. 이하의 실시 형태에서는, 기판(E11)이 실리콘 기판인 경우를 예로 들어서 설명한다.
기판(E11) 위에서, 제1 접속 전극(E12)은 기판(E11)의 한쪽 짧은 변(E111)을 따라 설치되고, 짧은 변(E111) 방향으로 긴 직사각형 전극이다. 제2 접속 전극(E13)은, 기판(E11) 위의 다른쪽 짧은 변(E112)을 따라 설치되고, 짧은 변(E112) 방향으로 긴 직사각형 전극이다. 저항 회로망(E14)은, 기판(E11) 위의 제1 접속 전극(E12)과 제2 접속 전극(E13) 사이에 끼워진 중앙 영역(회로 형성면 또는 소자 형성면)에 설치되어 있다. 그리고, 저항 회로망(E14)의 일단부측은 제1 접속 전극(E12)에 전기적으로 접속되어 있고, 저항 회로망(E14)의 타단부측은 제2 접속 전극(E13)에 전기적으로 접속되어 있다. 이들 제1 접속 전극(E12), 제2 접속 전극(E13) 및 저항 회로망(E14)은, 예를 들어 일례로서, 기판(E11) 위에 미세 가공 프로세스를 사용하여 설치할 수 있다. 특히, 후술하는 포토리소그래피 프로세스를 사용함으로써, 미세하고 정확한 레이아웃 패턴의 저항 회로망(E14)을 형성할 수 있다.
제1 접속 전극(E12) 및 제2 접속 전극(E13)은, 각각 외부 접속 전극으로서 기능한다. 칩 저항기(E10)가 회로 기판(E15)에 실장된 상태에서는, 도 93b에 도시한 바와 같이, 제1 접속 전극(E12) 및 제2 접속 전극(E13)이, 각각 회로 기판(E15)의 회로(도시하지 않음)와 땜납에 의해 전기적이면서 또한 기계적으로 접속된다. 또한, 외부 접속 전극으로서 기능하는 제1 접속 전극(E12) 및 제2 접속 전극(E13)은, 땜납 습윤성의 향상 및 신뢰성의 향상을 위해 적어도 표면 영역을 금(Au)으로 형성하거나 또는 표면에 금 도금을 실시하는 것이 바람직하다.
도 94는, 칩 저항기(E10)의 평면도이며, 제1 접속 전극(E12), 제2 접속 전극(E13) 및 저항 회로망(E14)의 배치 관계 및 저항 회로망(E14)의 평면에서 본 구성(레이아웃 패턴)이 나타나 있다. 도 94를 참조하여, 칩 저항기(E10)는, 기판(E11) 상면의 한쪽 짧은 변(E111)에 긴 변이 따르도록 배치된 평면에서 보아 기름한 대략 직사각형을 한 제1 접속 전극(E12)과, 기판(E11) 상면의 다른 쪽 짧은 변(E112)에 긴 변이 따르도록 배치된 평면에서 보아 기름한 대략 직사각형을 한 제2 접속 전극(E13)과, 제1 접속 전극(E12) 및 제2 접속 전극(E13) 사이의 평면에서 보아 직사각형의 영역에 설치된 저항 회로망(E14)을 포함하고 있다.
저항 회로망(E14)에는, 기판(E11) 위에 매트릭스 형상으로 배열된 동등한 저항값을 갖는 복수 개의 단위 저항체(R)(도 94의 예에서는, 행방향(기판(E11)의 길이 방향)을 따라 8개의 단위 저항체(R)가 배열되고, 열방향(기판(E11)의 짧은 방향)을 따라 44개의 단위 저항체(R)가 배열되어, 합계 352개의 단위 저항체(R)를 포함하는 구성)를 갖고 있다. 그리고, 이들 복수 개의 단위 저항체(R)의 1 내지 64개의 소정의 개수가 도체막(CO)(도체막(CO)은, 바람직하게는 Al, AlSi, AlSiCu 또는 AlCu 등의 알루미늄계 금속으로 형성된 배선막)으로 전기적으로 접속되어, 접속된 단위 저항체(R)의 수에 따른 복수 종류의 저항 회로가 형성되어 있다.
또한, 저항 회로를 저항 회로망(E14)에 전기적으로 내장하거나, 또는, 저항 회로망(E14)으로부터 전기적으로 분리하기 위해 용단 가능한 복수의 퓨즈(FU)(바람직하게는, 도체막(CO)과 동일한 재료인 Al, AlSi, AlSiCu 또는 AlCu 등의 알루미늄계 금속막으로 형성된 배선막이며, 이하, 「퓨즈」라고도 함)가 설치되어 있다. 복수의 퓨즈(FU)는, 제2 접속 전극(E13)의 내측 변을 따라서, 배치 영역이 직선 형상이 되도록 배열되어 있다. 보다 구체적으로는, 복수의 퓨즈(FU) 및 접속용 도체막, 즉 배선막(CO)이 인접하도록 배열되고, 그 배열 방향이 직선 형상이 되도록 배치되어 있다.
도 95a는, 도 94에 나타내는 저항 회로망(E14)의 일부분을 확대하여 그린 평면도이다. 도 95b는, 도 95a의 B-B를 따른 단면 구조를 도시하는 도면이며, 도 95c는, 도 95a의 C-C를 따른 단면 구조를 도시하는 도면이다. 도 95a, 도 95b 및 도 95c를 참조하여, 단위 저항체(R)의 구성에 대하여 설명을 한다.
기판(E11)의 상면에는 절연층(SiO2)(E19)이 형성되고, 절연층(E19) 위에 저항체막(E20)이 배치되어 있다. 저항체막(E20)은, NiCr, NiCrAl, NiCrSi, NiCrSiAl, TaN, TaSiO2, TiN, TiNO 및 TiSiON을 포함하는 군에서 선택한 1종 이상을 포함하는 재료를 포함한다. 저항체막(E20)을 이러한 재료로 형성함으로써, 포토리소그래피에 의한 미세 가공이 가능하게 된다. 또한, 온도 특성의 영향에 의해 저항값이 변화하기 어려운, 정확한 저항값의 칩 저항기를 만들 수 있다. 이 저항체막(E20)은, 제1 접속 전극(E12)과 제2 접속 전극(E13)의 사이를 평행하게 직선 형상으로 연장하는 복수 개의 저항체막(이하 「저항체막 라인」이라고 함)으로 되어 있고, 저항체막 라인(E20)은, 라인 방향으로 소정의 위치에서 절단되어 있는 경우가 있다. 저항체막 라인(E20) 위에는, 도체막편(E21)으로서의 예를 들어 알루미늄막이 적층되어 있다. 각 도체막편(E21)은, 저항체막 라인(E20) 위에 라인 방향으로 일정 간격(R)을 두고 적층되어 있다.
이 구성의 저항체막 라인(E20) 및 도체막편(E21)의 전기적 특징을 회로 기호로 나타내면, 도 96a 내지 도 96c와 같다. 즉, 도 96a에 도시한 바와 같이, 소정 간격(R)의 영역의 저항체막 라인(E20) 부분이, 각각 일정한 저항값(r)의 단위 저항체(R)를 형성하고 있다. 도체막편(E21)이 적층된 영역은, 당해 도체막편(E21)에서 저항체막 라인(E20)이 단락되어 있다. 따라서, 도 96b에 나타내는 저항(r)의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로가 형성되어 있다.
또한, 인접하는 저항체막 라인(E20)끼리는 저항체막 라인(E20) 및 도체막편(E21)으로 접속되어 있기 때문에, 도 95a에 나타내는 저항 회로망은, 도 96c에 나타내는 저항 회로를 구성하고 있다. 도 95b 및 도 95c에 나타내는 도해적인 단면도에 있어서, 참조 번호 E11은 기판, E19는 절연층으로서의 이산화실리콘 SiO2층, E20은 절연층(E19) 위에 형성된 저항체막, E21은 알루미늄(Al)의 배선막, E22는 보호막으로서의 SiN막, E23은 보호층으로서의 폴리이미드층을 나타내고 있다.
저항체막(E20)의 재질은, 상기한 바와 같이, NiCr, NiCrAl, NiCrSi, NiCrSiAl, TaN, TaSiO2, TiN, TiNO 및 TiSiON을 포함하는 군에서 선택한 1종 이상을 포함하는 재료를 포함한다. 또한, 저항체막(E20)의 막 두께는, 300Å 내지 1㎛인 것이 바람직하다. 저항체막(E20)의 막 두께를 이 범위로 하면, 저항체막(E20)의 온도 계수를 50ppm/℃ 내지 200ppm/℃로 실현할 수 있어, 온도 특성의 영향을 받기 어려운 칩 저항기로 되기 때문이다.
또한, 저항체막(E20)의 온도 계수는, 1000ppm/℃ 미만이면 실용상 양호한 칩 저항기를 얻을 수 있다. 또한, 저항체막(E20)은, 1㎛ 내지 1.5㎛의 선 폭을 갖는 선상 요소를 포함하는 구조인 것이 바람직하다. 저항 회로의 미세화와 양호한 온도 특성을 양립할 수 있기 때문이다. 배선막(E21)은, Al에 대신에, AlSi, AlSiCu 또는 AlCu 등의 알루미늄계 금속막으로 형성되어도 된다. 배선막(E21)(퓨즈(FU)를 포함함)을 이렇게 알루미늄계 금속막으로 형성함으로써, 프로세스 가공 정밀도의 향상을 도모할 수 있다.
또한, 이러한 구성의 저항 회로망(E14)의 제조 프로세스에 대해서는, 후에 상세하게 설명한다. 이 실시 형태에서는, 기판(E11) 위에 형성된 저항 회로망(E14)에 포함되는 단위 저항체(R)는, 저항체막 라인(E20)과, 저항체막 라인(E20) 위에 라인 방향으로 일정 간격을 두고 적층된 복수의 도체막편(E21)을 포함하고, 도체막편(E21)이 적층되어 있지 않은 일정 간격(R) 부분의 저항체막 라인(E20)이, 1개의 단위 저항체(R)를 구성하고 있다. 단위 저항체(R)를 구성하고 있는 저항체막 라인(E20)은, 그 형상 및 크기가 모두 동등하다. 따라서, 기판 위에 만들어 넣은 동일 형태 동일 크기의 저항체막은, 거의 동일한 값이 된다는 특성에 기초하여, 기판(E11) 위에 매트릭스 형상으로 배열된 복수 개의 단위 저항체(R)는, 동등한 저항값을 갖고 있다.
저항체막 라인(E20) 위에 적층된 도체막편(E21)은, 단위 저항체(R)를 형성함과 함께, 복수 개의 단위 저항체(R)를 접속하여 저항 회로를 구성하기 위한 접속용 배선막의 역할도 하고 있다. 도 97a는, 도 94에 나타내는 칩 저항기(E10)의 평면도의 일부분을 확대하여 그린 퓨즈(FU)를 포함하는 영역의 부분 확대 평면도이며, 도 97b는, 도 97a의 B-B를 따른 단면 구조를 도시하는 도면이다.
도 97a 및 도 97b에 도시한 바와 같이, 퓨즈(FU)도, 저항체막(E20) 위에 적층된 배선막(E21)에 의해 형성되어 있다. 즉, 단위 저항체(R)를 형성하는 저항체막 라인(E20) 위에 적층된 도체막편(E21)과 동일한 레이어에, 도체막편(E21)과 동일한 금속 재료인 알루미늄(Al)에 의해 형성되어 있다. 또한, 도체막편(E21)은, 상술한 바와 같이, 저항 회로를 형성하기 위해서, 복수 개의 단위 저항체(R)를 전기적으로 접속하는 접속용 도체막(CO)으로서도 사용되고 있다.
즉, 저항체막(E20) 위에 적층된 동일 레이어에 있어서, 단위 저항체(R) 형성용의 배선막, 저항 회로를 형성하기 위한 접속용 배선막, 저항 회로망(E14)을 구성하기 위한 접속용 배선막, 퓨즈(FU), 및 저항 회로망(E14)을 제1 접속 전극(E12) 및 제2 접속 전극(E13)에 접속하기 위한 배선막이, 동일한 알루미늄계 금속 재료(예를 들어 알루미늄)를 사용하여, 동일한 제조 프로세스(예를 들어 스퍼터링 및 포토리소그래피 프로세스)에 의해 형성되어 있다. 이에 의해, 이 칩 저항기(E10)의 제조 프로세스가 간략화되고, 또한, 각종 배선막을 공통의 마스크를 이용하여 동시에 형성할 수 있다. 또한, 저항체막(E20)과의 얼라인먼트성도 향상된다.
도 98은, 도 94에 나타내는 저항 회로망(E14)에서의 복수 종류의 저항 회로를 접속하는 접속용 도체막(CO) 및 퓨즈(FU)의 배열 관계와, 그 접속용 도체막(CO) 및 퓨즈(FU)에 접속된 복수 종류의 저항 회로와의 접속 관계를 도해적으로 도시하는 도면이다. 도 98을 참조하여, 제1 접속 전극(E12)에는, 저항 회로망(E14)에 포함되는 기준 저항 회로(R8)의 일단부가 접속되어 있다. 기준 저항 회로(R8)는, 8개의 단위 저항체(R)의 직렬 접속을 포함하고, 그 타단은 퓨즈(FU1)에 접속되어 있다.
퓨즈(FU1)와 접속용 도체막(CO2)에는, 64개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로(R64)의 일단부 및 타단부가 접속되어 있다. 접속용 도체막(CO2)과 퓨즈(FU4)에는, 32개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로(R32)의 일단부 및 타단부가 접속되어 있다. 퓨즈(FU4)와 접속용 도체막(CO5)에는, 32개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로체(R32)의 일단부 및 타단부가 접속되어 있다.
접속용 도체막(CO5)과 퓨즈(FU6)에는, 16개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로(R16)의 일단부 및 타단부가 접속되어 있다. 퓨즈(FU7) 및 접속용 도체막(CO9)에는, 8개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로(R8)의 일단부 및 타단부가 접속되어 있다. 접속용 도체막(CO9) 및 퓨즈(FU10)에는, 4개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로(R4)의 일단부 및 타단부가 접속되어 있다.
퓨즈(FU11) 및 접속용 도체막(CO12)에는, 2개의 단위 저항체(R)의 직렬 접속을 포함하는 저항 회로(R2)의 일단부 및 타단부가 접속되어 있다. 접속용 도체막(CO12) 및 퓨즈(FU13)에는, 1개의 단위 저항체(R)를 포함하는 저항 회로체(R1)의 일단부 및 타단부가 접속되어 있다. 퓨즈(FU13) 및 접속용 도체막(CO15)에는, 2개의 단위 저항체(R)의 병렬 접속을 포함하는 저항 회로(R/2)의 일단부 및 타단부가 접속되어 있다.
접속용 도체막(CO15) 및 퓨즈(FU16)에는, 4개의 단위 저항체(R)의 병렬 접속을 포함하는 저항 회로(R/4)의 일단부 및 타단부가 접속되어 있다. 퓨즈(FU16) 및 접속용 도체막(CO18)에는, 8개의 단위 저항체(R)의 병렬 접속을 포함하는 저항 회로(R/8)의 일단부 및 타단부가 접속되어 있다. 접속용 도체막(CO18) 및 퓨즈(FU19)에는, 16개의 단위 저항체(R)의 병렬 접속을 포함하는 저항 회로(R/16)의 일단부 및 타단부가 접속되어 있다.
퓨즈(FU19) 및 접속용 도체막(CO22)에는, 32개의 단위 저항체(R)의 병렬 접속을 포함하는 저항 회로(R/32)가 접속되어 있다. 복수의 퓨즈(FU) 및 접속용 도체막(CO)은, 각각 퓨즈(FU1), 접속용 도체막(CO2), 퓨즈(FU3), 퓨즈(FU4), 접속용 도체막(CO5), 퓨즈(FU6), 퓨즈(FU7), 접속용 도체막(CO8), 접속용 도체막(CO9), 퓨즈(FU10), 퓨즈(FU11), 접속용 도체막(CO12), 퓨즈(FU13), 퓨즈(FU14), 접속용 도체막(CO15), 퓨즈(FU16), 퓨즈(FU17), 접속용 도체막(CO18), 퓨즈(FU19), 퓨즈(FU20), 접속용 도체막(CO21), 접속용 도체막(CO22)이, 직선 형상으로 배치되어 직렬로 접속되어 있다. 각 퓨즈(FU)가 용단되면, 퓨즈(FU)에 인접 접속된 접속용 도체막(CO)과의 사이의 전기적 접속이 차단되는 구성이다.
이 구성을, 전기 회로도로 나타내면 도 99와 같다. 즉, 모든 퓨즈(FU)가 용단되어 있지 않은 상태에서는, 저항 회로망(E14)은, 제1 접속 전극(E12) 및 제2 접속 전극(E13) 사이에 설치된 8개의 단위 저항체(R)의 직렬 접속을 포함하는 기준 저항 회로(R8)(저항값(8r))의 저항 회로를 구성하고 있다. 예를 들어, 1개의 단위 저항체(R)의 저항값(r)을 r=80Ω으로 하면, 8r=640Ω의 저항 회로에 의해, 제1 접속 전극(E12) 및 제2 접속 전극(E13)이 접속된 칩 저항기(E10)가 구성되어 있다.
그리고, 기준 저항 회로(R8) 이외의 복수 종류의 저항 회로에는, 각각 퓨즈(FU)가 병렬적으로 접속되고, 각 퓨즈(FU)에 의해 이들 복수 종류의 저항 회로는 단락된 상태로 되어 있다. 즉, 기준 저항 회로(R8)에는, 12종류 13개의 저항 회로(R64 내지 R/32)가 직렬로 접속되어 있는데, 각 저항 회로는, 각각 병렬로 접속된 퓨즈(FU)에 의해 단락되어 있으므로, 전기적으로 보면, 각 저항 회로는 저항 회로망(E14)에 내장되어 있지는 않다.
이 실시 형태에 따른 칩 저항기(E10)는, 요구되는 저항값에 따라, 퓨즈(FU)를 선택적으로, 예를 들어 레이저광으로 용단한다. 그에 의해, 병렬적으로 접속된 퓨즈(FU)가 용단된 저항 회로는, 저항 회로망(E14)에 내장되게 된다. 따라서, 저항 회로망(E14)의 전체의 저항값을, 용단된 퓨즈(FU)에 대응하는 저항 회로가 직렬로 접속되어 내장된 저항값을 갖는 저항 회로망으로 할 수 있다.
바꾸어 말하면, 이 실시 형태에 따른 칩 저항기(E10)는, 복수 종류의 저항 회로에 대응하여 설치된 퓨즈(FU)를 선택적으로 용단함으로써, 복수 종류의 저항 회로(예를 들어, FU1, FU4, FU13가 용단되면, 저항 회로(R64, R32, R1)의 직렬 접속)를 저항 회로망에 내장할 수 있다. 그리고, 복수 종류의 저항 회로는, 각각 그 저항값이 결정되어 있으므로, 말하자면 디지털적으로 저항 회로망(E14)의 저항값을 조정하여, 요구되는 저항값을 갖는 칩 저항기(E10)로 할 수 있다.
또한, 복수 종류의 저항 회로는, 동등한 저항값을 갖는 단위 저항체(R)가, 직렬로 1개, 2개, 4개, 8개, 16개, 32개 및 64개로, 등비수열적으로 단위 저항체(R)의 개수가 증가되어 접속된 복수 종류의 직렬 저항 회로 및 동등한 저항값의 단위 저항체(R)가 병렬로 2개, 4개, 8개, 16개 및 32개로, 등비수열적으로 단위 저항체(R)의 개수가 증가되어 접속된 복수 종류의 병렬 저항 회로를 구비하고 있다. 그리고, 이것들이 퓨즈(FU)로 단락된 상태에서 직렬로 접속되어 있다. 따라서, 퓨즈(FU)를 선택적으로 용단함으로써, 저항 회로망(E14) 전체의 저항값을, 작은 저항값부터 큰 저항값까지, 광범위한 사이에서 임의의 저항값으로 설정할 수 있다.
도 100은, 도 93 내지 도 98을 참조하여 설명한 칩 저항기(E10)의 제조 공정의 일례를 나타내는 흐름도이다. 이어서, 이 흐름도의 제조 공정에 따라, 또한, 필요에 따라 도 93 내지 도 98을 참조하면서, 칩 저항기(E10)의 제조 방법에 대해 상세하게 설명을 한다.
스텝 ES1: 우선, 기판(E11)이 소정의 처리실에 배치되고, 그 표면에, 예를 들어 열산화법에 의해, 절연층(E19)으로서의 이산화실리콘(SiO2)층이 형성된다.
스텝 ES2: 이어서, 예를 들어 스퍼터링법에 의해, NiCr, NiCrAl, NiCrSi, NiCrSiAl, TaN, TaSiO2, TiN, TiNO 및 TiSiON을 포함하는 군에서 선택한 1종 이상을 포함하는 재료, 예를 들어 TiN, TiON 또는 TiSiON의 저항체막(E20)이 절연층(E19)의 표면 전역에 형성된다.
스텝 ES3: 이어서, 예를 들어 스퍼터링법에 의해, 저항체막(E20)의 표면 전역에 예를 들어 알루미늄(Al)의 배선막(E21)이 적층 형성된다. 적층된 저항체막(E20) 및 배선막(E21)의 2층의 막의 합계 막 두께는 8000Å 정도가 되어도 된다. 배선막(E21)은, Al 대신에, AlSi, AlSiCu 또는 AlCu 등의 알루미늄계 금속막으로 형성되어도 된다. 배선막(E21)을, Al, AlSi, AlSiCu 또는 AlCu 등의 알루미늄계 금속막으로 형성함으로써, 프로세스 가공 정밀도의 향상을 도모할 수 있다.
스텝 ES4: 이어서, 포토리소그래피 프로세스를 사용하여, 배선막(E21)의 표면에, 저항 회로망(E14)의 평면에서 본 구성(도체막(CO) 및 퓨즈막(FU)을 포함하는 레이아웃 패턴)에 대응한 레지스트 패턴이 형성된다(제1 레지스트 패턴의 형성).
스텝 ES5: 그리고, 제1 에칭 공정이 행해진다. 즉, 스텝 ES4에서 형성된 제1 레지스트 패턴을 마스크로 하여, 저항체막(E20) 및 배선막(E21)이라는 적층된 2층 막이, 예를 들어 반응성 이온 에칭(RIE)에 의해 에칭된다. 그리고, 에칭 후에 제1 레지스트 패턴은 박리된다.
스텝 ES6: 다시, 포토리소그래피 프로세스를 사용하여, 제2 레지스트 패턴이 형성된다. 스텝 ES6에서 형성되는 제2 레지스트 패턴은, 저항체막(E20) 위에 적층된 배선막(E21)을 선택적으로 제거하여, 단위 저항체(R)(도 94에서 작은 도트를 붙여서 나타내는 영역)를 형성하기 위한 패턴이다.
스텝 ES7: 스텝 ES6에서 형성된 제2 레지스트 패턴을 마스크로 하여, 예를 들어 습식 에칭에 의해, 배선막(E21)만이 선택적으로 에칭된다(제2 에칭 공정). 에칭 후, 제2 레지스트 패턴이 박리된다. 이에 의해, 도 94에 나타낸 저항 회로망(E14)의 레이아웃 패턴이 얻어진다.
스텝 ES8: 이 단계에서, 기판 표면에 형성된 저항 회로망(E14)의 저항값(회로망(E14) 전체의 저항값)이 측정된다. 이 측정은, 예를 들어 멀티 프로브 핀을, 도 94에 나타내는 제1 접속 전극(E12)과 연결되는 측의 저항 회로망(E14)의 단부와, 제2 접속 전극(E13)에 연결되는 측의 퓨즈막 및 저항 회로망(E14)의 단부에 접촉시켜서 측정한다. 이 측정에 의해, 제조된 저항 회로망(E14)의 초기 상태에서의 불량을 판정할 수 있다.
스텝 ES9: 계속해서, 기판(E11)의 위에 형성된 저항 회로망(E14)의 전체 면을 덮도록, 예를 들어 질화막을 포함하는 커버막(E22a)이 형성된다. 커버막(E22a)은, 질화막(SiN막) 대신에 산화막(SiO2막)이어도 된다. 이 커버막(E22a)의 형성은, 플라즈마 CVD법에 의해 행해져도 되고, 예를 들어 막 두께 3000Å 정도의 질화실리콘막(SiN막)이 형성되어도 된다. 커버막(E22a)은, 패터닝된 배선막(E21), 저항체막(E20) 및 퓨즈(FU)를 덮는다.
스텝 ES10: 이 상태에서, 퓨즈(FU)를 선택적으로 용단하고, 칩 저항기(E10)를 원하는 저항값에 맞추어 넣기 위한 레이저 트리밍이 행해진다. 즉, 도 101a에 도시한 바와 같이, 스텝 ES8에서 행해진 전체 저항값 측정의 측정 결과에 따라서 선택된 퓨즈(FU)에 레이저광을 비추어, 그 퓨즈(FU) 및 그 아래에 위치하는 저항체막(E20)이 용단된다. 이에 의해, 퓨즈(FU)에서 단락되어 있던 대응하는 저항 회로가 저항 회로망(E14) 중에 내장되어, 저항 회로망(E14)의 저항값을 원하는 저항값으로 맞추어 넣을 수 있다. 퓨즈(FU)에 레이저광을 비출 때, 커버막(E22a)의 동작에 의해, 퓨즈(FU)의 근방에 레이저광의 에너지가 축적되고, 그에 의해, 퓨즈(FU) 및 그 하층의 저항체막(E20)이 용단된다.
스텝 ES11: 이어서, 도 101b에 도시한 바와 같이, 예를 들어 플라즈마 CVD법에 의해, 커버막(E22a) 위에 질화실리콘막이 퇴적되고, 패시베이션막(E22)이 형성된다. 상술한 커버막(E22a)은, 최종 형태에 있어서, 패시베이션막(E22)과 일체화되어, 이 패시베이션막(E22)의 일부를 구성한다. 퓨즈(FU) 및 그 하층의 저항체막(E20)의 절단 후에 형성된 패시베이션막(E22)은, 퓨즈(FU) 및 그 하층의 저항체막(E20)의 용단 시에 동시에 파괴된 커버막(E22a)의 개구(E22b) 내에 인입하여, 퓨즈(FU) 및 그 하층의 저항체막(E20)의 절단면을 보호한다. 따라서, 패시베이션막(E22)은, 퓨즈(FU)의 절단 부위에 이물이 인입하거나 수분이 진입하는 것을 방지한다. 패시베이션막(E22)은, 전체적으로 예를 들어 1000 내지 20000Å 정도의 두께이면 되고, 예를 들어 8000Å 정도의 막 두께를 갖도록 형성되어도 된다.
또한, 상술한 바와 같이, 패시베이션막(E22)은 실리콘 산화막이어도 된다.
스텝 ES12: 계속해서, 도 101c에 도시한 바와 같이, 전체 면에 수지막(E23)이 도포된다. 수지막(E23)으로서는, 예를 들어 감광성의 폴리이미드의 도포막(E23)이 사용된다.
스텝 ES13: 이 수지막(E23)에 대하여 상기 제1 접속 전극(E12), 제2 접속 전극(E13)의 개구에 대응한 영역에 대한 노광 공정 및 그 후의 현상 공정을 행함으로써, 포토리소그래피에 의한 수지막의 패터닝을 행할 수 있다. 이에 의해, 수지막(E23)에 제1 접속 전극(E12) 및 제2 접속 전극(E13)을 위한 패드 개구가 형성된다.
스텝 ES14: 그 후, 수지막(E23)을 경화하기 위한 열처리(폴리이미드 큐어)가 행해지고, 열처리에 의해 폴리이미드막(E23)이 안정화된다. 열처리는, 예를 들어 170℃ 내지 700℃ 정도의 온도에서 행해도 된다. 그 결과, 저항체(저항체막(E20) 및 패터닝된 배선막(E21))의 특성이 안정된다는 장점도 있다.
스텝 ES15: 이어서, 제1 접속 전극(E12) 및 제2 접속 전극(E13)을 형성해야 할 위치에 관통 구멍을 갖는 폴리이미드막(E23)을 마스크로 하여 패시베이션막(E22)의 에칭이 행해진다. 그에 의해, 배선막(E21)을 제1 접속 전극(E12)의 영역 및 제2 접속 전극(E13)의 영역에서 노출시키는 패드 개구가 형성된다. 패시베이션막(E22)의 에칭은, 반응성 이온 에칭(RIE)에 의해 행해져도 된다.
스텝 ES16: 2개의 패드 개구로부터 노출된 배선막(E21)에 멀티 프로브 핀이 접촉되어, 칩 저항기의 저항값이 원하는 저항값으로 되어 있는 것을 확인하기 위한 저항값 측정(애프터 측정)이 행해진다. 이와 같이, 애프터 측정을 행하는 것, 바꾸어 말하면, 최초의 측정(이니셜 측정)→퓨즈(FU)의 용단(레이저 리페어)→애프터 측정이라는 일련의 처리를 행함으로써, 칩 저항기(E10)에 대한 트리밍 처리 능력이 대폭 향상된다.
스텝 ES17: 2개의 패드 개구 내에, 예를 들어 무전해 도금법에 의해, 외부 접속 전극으로서의 제1 접속 전극(E12) 및 제2 접속 전극(E13)을 성장시킨다.
스텝 ES18: 그 후, 기판 표면에 배열 형성된 복수 개(예를 들어 50만개)의 각 칩 저항기를 개개의 칩 저항기(E10)로 분리하기 위해서, 포토리소그래피에 의해 제3 레지스트 패턴이 형성된다. 레지스트막은 기판 표면에 있어서, 각 칩 저항기(E10)를 보호하기 위해 설치되고, 각 칩 저항기(E10) 사이가 에칭되도록 형성된다. 또한, 제3 레지스트 패턴은, 각 칩 저항기(E10)의 한쪽 짧은 측면(E6)(도 93a 참조)에, 예를 들어 최대 4개의 오목 마크가 소정의 위치에 형성되도록 패터닝된다.
스텝 ES19: 그리고 플라즈마 다이싱이 실행된다. 플라즈마 다이싱은, 제3 레지스트 패턴을 마스크로 한 에칭이며, 기판 표면으로부터 소정 깊이의 홈이, 각 칩 저항기(E10)의 사이에 형성된다. 이때, 각 칩 저항기(E10)의 주연부에 오목 마크도 형성된다. 그 후 레지스트막이 박리된다.
스텝 ES20: 그리고, 예를 들어 도 102a에 도시한 바와 같이, 표면에 보호 테이프(E100)가 접착된다.
스텝 ES21: 계속해서, 기판의 이면 연삭이 행해지고, 칩 저항기는 개개의 칩 저항기(E10)로 분리된다(도 102a, 도 102b 참조).
스텝 ES22: 그리고, 도 102c에 도시한 바와 같이, 이면측에 캐리어 테이프(열 발포 시트)(E150)가 붙여져서, 개개의 칩 저항기로 분리된 복수 개의 칩 저항기(E10)는, 캐리어 테이프(E150) 위에 배열된 상태에서 유지된다. 한편, 표면에 접착된 보호 테이프는 제거된다(도 102d 참조).
스텝 ES23: 열 발포 시트(E150)는, 가열됨으로써 그 내부에 포함되는 열 발포 입자(E150)가 부풀어 오르고, 그에 의해 캐리어 테이프(E150) 표면에 접착되어 있는 각 칩 저항기(E10)는 캐리어 테이프(E150)로부터 박리되어 개별적으로 분리된다(도 102E, 도 102F 참조). 도 103은, 칩 저항기(E10)의 평면도이며, 오목 마크 대신에 볼록 마크가 설치된 실시 형태의 평면도이다. 상술한 일 실시 형태에 따른 칩 저항기(E10)에서는, 기판(E11)의 일측면(기판(E11)에서의 제1 접속 전극(E12)의 길이 방향으로 연장되는 한쪽 짧은 측면(E6))에, 상하 방향으로 연장되는, 칩 저항기(E10)의 정보를 나타내는 표인으로서 기능하는 오목 마크(E7)가 형성되어 있는 예를 설명했지만, 도 103에 도시한 바와 같이, 오목 마크(E7)를 볼록 마크(E70)로 바꾸어도 된다.
<칩 콘덴서의 실시 형태의 설명>
도 104는, 제6 발명의 다른 실시 형태에 따른 칩 콘덴서(E301)의 평면도이며, 도 105는 그 단면도로서, 도 104의 절단면선 CV-CV에서 본 절단면이 나타나 있다. 또한, 도 106은, 상기 칩 콘덴서(E301)의 일부의 구성을 분리하여 도시하는 분해 사시도이다.
칩 콘덴서(E301)는, 기판(E302)과, 기판(E302) 위에 배치된 제1 외부 전극(E303)과, 동일하게 기판(E302) 위에 배치된 제2 외부 전극(E304)을 구비하고 있다. 기판(E302)은, 이 실시 형태에서는, 평면에서 보아 네 코너를 모따기한 직사각형 형상을 갖고 있다. 직사각형 형상은, 예를 들어 0.3mm×0.15mm 정도의 치수이다. 기판(E302)의 길이 방향 양단부에 제1 외부 전극(E303) 및 제2 외부 전극(E304)이 각각 배치되어 있다. 제1 외부 전극(E303) 및 제2 외부 전극(E304)은, 이 실시 형태에서는, 기판(E302)의 짧은 방향으로 연장된 거의 직사각형의 평면 형상을 갖고, 기판(E302)의 모서리에 대응하는 각 2군데에 모따기부를 갖고 있다. 기판(E302) 위에는, 제1 외부 전극(E303) 및 제2 외부 전극(E304)의 사이의 캐패시터 배치 영역(E305) 내에, 복수의 캐패시터 요소(CA1 내지 CA9)가 배치되어 있다. 복수의 캐패시터 요소(CA1 내지 CA9)는, 복수의 퓨즈 유닛(E307)을 통해 각각 제1 외부 전극(E303)에 전기적으로 접속되어 있다.
또한, 기판(E302)의 일측면(기판(E302)에서의 제1 외부 전극(E303)의 길이 방향으로 연장되는 한쪽 짧은 측면(E6))에, 상하 방향으로 연장되는, 예를 들어 최대 4개의 오목 마크 홈(E7)이 형성되어 있다. 이 오목 마크(E7)도, 칩 콘덴서(E301)의 정보를 나타내는 표인으로서 기능한다. 도 105 및 도 106에 나타내고 있는 바와 같이, 기판(E302)의 표면에는 절연막(E308)이 형성되어 있고, 절연막(E308)의 표면에 하부 전극막(E311)이 형성되어 있다. 하부 전극막(E311)은, 캐패시터 배치 영역(E305)의 거의 전역에 걸쳐 있는 동시에, 제2 외부 전극(E304)의 바로 아래의 영역에까지 연장되어 형성되어 있다. 보다 구체적으로는, 하부 전극막(E311)은, 캐패시터 요소(CA1 내지 CA9)의 공통의 하부 전극으로서 기능하는 캐패시터 전극 영역(E311A)과, 외부 전극 인출을 위한 패드 영역(E311B)을 갖고 있다. 캐패시터 전극 영역(E311A)이 캐패시터 배치 영역(E305)에 위치하고 있고, 패드 영역(E311B)이 제2 외부 전극(E304)의 바로 아래에 위치하고 있다.
캐패시터 배치 영역(E305)에 있어서 하부 전극막(E311)(캐패시터 전극 영역(E311A))을 덮도록 용량막(유전체막)(E312)이 형성되어 있다. 용량막(E312)은, 캐패시터 전극 영역(E311A)의 전역에 걸쳐 연속되어 있으며, 이 실시 형태에서는, 또한 제1 외부 전극(E303)의 바로 아래의 영역에까지 연장되어, 캐패시터 배치 영역(E305) 밖의 절연막(E308)을 덮고 있다.
용량막(E312)의 위에는, 상부 전극막(E313)이 형성되어 있다. 도 104에서는, 명료화를 위해서, 상부 전극막(E313)에 작은 도트를 붙여서 나타내고 있다. 상부 전극막(E313)은, 캐패시터 배치 영역(E305)에 위치하는 캐패시터 전극 영역(E313A)과, 제1 외부 전극(E303)의 바로 아래에 위치하는 패드 영역(E313B)과, 패드 영역(E313B)과 캐패시터 전극 영역(E313A)의 사이에 배치된 퓨즈 영역(E313C)을 갖고 있다.
캐패시터 전극 영역(E313A)에 있어서, 상부 전극막(E313)은, 복수의 전극막 부분(E131 내지 E139)으로 분할되어 있다. 이 실시 형태에서는, 각 전극막 부분(E131 내지 E139)은, 모두 직사각형 형상으로 형성되어 있고, 퓨즈 영역(E313C)으로부터 제2 외부 전극(E304)을 향해 띠 형상으로 연장되어 있다. 복수의 전극막 부분(E131 내지 E139)은, 복수 종류의 대향 면적으로, 용량막(E312)을 사이에 끼워 하부 전극막(E311)에 대향하고 있다. 보다 구체적으로는, 전극막 부분(E131 내지 E139)의 하부 전극막(E311)에 대한 대향 면적은, 1:2:4:8:16:32:64:128:128이 되도록 정해져 있어도 된다. 즉, 복수의 전극막 부분(E131 내지 E139)은, 대향 면적이 상이한 복수의 전극막 부분을 포함하고, 보다 상세하게는, 공비가 2인 등비수열을 이루도록 설정된 대향 면적을 갖는 복수의 전극막 부분(E131 내지 E138)(또는 E131 내지 E137, E139)을 포함한다. 이에 의해, 각 전극막 부분(E131 내지 E139)과 용량막(E312)을 사이에 두고 대향하는 하부 전극막(E311)에 의해 각각 구성되는 복수의 캐패시터 요소(CA1 내지 CA9)는, 서로 다른 용량값을 갖는 복수의 캐패시터 요소를 포함한다. 전극막 부분(E131 내지 E139)의 대향 면적의 비가 상술한 바와 같은 경우, 캐패시터 요소(CA1 내지 CA9)의 용량값의 비는, 당해 대향 면적의 비와 동등하게, 1:2:4:8:16:32:64:128:128이 된다. 즉, 복수의 캐패시터 요소(CA1 내지 CA9)는, 공비가 2인 등비수열을 이루도록 용량값이 설정된 복수의 캐패시터 요소(CA1 내지 CA8)(또는 CA1 내지 CA7, CA9)를 포함하게 된다.
이 실시 형태에서는, 전극막 부분(E131 내지 E135)은, 폭이 동등하고, 길이의 비를 1:2:4:8:16으로 설정한 띠 형상으로 형성되어 있다. 또한, 전극막 부분(E135, E136, E137, E138, E139)은, 길이가 동등하고, 폭의 비를 1:2:4:8:8로 설정한 띠 형상으로 형성되어 있다. 전극막 부분(E135 내지 E139)은, 캐패시터 배치 영역(E305)의 제1 외부 전극(E303)측의 단부 테두리로부터 제2 외부 전극(E304)측의 단부 테두리까지의 범위에 걸쳐서 연장되어 형성되어 있고, 전극막 부분(E131 내지 E134)은, 그것보다 짧게 형성되어 있다.
패드 영역(E313B)은, 제1 외부 전극(3)과 거의 유사 형태로 형성되어 있으며, 기판(E302)의 코너부에 대응하는 2개의 모따기부를 갖는 거의 직사각형의 평면 형상을 갖고 있다. 이 패드 영역(E313B)의 하나의 긴 변(기판(E302)의 주연에 대하여 내측의 긴 변)을 따라 퓨즈 영역(E313C)이 배치되어 있다. 퓨즈 영역(E313C)은, 패드 영역(E313B)의 상기 1개의 긴 변을 따라서 배열된 복수의 퓨즈 유닛(E307)을 포함한다. 퓨즈 유닛(E307)은, 상부 전극막(E313)의 패드 영역(E313B)과 동일한 재료로 일체적으로 형성되어 있다. 복수의 전극막 부분(E131 내지 E139)은, 1개 또는 복수 개의 퓨즈 유닛(E307)과 일체적으로 형성되어 있고, 그것들의 퓨즈 유닛(E307)을 통해 패드 영역(E313B)에 접속되고, 이 패드 영역(E313B)을 통해 제1 외부 전극(E303)에 전기적으로 접속되어 있다. 면적이 비교적 작은 전극막 부분(E131 내지 E136)은, 하나의 퓨즈 유닛(E307)에 의해 패드 영역(E313B)에 접속되어 있고, 면적이 비교적 큰 전극막 부분(E137 내지 E139)은 복수 개의 퓨즈 유닛(E307)을 통해 패드 영역(E313B)에 접속되어 있다. 모든 퓨즈 유닛(E307)이 사용될 필요는 없으며, 이 실시 형태에서는, 일부의 퓨즈 유닛(E307)은 사용되지 않았다.
퓨즈 유닛(E307)은, 패드 영역(E313B)과의 접속을 위한 제1 광폭부(E307A)와 전극막 부분(E131 내지 E139)의 접속을 위한 제2 광폭부(E307B)와, 제1 및 제2 광폭부(E307A, E307B)의 사이를 접속하는 협폭부(E307C)를 포함한다. 협폭부(E307C)는, 레이저광에 의해 절단(용단)할 수 있도록 구성되어 있다. 그에 의해, 전극막 부분(E131 내지 E139) 중 불필요한 전극막 부분을 퓨즈 유닛(E307)의 절단에 의해 제1 및 제2 외부 전극(E303, E304)으로부터 전기적으로 분리할 수 있다.
도 104 및 도 106에서는 도시를 생략했지만, 도 105에 나타나 있는 바와 같이, 상부 전극막(E313)의 표면을 포함하는 칩 콘덴서(E301)의 표면은 패시베이션막(E309)에 의해 덮여 있다. 패시베이션막(E309)은, 예를 들어 질화막을 포함하고 있으며, 칩 콘덴서(E301)의 상면뿐만 아니라, 기판(E302)의 측면까지 연장되어, 이 측면도 덮도록 형성되어 있다. 또한, 패시베이션막(E309)의 위에는, 폴리이미드 수지 등을 포함하는 수지막(E310)이 형성되어 있다. 수지막(E310)은, 칩 콘덴서(E301)의 상면을 덮고, 또한 기판(E302)의 측면에 이르러, 당해 측면 위의 패시베이션막(E309)을 덮도록 형성되어 있다.
패시베이션막(E309) 및 수지막(E310)은, 칩 콘덴서(E301)의 표면을 보호하는 보호막이다. 이것들에는, 제1 외부 전극(E303) 및 제2 외부 전극(E304)에 대응하는 영역에 패드 개구(E321, E322)가 각각 형성되어 있다. 패드 개구(E321, E322)는 각각 상부 전극막(E313)의 패드 영역(E313B)의 일부의 영역, 하부 전극막(E311)의 패드 영역(E311B)의 일부의 영역을 노출시키도록 패시베이션막(E309) 및 수지막(E310)을 관통하고 있다. 또한, 이 실시 형태에서는, 제2 외부 전극(E304)에 대응한 패드 개구(E322)는, 용량막(E312)도 관통하고 있다.
패드 개구(E321, E322)에는, 제1 외부 전극(E303) 및 제2 외부 전극(E304)이 각각 매립되어 있다. 이에 의해, 제1 외부 전극(E303)은 상부 전극막(E313)의 패드 영역(E313B)에 접합하고 있어, 제2 외부 전극(E304)은 하부 전극막(E311)의 패드 영역(E311B)에 접합하고 있다. 제1 및 제2 외부 전극(E303, E304)은, 수지막(E310)의 표면으로부터 돌출되도록 형성되어 있다. 이에 의해, 실장 기판에 대하여 칩 콘덴서(E301)를 플립 칩 접합할 수 있다.
도 107은, 칩 콘덴서(E301)의 내부의 전기적 구성을 도시하는 회로도이다. 제1 외부 전극(E303)과 제2 외부 전극(E304)의 사이에 복수의 캐패시터 요소(CA1 내지 CA9)가 병렬로 접속되어 있다. 각 캐패시터 요소(CA1 내지 CA9)와 제1 외부 전극(E303)의 사이에는, 1개 또는 복수의 퓨즈 유닛(E307)으로 각각 구성된 퓨즈(FU1 내지 FU9)가 직렬로 개재 장착되어 있다.
퓨즈(FU1 내지 FU9)가 모두 접속되어 있을 때는, 칩 콘덴서(E301)의 용량값은, 캐패시터 요소(CA1 내지 CA9)의 용량값의 총합과 동일하다. 복수의 퓨즈(FU1 내지 FU9)에서 선택한 1개 또는 2개 이상의 퓨즈를 절단하면, 당해 절단된 퓨즈에 대응하는 캐패시터 요소가 분리되어, 당해 분리된 캐패시터 요소의 용량값만큼 칩 콘덴서(E301)의 용량값이 감소한다.
따라서, 패드 영역(E311B, E313B)의 사이의 용량값(캐패시터 요소(CA1 내지 CA9)의 총 용량값)을 측정하고, 그 후에 원하는 용량값에 따라서 퓨즈(FU1 내지 FU9)에서 적절하게 선택한 1개 또는 복수의 퓨즈를 레이저광으로 용단하면, 원하는 용량값으로의 맞춤(레이저 트리밍)을 행할 수 있다. 특히, 캐패시터 요소(CA1 내지 CA8)의 용량값이, 공비 2의 등비수열을 이루도록 설정되어 있으면, 최소의 용량값(당해 등비수열의 첫 항의 값)인 캐패시터 요소(CA1)의 용량값에 대응하는 정밀도로 목표의 용량값에 맞추는 미세 조정이 가능하다.
예를 들어, 캐패시터 요소(CA1 내지 CA9)의 용량값은 다음과 같이 정해져 있어도 된다. CA1=0.03125pF CA2=0.0625pF CA3=0.125pF CA4=0.25pF CA5=0.5pF CA6=1pF CA7=2pF CA8=4pF CA9=4pF 이 경우, 0.03125pF의 최소 맞춤 정밀도로 칩 콘덴서(E301)의 용량을 미세 조정할 수 있다. 또한, 퓨즈(FU1 내지 FU9)로부터 절단해야 할 퓨즈를 적절하게 선택함으로써, 0.1pF 내지 10pF의 사이의 임의의 용량값의 칩 콘덴서(E301)를 제공할 수 있다.
이상과 같이, 이 실시 형태에 따르면, 제1 외부 전극(E303) 및 제2 외부 전극(E304)의 사이에, 퓨즈(FU1 내지 FU9)에 의해 분리 가능한 복수의 캐패시터 요소(CA1 내지 CA9)가 설치되어 있다. 캐패시터 요소(CA1 내지 CA9)는, 서로 다른 용량값의 복수의 캐패시터 요소, 보다 구체적으로는 등비수열을 이루도록 용량값이 설정된 복수의 캐패시터 요소를 포함하고 있다. 그에 의해, 퓨즈(FU1 내지 FU9)에서 1개 또는 복수의 퓨즈를 선택하여 레이저광으로 용단함으로써, 설계를 변경하지 않고 복수 종류의 용량값에 대응할 수 있고, 또한 원하는 용량값으로 정확하게 맞추어 넣을 수 있는 칩 콘덴서(E301)를 제공할 수 있다.
칩 콘덴서(E301)의 각 부의 상세에 대하여 이하에 설명을 첨가한다. 기판(E302)은, 예를 들어 평면에서 보아 0.3mm×0.15mm, 0.4mm×0.2mm 또는 0.2mm×0.1mm 등의 직사각형 형상(바람직하게는, 0.4mm×0.2mm 이하의 크기)을 가져도 된다. 캐패시터 배치 영역(E305)은, 대략, 기판(E302)의 짧은 변의 길이에 상당하는 한 변을 갖는 정사각형 영역이 된다. 기판(E302)의 두께는, 150㎛ 정도이어도 된다. 기판(E302)은, 예를 들어 이면측(캐패시터 요소(CA1 내지 CA9)가 형성되어 있지 않은 표면)으로부터의 연삭 또는 연마에 의해 박형화된 기판이어도 된다. 기판(E302)의 재료로서는, 실리콘 기판으로 대표되는 반도체 기판을 사용해도 되고, 유리 기판을 사용해도 되고, 수지 필름을 사용해도 된다.
절연막(E308)은, 산화 실리콘막 등의 산화막이어도 된다. 그 막 두께는, 500Å 내지 2000Å 정도이어도 된다. 하부 전극막(E311)은, 도전성막, 특히 금속막인 것이 바람직하고, 예를 들어 알루미늄막이어도 된다. 알루미늄막을 포함하는 하부 전극막(E311)은, 스퍼터링법에 의해 형성할 수 있다. 상부 전극막(E313)도 마찬가지로, 도전성막, 특히 금속막으로 구성하는 것이 바람직하고, 알루미늄막이어도 된다. 알루미늄막을 포함하는 상부 전극막(E313)은, 스퍼터링법에 의해 형성할 수 있다. 상부 전극막(E313)의 캐패시터 전극 영역(E313A)을 전극막 부분(E131 내지 E139)으로 분할하고, 또한 퓨즈 영역(E313C)을 복수의 퓨즈 유닛(E307)으로 정형하기 위한 패터닝은, 포토리소그래피 및 에칭 프로세스에 의해 행할 수 있다.
용량막(E312)은, 예를 들어 질화실리콘막으로 구성할 수 있고, 그 막 두께는 500Å 내지 2000Å(예를 들어 1000Å)으로 할 수 있다. 용량막(E312)은, 플라즈마 CVD(화학적 기상 성장)에 의해 형성된 질화실리콘막이어도 된다. 패시베이션막(E309)은, 예를 들어 질화실리콘막으로 구성할 수 있고, 예를 들어 플라즈마 CVD법에 의해 형성할 수 있다. 그 막 두께는, 8000Å 정도가 되어도 된다. 수지막(E310)은, 상술한 바와 같이, 폴리이미드막 그 밖의 수지막으로 구성할 수 있다.
제1 및 제2 외부 전극(E303, E304)은, 예를 들어 하부 전극막(E311) 또는 상부 전극막(E313)에 접하는 니켈층과, 이 니켈층 위에 적층한 팔라듐층과, 그 팔라듐층 위에 적층한 금층을 적층한 적층 구조막을 포함하고 있어도 되고, 예를 들어 도금법(보다 구체적으로는 무전해 도금법)으로 형성할 수 있다. 니켈층은 하부 전극막(E311) 또는 상부 전극막(E313)에 대한 밀착성의 향상에 기여하고, 팔라듐층은 상부 전극막 또는 하부 전극막의 재료와 제1 및 제2 외부 전극(E303, E304)의 최상층의 금과의 상호 확산을 억제하는 확산 방지층으로서 기능한다.
도 108은, 칩 콘덴서(E301)의 제조 공정의 일례를 설명하기 위한 흐름도이다. 기판(E302)으로서, 비저항이 100Ω·cm 이상의 반도체 기판을 준비한다. 계속해서, 기판(E302)의 표면에, 열산화법 및/또는 CVD법에 의해, 산화막(예를 들어 산화실리콘막)을 포함하는 절연막(E308)이 형성된다(스텝 ES1). 이어서, 예를 들어 스퍼터링법에 의해, 알루미늄막을 포함하는 하부 전극막(E311)이 절연막(E308)의 표면 전역에 형성된다(스텝 ES2). 하부 전극막(E311)의 막 두께는 8000Å 정도가 되어도 된다. 이어서, 그 하부 전극막의 표면에, 하부 전극막(E311)의 최종 형상에 대응한 레지스트 패턴이, 포토리소그래피에 의해 형성된다(스텝 ES3). 이 레지스트 패턴을 마스크로 하여 하부 전극막이 에칭됨으로써, 도 104 등에 나타낸 패턴의 하부 전극막(E311)이 얻어진다(스텝 ES4). 하부 전극막(E311)의 에칭은, 예를 들어 반응성 이온 에칭에 의해 행할 수 있다.
이어서, 예를 들어 플라즈마 CVD법에 의해, 질화실리콘막 등을 포함하는 용량막(E312)이, 하부 전극막(E311) 위에 형성된다(스텝 ES5). 하부 전극막(E311)이 형성되어 있지 않은 영역에서는, 절연막(E308)의 표면에 용량막(E312)이 형성되게 된다. 계속해서, 그 용량막(E312)의 위에 상부 전극막(E313)이 형성된다(스텝 ES6). 상부 전극막(E313)은, 예를 들어 알루미늄막을 포함하고, 스퍼터링법에 의해 형성할 수 있다. 그 막 두께는 8000Å 정도가 되어도 된다. 계속해서, 상부 전극막(E313)의 표면에 상부 전극막(E313)의 최종 형상에 대응한 레지스트 패턴이 포토리소그래피에 의해 형성된다(스텝 ES7). 이 레지스트 패턴을 마스크로 한 에칭에 의해, 상부 전극막(E313)이, 최종 형상(도 104 등 참조)으로 패터닝된다(스텝 ES8). 그에 의해, 상부 전극막(E313)은, 캐패시터 전극 영역(E313A)에 복수의 전극막 부분(E131 내지 E139)을 갖고, 퓨즈 영역(E313C)에 복수의 퓨즈 유닛(E307)을 갖고, 그것들의 퓨즈 유닛(E307)에 접속된 패드 영역(E313B)을 갖는 패턴으로 정형된다. 상부 전극막(E313)의 패터닝을 위한 에칭은, 인산 등의 에칭액을 사용한 습식 에칭에 의해 행해도 되고, 반응성 이온 에칭에 의해 행해도 된다.
그 후, 상부 전극막(E313)의 패드 영역(E313B)과 하부 전극막(E311)의 패드 영역(E311B)에 검사용 프로브를 갖다대어, 복수의 캐패시터 요소(CA1 내지 CA9)의 총 용량값이 측정된다(스텝 ES9). 이 측정된 총 용량값에 기초하여, 목적으로 하는 칩 콘덴서(E301)의 용량값에 따라, 분리해야 할 캐패시터 요소, 즉 절단해야 할 퓨즈가 선택된다(스텝 ES10).
계속해서, 도 109a에 도시한 바와 같이, 기판(E302) 위의 전체 면에 예를 들어 질화막을 포함하는 커버막(E326)이 형성된다(스텝 ES11). 이 커버막(E326)의 형성은, 플라즈마 CVD법에 의해 행해져도 되고, 예를 들어 막 두께 3000Å 정도의 질화실리콘막이 형성되어도 된다. 커버막(E326)은, 패터닝된 상부 전극막(E313)을 덮고, 상부 전극막(E313)이 형성되어 있지 않은 영역에서는 용량막(E312)을 덮는다. 커버막(E326)은, 퓨즈 영역(E313C)에서는 퓨즈 유닛(E307)을 덮게 된다.
이 상태에서, 퓨즈 유닛(E307)을 용단하기 위한 레이저 트리밍이 행해진다(스텝 ES12). 즉, 도 109b에 도시한 바와 같이, 상기 총 용량값의 측정 결과에 따라서 선택된 퓨즈를 구성하는 퓨즈 유닛(E307)에 레이저광(E327)을 비추어, 그 퓨즈 유닛(E307)의 협폭부(E307C)가 용단된다. 이에 의해, 대응하는 캐패시터 요소가 패드 영역(E313B)으로부터 분리된다. 퓨즈 유닛(E307)에 레이저광(E327)을 비출 때, 커버막(E326)의 동작에 의해, 퓨즈 유닛(E307)의 근방에 레이저광(E327)의 에너지가 축적되고, 그에 의해, 퓨즈 유닛(E307)이 용단된다.
이어서, 도 109c에 도시한 바와 같이, 예를 들어 플라즈마 CVD법에 의해, 커버막(E326) 위에 질화실리콘막이 퇴적되어, 패시베이션막(E309)이 형성된다(스텝 ES13). 상술한 커버막(E326)은 최종 형태에 있어서, 패시베이션막(E309)과 일체화되어, 이 패시베이션막(E309)의 일부를 구성한다. 퓨즈의 절단 후에 형성된 패시베이션막(E309)은, 퓨즈 용단 시에 동시에 파괴된 커버막(E326)의 개구 내에 인입하여, 퓨즈 유닛(E307)의 절단면을 보호한다. 따라서, 패시베이션막(E309)은, 퓨즈 유닛(E307)의 절단 부위에 이물이 인입하거나 수분이 침입하는 것을 방지한다. 패시베이션막(E309)은, 전체적으로 예를 들어 8000Å 정도의 막 두께를 갖도록 형성되어도 된다.
이어서, 제1 및 제2 외부 전극(E303, E304)을 형성해야 할 위치에 관통 구멍을 갖는 레지스트 패턴이 패시베이션막(E309) 위에 형성된다(스텝 ES14). 이 레지스트 패턴을 마스크로 하여 패시베이션막(E309)의 에칭이 행해진다. 그에 의해, 하부 전극막(E311)을 패드 영역(E311B)에서 노출시키는 패드 개구와, 상부 전극막(E313)을 패드 영역(E313B)에서 노출시키는 패드 개구가 형성되게 된다(스텝 ES15). 패시베이션막(E309)의 에칭은, 반응성 이온 에칭에 의해 행해져도 된다. 패시베이션막(E309)의 에칭시에, 동일하게 질화막으로 형성되어 있는 용량막(E312)도 개구하게 되고, 그에 의해, 하부 전극막(E311)의 패드 영역(E311B)이 노출되게 된다.
계속해서, 전체 면에 수지막이 도포된다(스텝 ES16). 수지막으로서는, 예를 들어 감광성의 폴리이미드의 도포막이 사용된다. 이 수지막에 대하여 상기 패드 개구에 대응한 영역에 대한 노광 공정 및 그 후의 현상 공정을 행함으로써, 포토리소그래피에 의한 수지막의 패터닝을 행할 수 있다(스텝 ES17). 이에 의해, 수지막(E310) 및 패시베이션막(E309)을 관통한 패드 개구(E321, E322)가 형성된다. 그 후, 수지막을 경화하기 위한 열처리(큐어 처리)가 행해지고(스텝 ES18), 또한, 패드 개구(E321, E322) 내에, 예를 들어 무전해 도금법에 의해, 제1 외부 전극(E303) 및 제2 외부 전극(E304)이 성장된다(스텝 ES19). 이렇게 해서, 도 104 등에 나타내는 구조의 칩 콘덴서(E301)가 얻어진다.
포토리소그래피 공정을 이용한 상부 전극막(E313)의 패터닝에서는, 미소 면적의 전극막 부분(E131 내지 E139)을 고정밀도로 형성할 수 있어, 더 미세한 패턴의 퓨즈 유닛(E307)을 형성할 수 있다. 그리고, 상부 전극막(E313)의 패터닝 후에, 총 용량값의 측정을 거쳐, 절단해야 할 퓨즈가 결정된다. 그 결정된 퓨즈를 절단함으로써, 원하는 용량값으로 정확하게 맞춰진 칩 콘덴서(E301)를 얻을 수 있다.
그리고, 그 후에는 각 칩 콘덴서(E301)가, 원 기판으로부터 분리되어, 개개의 칩 콘덴서(E301)가 얻어진다. 도 110은, 상기 칩 콘덴서(E301)에 있어서, 오목 마크(E7) 대신에 볼록 마크(E70)를 설치한 실시 형태의 평면도이다. 칩 콘덴서(E301)에서도, 기판(E302)의 일측면(기판(E302)에서의 제1 외부 전극(E303)의 길이 방향으로 연장되는 한쪽 짧은 측면(E6))에, 상하 방향으로 연장되는 오목 마크(E7)를 형성하는 것 대신에, 볼록 마크(E70)를 형성해도 된다. 이 볼록 마크(E70)도, 칩 콘덴서(E301)의 정보를 나타내는 표인으로서 기능한다.
<칩 다이오드의 실시 형태의 설명>
도 111은, 제6 발명의 다른 일 실시 형태에 따른 칩 다이오드(E401)의 사시도이며, 도 112는 그 평면도이고, 도 113은, 도 112의 CXIII-CXIII선에서 취한 단면도이다. 또한, 도 114는, 도 112의 CXIV-CXIV에서 취한 단면도이다.
칩 다이오드(E401)는, p+형의 반도체 기판(E402)(예를 들어 실리콘 기판)과, 반도체 기판(E402)에 형성된 복수의 다이오드 셀(ED1 내지 ED4)과, 이것들의 복수의 다이오드 셀(ED1 내지 ED4)을 병렬로 접속하는 캐소드 전극(E403) 및 애노드 전극(E404)을 포함한다. 반도체 기판(E402)은, 한 쌍의 주면(E402a, E402b)과, 그 한 쌍의 주면(E402a, E402b)과 직교하는 복수의 측면(E402c)을 포함하고, 상기 한 쌍의 주면(E402a, E402b) 중 한쪽(주면(E402a))이 소자 형성면으로 되어 있다. 이하, 이 주면(E402a)을 「소자 형성면(E402a)」이라고 한다. 소자 형성면(E402a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 칩 다이오드(E401)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(E402a)의 양단부에, 캐소드 전극(E403)의 외부 접속 전극(E403B)과, 애노드 전극(E404)의 외부 접속 전극(E404B)이 배치되어 있다. 이들 외부 접속 전극(E403B, E404B)의 사이의 소자 형성면(E402a)에, 다이오드 셀 영역(E407)이 형성되어 있다.
소자 형성면(E402a)의 하나의 짧은 변(이 실시 형태에서는 캐소드측 외부 접속 전극(E403B)에 가까운 짧은 변)에 이어지는 하나의 측면(E402c)에는, 반도체 기판(E402)의 두께 방향으로 연장되어 절결된 복수의 오목부(E7)(예를 들어 최대 4개의 오목부)가 형성되어 있다. 각 오목부(E7)는, 이 실시 형태에서는, 반도체 기판(E402)의 두께 방향의 전역에 걸쳐 연장되어 있다. 각 오목부(E7)는, 평면에서 보아, 소자 형성면(E402a)의 한 짧은 변으로부터 내측으로 오목해져 있고, 이 실시 형태에서는, 소자 형성면(E402a)의 내측을 향해 좁은 폭으로 되는 사다리꼴 형상을 갖고 있다. 물론, 이 평면 형상은 일례이며, 직사각형 형상이어도 되고, 삼각형 형상이어도 되고, 부분 원 형상(예를 들어 원호 형상) 등의 오목 만곡 형상이어도 된다.
오목부(E7)는, 칩 다이오드(E401)의 방향(칩 방향)을 나타낸다. 보다 구체적으로는, 오목부(E7)는, 캐소드측 외부 접속 전극(E403B)의 위치를 나타내는 캐소드 마크를 제공하고 있다. 이에 의해, 칩 다이오드(E401)의 실장 시에, 그 외관에 의해 극성을 파악할 수 있는 구조로 되어 있다. 또한, 오목부(E7)는, 앞서 설명한 오목 마크(E7)와 마찬가지로, 칩 다이오드(E401)의 극성 방향 외에, 제품명, 제조 연월일 그 밖의 정보를 표시하고 있어, 표인으로서도 기능하고 있다.
반도체 기판(E402)은, 4개의 측면(E402c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(E409)를 갖고 있다. 이 4개의 코너부(E409)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(E409)는, 소자 형성면(E402a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 칩 다이오드(E401)의 제조 공정이나 실장 시에 있어서의 칩핑을 억제할 수 있는 구조로 되어 있다.
다이오드 셀 영역(E407)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다. 다이오드 셀 영역(E407) 내에, 복수의 다이오드 셀(ED1 내지 ED4)이 배치되어 있다. 복수의 다이오드 셀(ED1 내지 ED4)은, 이 실시 형태에서는 4개 설치되어 있고, 반도체 기판(E402)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다.
도 115는, 캐소드 전극(E403) 및 애노드 전극(E404) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(E402)의 표면(소자 형성면(E402a))의 구조를 도시하는 평면도이다. 다이오드 셀(ED1 내지 ED4)의 각 영역 내에는, 각각, p+형의 반도체 기판(E402)의 표층 영역에 n+형 영역(E410)이 형성되어 있다. n+형 영역(E410)은, 개개의 다이오드 셀마다 분리되어 있다. 이에 의해, 다이오드 셀(ED1 내지 ED4)은, 다이오드 셀마다 분리된 pn 접합 영역(E411)을 각각 갖고 있다.
복수의 다이오드 셀(ED1 내지 ED4)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상, 구체적으로는 직사각형 형상으로 형성되어 있고, 각 다이오드 셀의 직사각형 영역 내에, 다각형 형상의 n+형 영역(E410)이 형성되어 있다. 이 실시 형태에서는, n+형 영역(E410)은, 정팔각형으로 형성되어 있고, 다이오드 셀(ED1 내지 ED4)의 직사각형 영역을 형성하는 4변을 각각 따르는 4개의 변과, 다이오드 셀(ED1 내지 ED4)의 직사각형 영역의 4개의 코너부에 각각 대향하는 다른 4개의 변을 갖고 있다.
도 113 및 도 114에 나타내고 있는 바와 같이, 반도체 기판(E402)의 소자 형성면(E402a)에는, 산화막 등을 포함하는 절연막(E415)(도 112에서는 도시 생략)이 형성되어 있다. 절연막(E415)에는, 다이오드 셀(ED1 내지 ED4) 각각의 n+형 영역(E410)의 표면을 노출시키는 콘택트 구멍(E416)(캐소드 콘택트 구멍)과, 소자 형성면(E402a)을 노출시키는 콘택트 구멍(E417)(애노드 콘택트 구멍)이 형성되어 있다.
절연막(E415)의 표면에는, 캐소드 전극(E403) 및 애노드 전극(E404)이 형성되어 있다. 캐소드 전극(E403)은, 절연막(E415)의 표면에 형성된 캐소드 전극막(E403A)과, 캐소드 전극막(E403A)에 접합된 외부 접속 전극(E403B)을 포함한다. 캐소드 전극막(E403A)은, 복수의 다이오드 셀(ED1, ED3)에 접속된 인출 전극(EL1)과, 복수의 다이오드(ED2, ED4)에 접속된 인출 전극(EL2)과, 인출 전극(EL1, EL2)(캐소드 인출 전극)과 일체적으로 형성된 캐소드 패드(E405)를 갖고 있다. 캐소드 패드(E405)는, 소자 형성면(E402a)의 일단부에 직사각형으로 형성되어 있다. 이 캐소드 패드(E405)에 외부 접속 전극(E403B)이 접속되어 있다. 이와 같이 하여, 외부 접속 전극(E403B)은, 인출 전극(EL1, EL2)에 공통으로 접속되어 있다. 캐소드 패드(E405) 및 외부 접속 전극(E403B)은, 캐소드 전극(E403)의 외부 접속부(캐소드 외부 접속부)를 구성하고 있다.
애노드 전극(E404)은, 절연막(E415)의 표면에 형성된 애노드 전극막(E404A)과, 애노드 전극막(E404A)에 접합된 외부 접속 전극(E404B)을 포함한다. 애노드 전극막(E404A)은, p+형 반도체 기판(E402)에 접속되어 있고, 소자 형성면(E402a)의 일단부 부근에 애노드 패드(E406)를 갖고 있다. 애노드 패드(E406)는, 애노드 전극막(E404A)에 있어서 소자 형성면(E402a)의 일단부에 배치된 영역을 포함한다. 이 애노드 패드(E406)에 외부 접속 전극(E404B)이 접속되어 있다. 애노드 패드(E406) 및 외부 접속 전극(E404B)은, 애노드 전극(E404)의 외부 접속부(애노드 외부 접속부)를 구성하고 있다. 애노드 전극막(E404A)에 있어서, 애노드 패드(E406) 이외의 영역은, 애노드 콘택트 구멍(E417)으로부터 인출된 애노드 인출 전극이다.
인출 전극(EL1)은, 절연막(E415)의 표면으로부터 다이오드 셀(ED1, ED3)의 콘택트 구멍(E416) 내에 인입하여, 각 콘택트 구멍(E16) 내에서 다이오드 셀(ED1, ED3)의 각 n+형 영역(E410)에 오믹 접촉하고 있다. 인출 전극(EL1)에 있어서, 콘택트 구멍(E416) 내에서 다이오드 셀(ED1, ED3)에 접속되어 있는 부분은, 셀 접속부(EC1, EC3)를 구성하고 있다. 마찬가지로, 인출 전극(EL2)은, 절연막(E415)의 표면으로부터 다이오드 셀(ED2, ED4)의 콘택트 구멍(E416) 내에 인입하여, 각 콘택트 구멍(E416) 내에서 다이오드 셀(ED2, ED4)의 각 n+형 영역(E410)에 오믹 접촉하고 있다. 인출 전극(EL2)에 있어서, 콘택트 구멍(E416) 내에서 다이오드 셀(ED2, ED4)에 접속되어 있는 부분은, 셀 접속부(EC2, EC4)를 구성하고 있다. 애노드 전극막(E404A)은, 절연막(E415)의 표면으로부터 콘택트 구멍(E417)의 내측에 연장되어 있어, 콘택트 구멍(E417) 내에서 p+형의 반도체 기판(E402)에 오믹 접촉하고 있다. 캐소드 전극막(E403A) 및 애노드 전극막(E404A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다.
전극막으로서는, 이 실시 형태에서는, AlSi막을 사용하고 있다. AlSi막을 사용하면, 반도체 기판(E402)의 표면에 p+형 영역을 형성하지 않고, 애노드 전극막(E404A)을 p+형의 반도체 기판(E402)에 오믹 접촉시킬 수 있다. 즉, 애노드 전극막(E404A)을 p+형의 반도체 기판(E402)에 직접 접촉시켜서 오믹 접합을 형성할 수 있다. 따라서, p+형 영역을 형성하기 위한 공정을 생략할 수 있다.
캐소드 전극막(E403A)과 애노드 전극막(E404A)의 사이는, 슬릿(E418)에 의해 분리되어 있다. 인출 전극(EL1)은, 다이오드 셀(ED1)로부터 다이오드 셀(ED3)을 지나 캐소드 패드(E405)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(EL2)은, 다이오드 셀(ED2)로부터 다이오드 셀(ED4)을 지나 캐소드 패드(E405)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(EL1, EL2)은, n+형 영역(E410)으로부터 캐소드 패드(E405)까지 사이의 도처에서 균일한 폭(W1, W2)을 각각 갖고 있으며, 그러한 폭(W1, W2)은, 셀 접속부(EC1, EC2, EC3, EC4)의 폭보다 넓다. 셀 접속부(EC1 내지 EC4)의 폭은, 인출 전극(EL1, EL2)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(EL1, EL2)의 선단부는, n+형 영역(E410)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(EL1, EL2)의 기단부는, 캐소드 패드(E405)에 접속되어 있다. 슬릿(E418)은, 인출 전극(EL1, EL2)을 테 두르는 것처럼 형성되어 있다. 한편, 애노드 전극막(E404A)은, 거의 일정한 폭의 슬릿(E418)에 대응한 간격을 두고, 캐소드 전극막(E403A)을 둘러싸도록, 절연막(E415)의 표면에 형성되어 있다. 애노드 전극막(E404A)은, 소자 형성면(E402a)의 길이 방향을 따라 연장되는 빗살 모양 부분과, 직사각형 영역을 포함하는 애노드 패드(E406)를 일체적으로 갖고 있다.
캐소드 전극막(E403A) 및 애노드 전극막(E404A)은, 예를 들어 질화막을 포함하는 패시베이션막(E420)(도 112에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(E420)의 위에는 폴리이미드 등의 수지막(E421)이 형성되어 있다. 패시베이션막(E420) 및 수지막(E421)을 관통하도록, 캐소드 패드(E405)를 노출시키는 패드 개구(E422)와, 애노드 패드(E406)를 노출시키는 패드 개구(E423)가 형성되어 있다. 패드 개구(E422, E423)에 외부 접속 전극(E403B, E404B)이 각각 매립되어 있다. 패시베이션막(E420) 및 수지막(E421)은, 보호막을 구성하고 있어, 인출 전극(EL1, EL2) 및 pn 접합 영역(E411)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 칩 다이오드(E401)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(E403B, E404B)은, 수지막(E421)의 표면보다 낮은 위치(반도체 기판(E402)에 가까운 위치)에 표면을 가져도 되고, 수지막(E421)의 표면으로부터 돌출되어 있어, 수지막(E421)보다 높은 위치(반도체 기판(E402)으로부터 먼 위치)에 표면을 가져도 된다. 도 113에는, 외부 접속 전극(E403B, E404B)이 수지막(E421)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(E403B, E404B)은, 예를 들어 전극막(E403A, E404A)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
각 다이오드 셀(ED1 내지 ED4)에서는, p형의 반도체 기판(E402)과 n+형 영역(E410)의 사이에 pn 접합 영역(E411)이 형성되어 있고, 따라서, 각각 pn 접합 다이오드가 형성되어 있다. 그리고, 복수의 다이오드 셀(ED1 내지 ED4)의 n+형 영역(E410)이 캐소드 전극(E403)에 공통으로 접속되고, 다이오드 셀(ED1 내지 ED4)의 공통의 p형 영역인 p+형의 반도체 기판(E402)이 애노드 전극(E404)에 공통으로 접속되어 있다. 이에 의해, 반도체 기판(E402) 위에 형성된 복수의 다이오드 셀(ED1 내지 ED4)은, 모두 병렬로 접속되어 있다.
도 116은, 칩 다이오드(E401)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 다이오드 셀(ED1 내지 ED4)에 의해 각각 구성되는 pn 접합 다이오드는, 캐소드측이 캐소드 전극(E403)에 의해 공통 접속되고, 애노드측이 애노드 전극(E404)에 의해 공통 접속됨으로써, 모두 병렬로 접속되어 있고, 이에 의해, 전체적으로 1개의 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 칩 다이오드(E401)는, 복수의 다이오드 셀(ED1 내지 ED4)을 갖고 있으며, 각 다이오드 셀(ED1 내지 ED4)이 pn 접합 영역(E411)을 갖고 있다. pn 접합 영역(E411)은, 다이오드 셀(ED1 내지 ED4)마다 분리되어 있다. 그로 인해, 칩 다이오드(E401)는, pn 접합 영역(E411)의 주위 길이, 즉, 반도체 기판(E402)에서의 n+형 영역(E410)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(E411)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, ESD 내량의 향상을 도모할 수 있다. 즉, 칩 다이오드(E401)를 소형으로 형성하는 경우에도, pn 접합 영역(E411)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(E401)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
이 실시 형태에서는, 반도체 기판(E402)의 캐소드측 외부 접속 전극(E403B)에 가까운 짧은 변에 음극 방향을 나타내는 오목부(E7)가 형성되어 있으므로, 반도체 기판(E402)의 이면(소자 형성면(E402a)과는 반대측의 주면)에, 캐소드 마크를 표인할 필요가 없다. 오목부(E7)는, 칩 다이오드(E401)를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수 있다. 또한, 칩 다이오드(E401)의 크기가 미소해서 표인이 곤란한 경우에도 오목부(E7)를 형성하여, 캐소드의 방향을 표시할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드(E401)에 대해서도 캐소드 마크를 부여할 수 있다.
도 117은, 칩 다이오드(E401)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 118a 및 도 118b는, 도 117의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 113에 대응하는 절단면을 나타낸다. 도 119는, 반도체 기판(E402)의 원 기판으로서의 p+형 반도체 웨이퍼(EW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다. 우선, 반도체 기판(E402)의 원 기판으로서의 p+형 반도체 웨이퍼(EW)가 준비된다. 반도체 웨이퍼(EW)의 표면은 소자 형성면(EWa)이며, 반도체 기판(E402)의 소자 형성면(E402a)에 대응하고 있다. 소자 형성면(EWa)에는, 복수의 칩 다이오드(E401)에 대응한 복수의 칩 다이오드 영역(E401a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 칩 다이오드 영역(E401a)의 사이에는, 경계 영역(E8)이 설치되어 있다. 경계 영역(E8)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(EW)에 대하여 필요한 공정을 행한 후에, 경계 영역(E8)을 따라 반도체 웨이퍼(EW)를 분리함으로써, 복수의 칩 다이오드(E401)가 얻어진다.
반도체 웨이퍼(EW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(EW)의 소자 형성면(EWa)에, 열산화막이나 CVD 산화막 등의 절연막(E415)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(ES1), 그 위에 레지스트 마스크가 형성된다(ES2). 이 레지스트 마스크를 사용한 에칭에 의해, n+형 영역(E410)에 대응하는 개구가 절연막(E415)에 형성된다(ES3). 또한, 레지스트 마스크를 박리한 후에, 절연막(E415)에 형성된 개구로부터 노출되는 반도체 웨이퍼(EW)의 표층부에 n형 불순물이 도입된다(ES4). n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 되고, n형 불순물 이온(예를 들어 인 이온)의 주입에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(EW)를 확산로 내에 반입하여, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(E415)의 개구 내에서 노출되는 반도체 웨이퍼(EW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(E415)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(ES5), 반도체 웨이퍼(EW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(ES6). 이에 의해, 반도체 웨이퍼(EW)의 표층부에 n+형 영역(E410)이 형성된다.
계속해서, 콘택트 구멍(E416, E417)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(E415)의 위에 형성된다(ES7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(E415)에 콘택트 구멍(E416, E417)이 형성된다(ES8). 그 후, 레지스트 마스크가 박리된다. 계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(E403) 및 애노드 전극(E404)을 구성하는 전극막이 절연막(E415) 위에 형성된다(ES9). 이 실시 형태에서는, AlSi를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(E418)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(ES10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(E418)이 형성된다(ES11). 슬릿(E418)의 폭은 3㎛ 정도이어도 된다. 이에 의해, 상기 전극막이, 캐소드 전극막(E403A) 및 애노드 전극막(E404A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(E420)이 형성되고(ES12), 또한 폴리이미드 등을 도포함으로써 수지막(E421)이 형성된다(ES13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(E423, E424)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝 ES14). 이에 의해, 패드 개구(E423, E424)에 대응한 개구를 갖는 수지막(E421)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(ES15). 그리고, 수지막(E421)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(E420)에 패드 개구(E422, E423)가 형성된다(ES16). 그 후, 패드 개구(E422, E423) 내에 외부 접속 전극(E403B, E404B)이 형성된다(ES17). 외부 접속 전극(E403B, E404B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(E8)(도 119 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(E83)(도 118a 참조)가 형성된다(ES18). 이 레지스트 마스크(E83)를 통해 플라즈마 에칭이 행해지고, 그에 의해, 도 118a에 도시한 바와 같이, 반도체 웨이퍼(EW)가 그 소자 형성면(EWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(E8)에 따라, 절단용의 홈(E81)이 형성된다(ES19). 레지스트 마스크(E83)가 박리된 후, 도 118b에 도시한 바와 같이, 반도체 웨이퍼(EW)가 이면(EWb)으로부터, 홈(E81)의 저부에 도달할 때까지 연삭된다(ES20). 이에 의해, 복수의 칩 다이오드 영역(E401a)이 개편화되어, 상술한 구조의 칩 다이오드(E401)를 얻을 수 있다.
경계 영역(E8)에 홈(E81)을 형성하기 위한 레지스트 마스크(E83)는, 도 119에 도시한 바와 같이, 칩 다이오드 영역(E401a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(E401a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(E84)를 갖고 있다. 라운드 형상부(E84)는, 칩 다이오드 영역(E401a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 또한, 경계 영역(E8)에 홈(E81)을 형성하기 위한 레지스트 마스크(E83)는, 칩 다이오드 영역(E401a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(E401a)의 내측을 향해 오목해진 복수의 오목부(E85)를 갖고 있다. 따라서, 이 레지스트 마스크(E83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(E81)을 형성하면, 홈(E81)은, 칩 다이오드 영역(E401a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(E401a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖고, 칩 다이오드 영역(E401a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(E401a)의 내측을 향해 오목해진 복수의 오목부를 갖게 된다. 따라서, 칩 다이오드 영역(E401a)을 반도체 웨이퍼(EW)로부터 잘라내기 위한 홈(E81)을 형성하는 공정에서, 동시에, 칩 다이오드(E401)의 네 코너의 코너부(E409)를 라운드 형상으로 정형할 수 있고, 또한 하나의 짧은 변(캐소드측의 짧은 변)에 캐소드 마크 및 표인으로서의 오목부(E7)를 형성할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(E409)를 라운드 형상으로 가공할 수 있고, 또한 캐소드 마크 및 표인으로서의 오목부(E7)를 형성할 수 있다.
도 120은, 상기 칩 다이오드(E401)에 있어서, 표인으로서의 오목부(E7) 대신에 볼록 마크(E70)를 설치한 실시 형태의 평면도이다. 앞의 설명에서, 오목부(E7)는, 칩 다이오드(E401)의 방향(칩 방향)을 나타내고, 보다 구체적으로는, 오목부(E7)는, 캐소드측 외부 접속 전극(E403B)의 위치를 나타내는 캐소드 마크를 제공하고 있음을 설명하고, 이에 의해, 칩 다이오드(E401)의 실장 시에, 그 외관에 의해 극성을 파악할 수 있는 구조로 되어 있는 설명을 하였다. 또한, 오목부(E7)는, 앞서 설명한 오목 마크(E7)와 마찬가지로, 칩 다이오드(E401)의 극성 방향 외에도, 제품명, 제조 연월일 그 밖의 정보를 표시하고 있어, 표인으로서도 기능하고 있다고 설명하였다. 이러한 오목부(E7)는, 도 120에 도시한 바와 같이, 볼록 마크(E70)로 치환해도 된다.
도 120에 나타나는 칩 다이오드(E401)의 제조 공정은, 도 117을 사용하여 설명한, 도 111 내지 도 115에 나타내는 칩 다이오드(E401)의 제조 공정과 거의 마찬가지이다. 단, 도 117의 스텝 ES18에서 형성되는 레지스트 마스크(E83)의 형상이 상이하다. 도 121을 참조하여, 칩 다이오드(E401)의 제조 공정에 사용되는 레지스트 마스크(E83)에 대하여 설명한다. 경계 영역(E8)에 홈(E81)을 형성하기 위한 레지스트 마스크(E83)는, 도 121에 도시한 바와 같이, 칩 다이오드 영역(E401a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(E401a)의 외측에 볼록의 만곡 형상의 라운드 형상부(E84)를 갖고 있다. 라운드 형상부(E84)는, 칩 다이오드 영역(E401a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 또한, 경계 영역(E8)에 홈(E81)을 형성하기 위한 레지스트 마스크(E83)는, 칩 다이오드 영역(E401a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(E401a)의 외측을 향해 돌출된 복수의 볼록부(E86)를 갖고 있다. 따라서, 이 레지스트 마스크(E83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(E81)을 형성하면, 홈(E81)은, 칩 다이오드 영역(E401a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(E401a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖고, 칩 다이오드 영역(E401a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(E401a)의 외측을 향해 돌출된 복수의 볼록부를 갖게 된다. 따라서, 칩 다이오드 영역(E401a)을 반도체 웨이퍼(EW)로부터 잘라내기 위한 홈(E81)을 형성하는 공정에서, 동시에, 칩 다이오드(E401)의 네 코너의 코너부(E409)를 라운드 형상으로 정형할 수 있고, 또한 하나의 짧은 변(캐소드측의 짧은 변)에 캐소드 마크 및 표인으로서의 볼록부(E70)를 형성할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(E409)를 라운드 형상으로 가공할 수 있고, 또한 캐소드 마크 및 표인으로서의 볼록부(E70)를 형성할 수 있다.
이상, 제6 발명의 실시 형태로서, 칩 저항기, 칩 콘덴서 및 칩 다이오드에 대하여 설명했지만, 제6 발명은, 칩 저항기, 칩 콘덴서 및 칩 다이오드 이외의 칩 부품에 대해서도 적용하는 것이 가능하다. 예를 들어, 다른 칩 부품의 예로서 칩 인덕터를 예시할 수 있다. 칩 인덕터는, 예를 들어 기판 위에 다층 배선 구조를 갖고, 다층 배선 구조 내에 인덕터(코일) 및 그것에 관련하는 배선을 갖는 부품으로, 다층 배선 구조 내의 임의의 인덕터가 퓨즈에 의해 회로에 내장되거나, 회로로부터 분리될 수 있는 구성의 것이다. 이와 같은 칩 인덕터에 있어서도, 제6 발명에 의한 요철에 의해 정보 표시, 즉 오목 마크 홈 등의 구조를 채용함으로써, 실장이 용이하고, 취급이 쉬운 칩 인덕터(칩 부품)로 할 수 있다.
도 122는, 칩 다이오드나, 상술한 칩 저항기, 칩 콘덴서 등이 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(E201)은, 편평한 직육면체 형상의 하우징(E202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(E202)은 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있으며, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(E202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(E203)의 표시면이 노출되어 있다. 표시 패널(E203)의 표시면은, 터치 패널을 구성하고 있어, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(E203)은, 하우징(E202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(E203)의 하나의 짧은 변을 따르도록, 조작 버튼(E204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(E204)이 표시 패널(E203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(E204) 및 터치 패널을 조작함으로써, 스마트폰(E201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(E203)의 다른 하나의 짧은 변의 근방에는, 스피커(E205)가 배치되어 있다. 스피커(E205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(E204)의 가까이에는, 하우징(E202)의 하나의 측면에 마이크로폰(E206)이 배치되어 있다. 마이크로폰(E206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 123은, 하우징(E202)의 내부에 수용된 전자 회로 어셈블리(E210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(E210)는, 배선 기판(E211)과, 배선 기판(E211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(E212-E220)와, 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(E212), 원 세그 TV 수신 IC(E213), GPS 수신 IC(E214), FM 튜너 IC(E215), 전원 IC(E216), 플래시 메모리(E217), 마이크로컴퓨터(E218), 전원 IC(E219) 및 기저 대역 IC(E220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(E221, E225, E235), 칩 저항기(E222, E224, E233), 칩 캐패시터(E227, E230, E234) 및 칩 다이오드(E228, E231)를 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(E211)의 실장면 위에 실장되어 있다. 칩 다이오드(E228, E231)에는, 상술한 어느 하나의 실시 형태에 따른 칩 다이오드를 적용할 수 있다.
전송 처리 IC(E212)는, 표시 패널(203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(E203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(E203)과의 접속을 위해서, 전송 처리 IC(E212)에는, 플렉시블 배선(E209)이 접속되어 있다. 원 세그 TV 수신 IC(E213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(E213)의 근방에는, 복수의 칩 인덕터(E221)와, 복수의 칩 저항기(E222)가 배치되어 있다. 원 세그 TV 수신 IC(E213), 칩 인덕터(E221) 및 칩 저항기(E222)는, 원 세그 방송 수신 회로(E223)를 구성하고 있다. 칩 인덕터(E221) 및 칩 저항기(E222)는, 정확하게 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(E223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(E214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(E201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. FM 튜너 IC(E215)는, 그 근방에서 배선 기판(E211)에 실장된 복수의 칩 저항기(E224) 및 복수의 칩 인덕터(E225)와 함께, FM 방송 수신 회로(E226)를 구성하고 있다. 칩 저항기(E224) 및 칩 인덕터(E225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(E226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(E216)의 근방에는, 복수의 칩 캐패시터(E227) 및 복수의 칩 다이오드(E228)가 배선 기판(E211)의 실장면에 실장되어 있다. 전원 IC(E216)는, 칩 캐패시터(E227) 및 칩 다이오드(E228)와 함께, 전원 회로(E229)를 구성하고 있다. 플래시 메모리(E217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(E201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다.
마이크로컴퓨터(E218)는, CPU, ROM 및 RAM을 내장하고 있고, 각종 연산 처리를 실행함으로써, 스마트폰(E201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(E218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 전원 IC(E219)의 가까이에는, 복수의 칩 캐패시터(E230) 및 복수의 칩 다이오드(E231)가 배선 기판(E211)의 실장면에 실장되어 있다. 전원 IC(E219)는, 칩 캐패시터(E230) 및 칩 다이오드(E231)와 함께, 전원 회로(E232)를 구성하고 있다.
기저 대역 IC(E220)의 가까이에는, 복수의 칩 저항기(E233), 복수의 칩 캐패시터(E234) 및 복수의 칩 인덕터(E235)가, 배선 기판(E211)의 실장면에 실장되어 있다. 기저 대역 IC(E220)는, 칩 저항기(E233), 칩 캐패시터(E234) 및 칩 인덕터(E235)와 함께, 기저 대역 통신 회로(E236)를 구성하고 있다. 기저 대역 통신 회로(E236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(E229, E232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(E212), GPS 수신 IC(E214), 원 세그 방송 수신 회로(E223), FM 방송 수신 회로(E226), 기저 대역 통신 회로(E236), 플래시 메모리(E217) 및 마이크로컴퓨터(E218)에 공급된다. 마이크로컴퓨터(E218)는, 전송 처리 IC(E212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(E212)로부터 표시 패널(203)에 표시 제어 신호를 출력하여 표시 패널(E203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(E204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(E223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(E203)에 출력하고, 수신된 음성을 스피커(E205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(E218)에 의해 실행된다. 또한, 스마트폰(E201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(E218)는, GPS 수신 IC(E214)가 출력하는 위치 정보를 취득하여, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(E204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(E218)는, FM 방송 수신 회로(E226)를 기동하여, 수신된 음성을 스피커(E205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(E217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(E218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(E218)는, 필요에 따라, 플래시 메모리(E217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(E217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(E236)에 의해 실현된다. 마이크로컴퓨터(E218)는, 기저 대역 통신 회로(E236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다.
[7] 제7 발명에 대하여
휴대 전화기로 대표되는 휴대형 전자 기기에 있어서는, 내부 회로를 구성하는 회로 부품의 소형화가 요구되고 있다. 따라서, 칩 다이오드에 대해서도, 그 소형화가 요구되고 있으며, 그것에 수반하여, 전류 능력을 확보하고, 아울러 ESD(electrostatic discharge) 내량을 확보하는 것이 곤란해지고 있다.
제7 발명은, ESD 내량의 향상을 도모한 칩 다이오드를 제공하는 것이다. 제7 발명의 보다 구체적인 목적은, 소형화와 ESD 내량의 확보를 양립할 수 있는 칩 다이오드를 제공하는 것이다. 제7 발명은, 다음과 같은 특징을 갖고 있다.
F1. 제1 도전형의 반도체 기판에 형성되고, 상기 반도체 기판과의 사이에 pn 접합을 형성하는 개별의 제2 도전형 영역을 각각 갖는 복수의 다이오드 셀과, 상기 반도체 기판의 주면을 덮고, 복수의 다이오드 셀의 상기 제2 도전형 영역을 각각 노출시키는 복수의 콘택트 구멍이 형성된 절연막과, 상기 반도체 기판의 상기 제1 도전형의 영역에 접속된 제1 전극과, 상기 절연막 위에 형성되고, 상기 복수의 콘택트 구멍을 통해 상기 복수의 다이오드 셀의 상기 제2 도전형 영역에 각각 접합하고 있는 제2 전극을 포함하고, 상기 콘택트 구멍 내에서의 상기 제2 전극과 상기 제2 도전형 영역과의 접합 영역의 주연에서부터 상기 제2 도전형 영역의 주연까지의 거리가 0.1㎛ 이상이고, 또한 상기 제2 도전형 영역의 직경의 10% 이하인, 칩 다이오드.
이 구성에 의하면, 제1 도전형의 반도체 기판에 제2 도전형 영역을 각각 갖는 복수의 다이오드 셀이 형성되어 있다. 반도체 기판 위에 절연막이 형성되어 있고, 그 절연막에 형성된 콘택트 구멍을 통해 제2 도전형 영역에 제2 전극이 접속되어 있다. 반도체 기판의 제1 도전형의 영역에 제1 전극이 접속되어 있다. 이와 같이 하여, 복수의 다이오드 셀이 제1 전극 및 제2 전극의 사이에 병렬로 접속되어 있다. 이에 의해, ESD 내량의 향상을 도모할 수 있고, 특히, 칩 크기의 소형화와 ESD 내량의 확보를 양립할 수 있다. 보다 구체적으로는, 다이오드 셀마다 분리된 pn 접합(pn 접합 영역)이 형성되어 있고, 그것들이 병렬 접속되어 있다. 복수의 다이오드 셀에 각각 pn 접합 영역이 형성되어 있음으로써, 반도체 기판 위에서의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, ESD 내량을 향상시킬 수 있다. pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 p형 영역과 n형 영역의 경계선의 총 연장이다.
또한, 본 발명에서는, 콘택트 구멍 내에서의 제2 전극과 제2 도전형 영역과의 접합 영역의 주연에서부터 제2 도전형 영역의 주연까지의 거리가 1㎛ 이상이고, 또한 제2 도전형 영역의 직경의 10% 이하다. 상기 거리가 1㎛ 이상으로 형성되어 있으므로, 콘택트 구멍 내에서의 제2 전극과 제2 도전형 영역과의 접합 영역의 주연과 반도체 기판과의 사이에, 제2 도전형 영역을 바이패스하여 누설 전류가 흐르는 것을 억제 또는 방지할 수 있다. 한편, 상기 거리가 제2 도전형 영역의 직경의 10% 이하로 형성되어 있으므로, ESD 내량을 한층 향상시킬 수 있다.
통상 생각하면, 상기 거리를 크게 할수록 ESD 내량은 커질 것 같다. 따라서, 발명자는 상기 거리가 커질수록 ESD 내량이 커진다고 예측하고, 상기 거리의 적절한 범위를 특정하기 위해서 다음과 같은 실험을 행하였다. 즉, 제2 도전형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 상기 거리를 상이하게 한 샘플에 대해서, ESD 내량을 측정하였다. 그 결과, 예측에 반하게 상기 거리를 작게 함으로써 ESD 내량이 커지는 것을 발명자는 발견했다. 또한, 상기 거리가 너무 작아지면, 제2 전극과 제2 도전형 영역과의 접합 영역의 주연과 반도체 기판과의 사이에, 제2 도전형 영역을 바이패스하여 누설 전류가 흐르게 되어버리는 것이 판명되었다. 본 발명은 이러한 발견에 기초하여 이루어진 것이다.
F2. 각 제2 도전형 영역이 다각형 형상을 갖고, 상기 접합 영역이 상기 제2 도전형 영역과 유사한 다각형 형상을 갖고 있고, 상기 제2 도전형 영역과 상기 접합 영역과의 대응하는 변이 서로 평행하게 배치되어 있고, 상기 서로 평행하게 배치된 변의 사이의 거리에 의해, 상기 접합 영역의 주연에서부터 상기 제2 도전형 영역의 주연까지의 거리가 정의되는, 「F1.」에 기재된 칩 다이오드.
F3. 각 제2 도전형 영역이 다각형 형상을 갖고, 상기 제2 도전형 영역의 무게 중심으로부터 당해 제2 도전형 영역의 복수의 변에 각각 내린 복수의 수선의 길이의 평균값의 2배에 의해 상기 제2 도전형 영역의 직경이 정의되는, 「F1.」 또는 「F2.」에 기재된 칩 다이오드이다.
F4. 상기 제2 전극이, 상기 접합 영역으로부터 상기 반도체 기판 위에서 상기 제2 도전형 영역이 형성되어 있지 않은 영역 위까지 인출된 복수의 인출 전극과, 상기 인출 전극에 접속되고, 상기 제2 도전형 영역이 형성되어 있지 않은 영역 위에서 상기 절연막 위에 배치되어 상기 복수의 인출 전극에 접속된 외부 전극부를 포함하는, 「F1.」 내지 「F3.」 중 어느 한 항에 기재된 칩 다이오드.
이 구성에 의하면, 제2 전극의 외부 전극부를 제2 도전형 영역의 바로 위를 피하여 배치할 수 있으므로, 칩 다이오드를 실장 기판에 실장하거나, 제2 전극의 외부 전극부에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수하고, 따라서 신뢰성을 향상시킨 칩 다이오드를 실현할 수 있다.
F5. 상기 반도체 기판이 p형 반도체 기판을 포함하고, 상기 복수의 제2 도전형 영역을 각각 형성하는 복수의 n형 확산층이 서로 분리되어 상기 p형 반도체 기판에 형성되어 있는, 「F1.」 내지 「F4.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에서는, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는, 저항률의 면내 편차가 크므로, 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이에 반해, p형 반도체 웨이퍼는, 저항률의 면내 편차가 적으므로, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p형 반도체 기판을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
F6. 상기 제2 전극이, 상기 p형 반도체 기판에 접하고, AlSi를 포함하는 전극막을 포함하는, 「F5.」에 기재된 칩 다이오드. 이 구성에 의하면, 제2 전극이 p형 반도체 기판에 접하는 AlSi 전극막을 포함하고 있다. AlSi는, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있다. 그로 인해, AlSi 전극막은, p형 반도체 기판과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p형 반도체 기판에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
F7. 상기 복수의 제2 도전형 영역이, 상기 외부 접속부를 향해 직선 위에 배열한 복수의 제2 도전형 영역을 포함하고, 당해 직선 위에 배열한 복수의 제2 도전형 영역이 상기 직선을 따라 직선 형상으로 형성된 공통의 상기 인출 전극에 의해 상기 외부 접속부에 접속되어 있는, 「F4.」에 기재된 칩 다이오드.
이 구성에 의하면, 제2 전극의 외부 접속부를 향해 직선 위에 배열한 복수의 제2 도전형 영역이, 직선 형상의 공통의 인출 전극에 의해, 당해 외부 접속부에 접속되어 있다. 이에 의해, 제2 도전형 영역으로부터 제2 전극의 외부 접속부까지의 인출 전극의 길이를 최소로 할 수 있기 때문에, 일렉트로 마이그레이션을 저감할 수 있다. 또한, 복수의 제2 도전형 영역에서 하나의 인출 전극을 공유할 수 있기 때문에, 다수의 제2 도전형 영역을 형성해서 pn 접합 영역의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 한층 신뢰성이 높은 칩 다이오드를 제공할 수 있다.
F8. 상기 복수의 제2 도전형 영역이, 상기 반도체 기판 위에 2차원 배열되어 있는, 「F1.」 내지 「F7.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의해, 복수의 다이오드 셀이 2차원 배열(바람직하게는, 등간격으로 2차원 배열)되어 있음으로써, ESD 내량을 한층 향상시킬 수 있다. 상기 복수의 다이오드 셀은, 동등한 크기(보다 구체적으로는 복수의 다이오드 셀의 pn 접합 영역이 동등한 크기)로 형성되어 있어도 된다. 이 구성에서는, 복수의 다이오드 셀이 거의 동등한 특성을 가지므로, 칩 다이오드는, 전체적으로 양호한 특성을 갖고, 소형화한 경우에도, 충분한 ESD 내량을 가질 수 있다.
상기 다이오드 셀이, 4개 이상 설치되어 있는 것이 바람직하다. 이 구성에 의해, 4개 이상의 다이오드 셀이 설치됨으로써, 다이오드 접합 영역의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 효율적으로 향상시킬 수 있다.
F9. 상기 제1 전극 및 상기 제2 전극이 상기 반도체 기판의 상기 주면측에 배치되어 있는, 「F1.」 내지 「F8.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 반도체 기판의 한쪽의 표면에 제1 전극 및 제2 전극이 모두 형성되어 있으므로, 칩 다이오드를 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드를 제공할 수 있다. 이에 의해, 칩 다이오드의 점유 공간을 작게 할 수 있다. 특히, 실장 기판 위에서의 칩 다이오드의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있고, 고밀도 실장 및 소형화에 기여할 수 있다.
F10. 상기 제1 전극 및 상기 제2 전극을 부분적으로 노출시키고, 상기 인출 전극을 덮도록 상기 반도체 기판의 주면에 형성된 보호막을 더 포함하는, 「F4.」에 기재된 칩 다이오드. 이 구성에 의하면, 제1 전극 및 제2 전극을 노출시키면서 인출 전극을 가리는 보호막이 형성되어 있으므로, 인출 전극 및 pn 접합 영역으로의 수분의 침입을 억제 또는 방지할 수 있다. 게다가, 보호막에 의해, 외력에 대한 내구성을 향상시킬 수 있어, 신뢰성을 한층 향상시킬 수 있다.
F11. 상기 반도체 기판의 상기 주면이, 코너부를 둥글게 한 직사각형 형상을 갖고 있는, 「F1.」 내지 「F10.」 중 어느 한 항에 기재된 칩 다이오드. 이 구성에 의하면, 반도체 기판의 주면은, 코너부가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드를 제공할 수 있다.
F12. 상기 직사각형 형상의 한 변의 도중부에, 음극 방향을 나타내는 오목부가 형성되어 있는, 「F11.」에 기재된 칩 다이오드. 이 구성에 의하면, 직사각형 형상의 반도체 기판의 한 변에, 음극 방향을 나타내는 오목부가 형성되어 있으므로, 반도체 기판의 표면(예를 들어 보호막의 표면)에, 표인 등에 의해 음극 방향을 나타내는 마크(캐소드 마크)를 형성할 필요가 없다. 상기와 같은 오목부는, 칩 다이오드를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드의 크기가 미소해서 표인이 곤란한 경우에도 형성할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드에 대해서도 음극 방향을 나타내는 표시를 붙일 수 있다.
F13. 실장 기판과, 상기 실장 기판에 실장된 「F1.」 내지 「F12.」 중 어느 한 항에 기재된 칩 다이오드를 포함하는, 회로 어셈블리. 이 구성에 의해, ESD 내량이 크고, 따라서 신뢰성이 향상된 칩 다이오드를 사용한 회로 어셈블리를 제공할 수 있다. 따라서, 신뢰성이 높은 회로 어셈블리를 제공할 수 있다.
F14. 상기 칩 다이오드가, 상기 실장 기판에 와이어리스 본딩(페이스 다운 본딩, 플립 칩 본딩)에 의해 접속되어 있는, 「F13.」에 기재된 회로 어셈블리. 이 구성에 의해, 실장 기판 위에서의 칩 다이오드의 점유 공간을 작게 할 수 있기 때문에, 전자 부품의 고밀도 실장에 기여할 수 있다.
F15. 「F13.」 또는 「F14.」에 기재된 회로 어셈블리와, 상기 회로 어셈블리를 수용한 하우징을 포함하는, 전자 기기. 이 구성에 의해, ESD 내량이 크고, 따라서 신뢰성이 향상된 칩 다이오드를 사용한 회로 어셈블리를 하우징 내에 수용한 전자 기기를 제공할 수 있다. 따라서, 신뢰성이 높은 전자 기기를 제공할 수 있다. 제7 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 124는, 제7 발명의 일 실시 형태에 따른 칩 다이오드의 사시도이며, 도 125는 그 평면도이며, 도 126은, 도 125의 CXXVI-CXXVI선을 따른 단면도이다. 또한, 도 127은, 도 125의 CXXVII-CXXVII선을 따른 단면도이다. 칩 다이오드(F1)는, p+형의 반도체 기판(F2)(예를 들어 실리콘 기판)과, 반도체 기판(F2)에 형성된 복수의 다이오드 셀(FD1 내지 FD4)과, 이들 복수의 다이오드 셀(FD1 내지 FD4)을 병렬로 접속하는 캐소드 전극(F3) 및 애노드 전극(F4)을 포함한다. 반도체 기판(F2)은, 한 쌍의 주면(F2a, F2b)과, 그 한 쌍의 주면(F2a, F2b)과 직교하는 복수의 측면(F2c)을 포함하고, 상기한 쌍의 주면(F2a, F2b) 중 한쪽(주면(F2a))이 소자 형성면으로 되어 있다. 이하, 이 주면(F2a)을 「소자 형성면(F2a)」이라고 한다. 소자 형성면(F2a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 칩 다이오드(F1)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(F2a)의 양단부에, 캐소드 전극(F3)의 외부 접속 전극(F3B)과, 애노드 전극(F4)의 외부 접속 전극(F4B)이 배치되어 있다. 이들의 외부 접속 전극(F3B, F4B)의 사이의 소자 형성면(F2a)에, 다이오드 셀 영역(F7)이 형성되어 있다.
소자 형성면(F2a)의 하나의 짧은 변(이 실시 형태에서는 캐소드측 외부 접속 전극(F3B)에 가까운 짧은 변)에 이어지는 하나의 측면(F2c)에는, 반도체 기판(F2)의 두께 방향으로 연장되어 절결된 오목부(F8)가 형성되어 있다. 오목부(F8)는, 이 실시 형태에서는, 반도체 기판(F2)의 두께 방향의 전역에 걸쳐 연장되어 있다. 오목부(F8)는, 평면에서 보아, 소자 형성면(F2a)의 한 짧은 변으로부터 내측으로 오목해져 있고, 이 실시 형태에서는, 소자 형성면(F2a)의 내측을 향해 좁은 폭으로 되는 사다리꼴 형상을 갖고 있다. 물론, 이 평면 형상은 일례이며, 직사각형 형상이어도 되고, 삼각형 형상이어도 되고, 부분 원 형상(예를 들어 원호 형상) 등의 오목 만곡 형상이어도 된다. 오목부(F8)는, 칩 다이오드(F1)의 방향(칩 방향)을 나타낸다. 보다 구체적으로는, 오목부(F8)는, 캐소드측 외부 접속 전극(F3B)의 위치를 나타내는 캐소드 마크를 제공하고 있다. 이에 의해, 칩 다이오드(F1)의 실장 시에, 그 외관에 의해 극성을 파악할 수 있는 구조로 되어 있다.
반도체 기판(F2)은, 4개의 측면(F2c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(F9)를 갖고 있다. 이 4개의 코너부(F9)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(F9)는, 소자 형성면(F2a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 칩 다이오드(F1)의 제조 공정이나 실장 시에 있어서의 칩핑을 억제할 수 있는 구조로 되어 있다.
다이오드 셀 영역(F7)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다. 다이오드 셀 영역(F7) 내에, 복수의 다이오드 셀(FD1 내지 FD4)이 배치되어 있다. 복수의 다이오드 셀(FD1 내지 FD4)은, 이 실시 형태에서는 4개 설치되어 있고, 반도체 기판(F2)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다. 도 128은, 캐소드 전극(F3) 및 애노드 전극(F4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(F2)의 표면(소자 형성면(F2a))의 구조를 도시하는 평면도이다. 다이오드 셀(FD1 내지 FD4)의 각 영역 내에는, 각각, p+형의 반도체 기판(F2)의 표층 영역에 n+형 영역(제2 도전형 영역)(F10)이 형성되어 있다. n+형 영역(F10)은, 개개의 다이오드 셀마다 분리되어 있다. 이에 의해, 다이오드 셀(FD1 내지 FD4)은, 다이오드 셀마다 분리된 pn 접합 영역(F11)을 각각 갖고 있다.
복수의 다이오드 셀(FD1 내지 FD4)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상, 구체적으로는 직사각형 형상으로 형성되어 있고, 각 다이오드 셀의 직사각형 영역 내에, 다각형 형상의 n+형 영역(F10)이 형성되어 있다. 이 실시 형태에서는, n+형 영역(F10)은, 정팔각형으로 형성되어 있고, 다이오드 셀(FD1 내지 FD4)의 직사각형 영역을 형성하는 4변을 각각 따르는 4개의 변과, 다이오드 셀(FD1 내지 FD4)의 직사각형 영역의 4개의 코너부에 각각 대향하는 다른 4개의 변을 갖고 있다.
도 126 및 도 127에 나타내고 있는 바와 같이, 반도체 기판(F2)의 소자 형성면(F2a)에는, 산화막 등을 포함하는 절연막(F15)(도 125에서는 도시 생략)이 형성되어 있다. 절연막(F15)에는, 다이오드 셀(FD1 내지 FD4) 각각의 n+형 영역(F10)의 표면을 노출시키는 콘택트 구멍(F16)(캐소드 콘택트 구멍)과, 소자 형성면(F2a)을 노출시키는 콘택트 구멍(F17)(애노드 콘택트 구멍)이 형성되어 있다. 절연막(F15)의 표면에는, 캐소드 전극(F3) 및 애노드 전극(F4)이 형성되어 있다. 캐소드 전극(F3)은, 절연막(F15)의 표면에 형성된 캐소드 전극막(F3A)과, 캐소드 전극막(F3A)에 접합된 외부 접속 전극(F3B)을 포함한다. 캐소드 전극막(F3A)은, 복수의 다이오드 셀(FD1, FD3)에 접속된 인출 전극(FL1)과, 복수의 다이오드 셀(FD2, FD4)에 접속된 인출 전극(FL2)과, 인출 전극(FL1, FL2)(캐소드 인출 전극)과 일체적으로 형성된 캐소드 패드(F5)를 갖고 있다. 캐소드 패드(F5)는, 소자 형성면(F2a)의 일단부에 직사각형으로 형성되어 있다. 이 캐소드 패드(F5)에 외부 접속 전극(F3B)이 접속되어 있다. 이와 같이 하여, 외부 접속 전극(F3B)은, 인출 전극(FL1, FL2)에 공통으로 접속되어 있다. 캐소드 패드(F5) 및 외부 접속 전극(F3B)은, 캐소드 전극(F3)의 외부 접속부(캐소드 외부 접속부)를 구성하고 있다.
애노드 전극(F4)은, 절연막(F15)의 표면에 형성된 애노드 전극막(F4A)과, 애노드 전극막(F4A)에 접합된 외부 접속 전극(F4B)을 포함한다. 애노드 전극막(F4A)은, p+형 반도체 기판(F2)에 접속되어 있고, 소자 형성면(F2a)의 일단부 부근에 애노드 패드(F6)를 갖고 있다. 애노드 패드(F6)는, 애노드 전극막(F4A)에 있어서 소자 형성면(F2a)의 일단부에 배치된 영역을 포함한다. 이 애노드 패드(F6)에 외부 접속 전극(F4B)이 접속되어 있다. 애노드 패드(F6) 및 외부 접속 전극(F4B)은, 애노드 전극(F4)의 외부 접속부(애노드 외부 접속부)를 구성하고 있다. 애노드 전극막(F4A)에 있어서, 애노드 패드(F6) 이외의 영역은, 애노드 콘택트 구멍(F17)로부터 인출된 애노드 인출 전극이다.
인출 전극(FL1)은, 절연막(F15)의 표면으로부터 다이오드 셀(FD1, FD3)의 콘택트 구멍(F16) 내에 인입하여, 각 콘택트 구멍(F16) 내에서 다이오드 셀(FD1, FD3)의 각 n+형 영역(F10)에 오믹 접촉하고 있다. 인출 전극(FL1)에 있어서, 콘택트 구멍(F16) 내에서 다이오드 셀(FD1, FD3)에 접속되어 있는 부분은, 셀 접속부(FC1, FC3)를 구성하고 있다. 마찬가지로, 인출 전극(FL2)은, 절연막(F15)의 표면으로부터 다이오드 셀(FD2, FD4)의 콘택트 구멍(F16) 내에 인입하여, 각 콘택트 구멍(F16) 내에서 다이오드 셀(FD2, FD4)의 각 n+형 영역(F10)에 오믹 접촉하고 있다. 인출 전극(FL2)에 있어서, 콘택트 구멍(F16) 내에서 다이오드 셀(FD2, FD4)에 접속되어 있는 부분은, 셀 접속부(FC2, FC4)를 구성하고 있다. 애노드 전극막(F4A)은, 절연막(F15)의 표면으로부터 콘택트 구멍(F17)의 내측에 연장되어 있어, 콘택트 구멍(F17) 내에서 p+형의 반도체 기판(F2)에 오믹 접촉하고 있다. 캐소드 전극막(F3A) 및 애노드 전극막(F4A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다.
전극막으로서는, 이 실시 형태에서는, AlSi막을 사용하고 있다. AlSi막을 사용하면, 반도체 기판(F2)의 표면에 p+형 영역을 형성하지 않고, 애노드 전극막(F4A)을 p+형의 반도체 기판(F2)에 오믹 접촉시킬 수 있다. 즉, 애노드 전극막(F4A)을 p+형의 반도체 기판(F2)에 직접 접촉시켜서 오믹 접합을 형성할 수 있다. 따라서, p+형 영역을 형성하기 위한 공정을 생략할 수 있다.
캐소드 전극막(F3A)과 애노드 전극막(F4A)의 사이는, 슬릿(F18)에 의해 분리되어 있다. 인출 전극(FL1)은, 다이오드 셀(FD1)로부터 다이오드 셀(FD3)을 지나 캐소드 패드(F5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(FL2)은, 다이오드 셀(FD2)로부터 다이오드 셀(FD4)을 지나 캐소드 패드(F5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(FL1, FL2)은, n+형 영역(F10)으로부터 캐소드 패드(F5)까지 사이의 도처에서 균일한 폭(W1, W2)을 각각 갖고 있으며, 그러한 폭(W1, W2)은, 셀 접속부(FC1, FC2, FC3, FC4)의 폭보다 넓다. 셀 접속부(FC1 내지 FC4)의 폭은, 인출 전극(FL1, FL2)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(FL1, FL2)의 선단부는, n+형 영역(F10)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(FL1, FL2)의 기단부는, 캐소드 패드(F5)에 접속되어 있다. 슬릿(F18)은, 인출 전극(FL1, FL2)을 테 두르는 것처럼 형성되어 있다. 한편, 애노드 전극막(F4A)은, 거의 일정한 폭의 슬릿(F18)에 대응한 간격을 두고, 캐소드 전극막(F3A)을 둘러싸도록, 절연막(F15)의 표면에 형성되어 있다. 애노드 전극막(F4A)은, 소자 형성면(F2a)의 길이 방향을 따라서 연장되는 빗살 모양 부분과, 직사각형 영역을 포함하는 애노드 패드(F6)를 일체적으로 갖고 있다.
캐소드 전극막(F3A) 및 애노드 전극막(F4A)은, 예를 들어 질화막을 포함하는 패시베이션막(F20)(도 125에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(F20)의 위에는 폴리이미드 등의 수지막(F21)이 형성되어 있다. 패시베이션막(F20) 및 수지막(F21)을 관통하도록, 캐소드 패드(F5)를 노출시키는 패드 개구(F22)와, 애노드 패드(F6)를 노출시키는 패드 개구(F23)가 형성되어 있다. 패드 개구(F22, F23)에 외부 접속 전극(F3B, F4B)이 각각 매립되어 있다. 패시베이션막(F20) 및 수지막(F21)은, 보호막을 구성하고 있어, 인출 전극(FL1, FL2) 및 pn 접합 영역(F11)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 칩 다이오드(F1)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(F3B, F4B)은, 수지막(F21)의 표면보다 낮은 위치(반도체 기판(F2)에 가까운 위치)에 표면을 가져도 되고, 수지막(F21)의 표면으로부터 돌출되어 있어, 수지막(F21)보다 높은 위치(반도체 기판(F2)으로부터 먼 위치)에 표면을 가져도 된다. 도 126에는, 외부 접속 전극(F3B, F4B)이 수지막(F21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(F3B, F4B)은, 예를 들어 전극막(F3A, F4A)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
각 다이오드 셀(FD1 내지 FD4)에서는, p+형의 반도체 기판(F2)과 n+형 영역(F10)의 사이에 pn 접합 영역(F11)이 형성되어 있고, 따라서, 각각 pn 접합 다이오드가 형성되어 있다. 그리고, 복수의 다이오드 셀(FD1 내지 FD4)의 n+형 영역(F10)이 캐소드 전극(F3)에 공통으로 접속되고, 다이오드 셀(FD1 내지 FD4)의 공통의 p형 영역인 p+형의 반도체 기판(F2)이 애노드 전극(F4)에 공통으로 접속되어 있다. 이에 의해, 반도체 기판(F2) 위에 형성된 복수의 다이오드 셀(FD1 내지 FD4)은, 모두 병렬로 접속되어 있다.
도 129는, 칩 다이오드(F1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 다이오드 셀(FD1 내지 FD4)에 의해 각각 구성되는 pn 접합 다이오드는, 캐소드측이 캐소드 전극(F3)에 의해 공통 접속되고, 애노드측이 애노드 전극(F4)에 의해 공통 접속됨으로써, 모두 병렬로 접속되어 있고, 이에 의해, 전체적으로 1개의 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 칩 다이오드(F1)는 복수의 다이오드 셀(FD1 내지 FD4)을 갖고 있으며, 각 다이오드 셀(FD1 내지 FD4)이 pn 접합 영역(F11)을 갖고 있다. pn 접합 영역(F11)은, 다이오드 셀(FD1 내지 FD4)마다 분리되어 있다. 그로 인해, 칩 다이오드(F1)는, pn 접합 영역(F11)의 주위 길이, 즉, 반도체 기판(F2)에서의 n+형 영역(F10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(F11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, ESD 내량의 향상을 도모할 수 있다. 즉, 칩 다이오드(F1)를 소형으로 형성하는 경우에도, pn 접합 영역(F11)의 총 주위 길이를 크게 할 수 있기 때문에, 칩 다이오드(F1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
도 126 내지 도 128을 참조하여, 이 실시 형태에서는, 각 다이오드 셀(FD1 내지 FD4)에 있어서, 콘택트 구멍(F16)에서의 캐소드 전극(F3)과 n+형 영역(F10)의 접합 영역(셀 접속부(FC1 내지 FC4))의 주연에서부터 n+형 영역(F10)의 주연까지의 거리(D)가 1㎛ 이상이고, 또한 n+형 영역(F10)의 직경(φ)의 10% 이하로 형성되어 있다. 거리(D)는 1㎛ 이상이고, 또한 n+형 영역(F10)의 직경(φ)의 3% 이하로 형성되어 있는 것이 바람직하다.
본 실시 형태와 같이, 각 n+형 영역(F10)이 다각형 형상(이 예에서는 정팔각형)을 갖고, 셀 접속부(FC1 내지 FC4)가 n+형 영역(F10)과 유사한 다각형 형상을 갖고 있고, n+형 영역(F10)과 셀 접속부(FC1 내지 FC4)의 대응하는 변이 서로 평행하게 배치되어 있는 경우에는, 서로 평행하게 배치된 변의 사이의 거리에 의해, 상기 거리(D)가 정의된다. 또한, n+형 영역(F10)의 무게 중심으로부터 당해 n+형 영역(F10)의 복수의 변에 각각 내린 복수의 수선의 길이의 평균값의 2배에 의해 n+형 영역(F10)의 직경(φ)이 정의된다. 예를 들어, n+형 영역(F10)의 직경(φ)을 120㎛로 하고, 거리(D)를 2㎛로 할 수 있다.
이 실시 형태에서는, 거리(D)가 1㎛ 이상으로 형성되어 있으므로, 셀 접속부(FC1 내지 FC4)의 주연과 반도체 기판(F2)의 사이에, n+형 영역(F10)을 바이패스하여 누설 전류가 흐르는 것을 억제 또는 방지할 수 있다. 한편, 거리(D)가 n+형 영역(F10)의 직경(φ)의 10% 이하로 형성되어 있으므로, 상세히 후술하는 바와 같이, ESD 내량을 한층 향상시킬 수 있다.
또한, 반도체 기판(F2)의 표층부에서의 n+형 영역(F10)의 주위에, 농도가 옅으면서 또한 깊은 n-형 확산층을 형성함으로써, ESD 내량을 향상시키는 것도 생각할 수 있지만, 그 방법에서는 제조 공정수가 증가되어버린다. 그에 반해 이 실시 형태에서는, n+형 영역(F10)과 콘택트 구멍(F16)의 상대적인 레이아웃을 적절하게 정함으로써, ESD 내량을 향상시키고 있으므로, 제조 공정수를 증가시키지 않고, ESD 내량을 향상시킬 수 있다.
도 130은, 동일 면적의 반도체 기판 위에 형성하는 다이오드 셀의 크기 및/또는 다이오드 셀의 개수를 다양하게 설정하여, pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대해 ESD 내량을 측정한 실험 결과를 나타낸다. 이 실험 결과로부터, pn 접합 영역의 주위 길이가 길어질수록, ESD 내량이 커지는 것을 알 수 있다. 4개 이상의 다이오드 셀을 반도체 기판 위에 형성한 경우에, 8kV를 초과하는 ESD 내량을 실현할 수 있었다.
또한, 이 실시 형태에서는, 인출 전극(FL1, FL2)의 폭(W1, W2)이, 셀 접속부(FC1 내지 FC4)로부터 캐소드 패드(F5)까지의 사이의 도처에서, 셀 접속부(FC1 내지 FC4)의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 칩 다이오드를 제공할 수 있다.
또한, 이 실시 형태에서는, 캐소드 패드(F5)를 향한 직선 위에 배열한 복수의 다이오드 셀(FD1, FD3; FD2, FD4)이 직선 형상의 공통의 인출 전극(FL1, FL2)에 의해, 캐소드 패드(F5)에 접속되어 있다. 이에 의해, 다이오드 셀(FD1 내지 FD4)로부터 캐소드 패드(F5)까지의 인출 전극의 길이를 최소로 할 수 있기 때문에, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 복수의 다이오드 셀(FD1, FD3; FD2, FD4)에서 하나의 인출 전극(FL1; FL2)을 공유할 수 있기 때문에, 다수의 다이오드 셀(FD1 내지 FD4)을 형성하여 다이오드 접합 영역(pn 접합 영역(F11))의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판(F2) 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 신뢰성을 한층 향상시킬 수 있다.
또한, 인출 전극(FL1, FL2)의 단부가 n+형 영역(F10)의 형상(다각형)에 정합하도록 부분 다각형 형상으로 되어 있으므로, 인출 전극(FL1, FL2)의 점유 면적을 작게 하면서, n+형 영역(F10)과 접속할 수 있다. 또한, 반도체 기판(F2)의 한쪽의 표면인 소자 형성면(F2a)에 캐소드측 및 애노드측의 외부 접속 전극(F3B, F4B)이 모두 형성되어 있다. 따라서, 도 131에 도시한 바와 같이, 소자 형성면(F2a)을 실장 기판(F25)에 대향시켜서, 외부 접속 전극(F3B, F4B)을 땜납(F26)에 의해 실장 기판(F25) 위에 접합함으로써, 칩 다이오드(F1)를 실장 기판(F25) 위에 표면 실장한 회로 어셈블리를 구성할 수 있다. 즉, 플립 칩 접속형의 칩 다이오드(F1)를 제공할 수 있고, 소자 형성면(F2a)을 실장 기판(F25)의 실장면에 대향시킨 페이스 다운 접합에 의해, 와이어리스 본딩에 의해 칩 다이오드(F1)를 실장 기판(F25)에 접속할 수 있다. 이에 의해, 실장 기판(F25) 위에서의 칩 다이오드(F1)의 점유 공간을 작게 할 수 있다. 특히, 실장 기판(F25) 위에서의 칩 다이오드(F1)의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(F2) 위에 절연막(F15)이 형성되어 있고, 그 절연막(F15)에 형성된 콘택트 구멍(F16)을 통해 다이오드 셀(FD1 내지 FD4)에 인출 전극(FL1, FL2)의 셀 접속부(FC1 내지 FC4)가 접속되어 있다. 그리고, 콘택트 구멍(F16)의 밖의 영역에서 절연막(F15) 위에 캐소드 패드(F5)가 배치되어 있다. 즉, pn 접합 영역(F11)의 바로 위로부터 이격된 위치에 캐소드 패드(F5)가 설치되어 있다. 또한, 절연막(F15)에 형성된 콘택트 구멍(F17)을 통해 애노드 전극막(F4A)이 반도체 기판(F2)에 접속되어 있고, 콘택트 구멍(F17)의 밖의 영역에서 절연막(F15) 위에 애노드 패드(F6)가 배치되어 있다. 애노드 패드(F6)도 또한, pn 접합 영역(F11)의 바로 위로부터 이격된 위치에 있다. 이에 의해, 칩 다이오드(F1)를 실장 기판(F25)에 실장할 때에, pn 접합 영역(F11)에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역(F11)의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 칩 다이오드를 실현할 수 있다. 또한, 외부 접속 전극(F3B, F4B)을 설치하지 않고, 캐소드 패드(F5) 및 애노드 패드(F6)를 각각 캐소드 외부 접속부 및 애노드 접속부로 하고, 이들의 캐소드 패드(F5) 및 애노드 패드(F6)에 본딩 와이어를 접속하는 구성을 취할 수도 있다. 이 경우에도, 와이어 본딩시의 충격에 의해 pn 접합 영역(F11)이 파괴되는 것을 피할 수 있다.
또한, 이 실시 형태에서는, 애노드 전극막(F4A)이 AlSi막을 포함하고 있다. AlSi막은, p형 반도체(특히 p형 실리콘 반도체)와 일함수가 근사하고 있어, 그로 인해, p+형 반도체 기판(F2)과의 사이에 양호한 오믹 접합을 형성할 수 있다. 따라서, p+형 반도체 기판(F2)에 오믹 접합을 위한 고불순물 농도 확산층을 형성할 필요가 없다. 이에 의해, 제조 공정이 간단해지므로, 그에 따라 생산성 및 생산 비용을 저감할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(F2)은, 코너부(F9)가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 칩 다이오드(F1)의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 칩 다이오드(F1)를 제공할 수 있다. 또한, 이 실시 형태에서는, 반도체 기판(F2)의 캐소드측 외부 접속 전극(F3B)에 가까운 짧은 변에 음극 방향을 나타내는 오목부(F8)가 형성되어 있으므로, 반도체 기판(F2)의 이면(소자 형성면(F2a)과는 반대측의 주면)에, 캐소드 마크를 표인할 필요가 없다. 오목부(F8)는, 칩 다이오드(F1)를 웨이퍼(원 기판)로부터 잘라내기 위한 가공을 행할 때에 동시에 형성해 둘 수도 있다. 또한, 칩 다이오드(F1)의 크기가 미소해서 표인이 곤란한 경우에도 오목부(F8)를 형성하여, 캐소드의 방향을 표시할 수 있다. 따라서, 표인을 위한 공정을 생략할 수 있고, 또한 미소 크기의 칩 다이오드(F1)에 대해서도 캐소드 마크를 부여할 수 있다.
도 132는, 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대해 EDS 내량을 측정한 결과를 나타낸다. 거리(D)가 6㎛, 3㎛, 2㎛, 1㎛의 4개의 샘플을 준비하였다. 각 샘플의 n+형 영역(F10)의 직경(φ)은 120㎛이다. 거리(D)가 1㎛의 샘플에 대해서는, 셀 접속부의 주연과 반도체 기판(F2)과의 사이에 누설이 발생했기 때문에, EDS 내량의 평가를 할 수 없었다.
통상 생각하면, 거리(D)를 크게 할수록 ESD 내량은 커질 것 같다. 그러나, 이 실험에 의해, 예상에 반해서 거리(D)를 작게 함으로써 EDS 내량이 커지는 것이 판명되었다. 또한, 거리(D)를 너무 작게 하면 누설이 발생하여 EDS 내량을 손상시키는 것이 판명되었다. 이 실험 결과로부터, 거리(D)가 12㎛ 이하(n+형 영역(F10)의 직경(φ)의 10% 이하)이면, 8kV를 초과하는 ESD 내량을 실현하는 것을 추측할 수 있다. 또한, 거리(D)가 3.6㎛ 이하(n+형 영역(F10)의 직경(φ)의 3% 이하)이면, 20kV를 초과하는 ESD 내량을 실현하는 것을 추측할 수 있다.
도 133은, 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대해 누설 전류를 측정한 결과를 나타낸다. 거리(D)가 6㎛, 3㎛, 2㎛, 1㎛의 4개의 샘플을 준비하였다. 각 샘플의 n+형 영역(F10)의 직경(φ)은 120㎛이다. 거리(D)가 1㎛의 샘플에서는, 셀 접속부의 주연과 반도체 기판(F2)과의 사이에 누설이 발생하였다. 이 실험 결과로부터, 거리(D)의 대소로 누설 전류에 유의한 차는 없지만, 어떤 하한 미만에서는, n+형 영역(F10)을 바이패스하는 경로가 생겨버려 누설 전류가 커지는 것을 알 수 있다.
도 134는, 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대해 제너 전압을 측정한 결과를 나타낸다. 거리(D)가 6㎛, 3㎛, 2㎛, 1㎛의 4개의 샘플을 준비하였다. 각 샘플의 n+형 영역(F10)의 직경(φ)은 120㎛이다. 거리(D)가 1㎛의 샘플에 대해서는, 셀 접속부의 주연과 반도체 기판(F2)과의 사이에 누설이 발생했기 때문에, 제너 전압의 평가를 할 수 없었다. 이 실험 결과로부터, 거리(D)에 의한 제너 전압에 대한 악영향이 없음을 알 수 있다.
도 135는, 직경(φ)이 동일한 크기의 n+형 영역에 대하여 콘택트 구멍의 크기를 다양하게 설정하고, 거리(D)를 상이하게 한 복수의 샘플에 대해 단자간 용량을 측정한 결과를 나타낸다. 단자간 용량은, 애노드 전극(F4)과 캐소드 전극(F3)의 사이의 용량이다. 거리(D)가 6㎛, 3㎛, 2㎛, 1㎛의 4개의 샘플을 준비하였다. 각 샘플의 n+형 영역(F10)의 직경(φ)은 120㎛이다. 거리(D)가 1㎛의 샘플에 대해서는, 셀 접속부의 주연과 반도체 기판(F2)과의 사이에 누설이 발생했기 때문에, 단자간 용량의 평가를 할 수 없었다. 이 실험 결과로부터, 거리(D)에 의한 단자간 용량에 대한 악영향이 없음을 알 수 있다.
도 136은, 칩 다이오드(F1)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 137a 및 도 137b는, 도 136의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 126에 대응하는 절단면을 나타낸다. 도 138은, 반도체 기판(F2)의 원 기판으로서의 p+형 반도체 웨이퍼(FW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다. 우선, 반도체 기판(F2)의 원 기판으로서의 p+형 반도체 웨이퍼(FW)가 준비된다. 반도체 웨이퍼(FW)의 표면은 소자 형성면(FWa)이며, 반도체 기판(F2)의 소자 형성면(F2a)에 대응하고 있다. 소자 형성면(FWa)에는, 복수의 칩 다이오드(F1)에 대응한 복수의 칩 다이오드 영역(F1a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 칩 다이오드 영역(F1a)의 사이에는, 경계 영역(F80)이 형성되어 있다. 경계 영역(F80)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(FW)에 대하여 필요한 공정을 행한 후에, 경계 영역(F80)을 따라 반도체 웨이퍼(FW)를 분리함으로써, 복수의 칩 다이오드(F1)가 얻어진다.
반도체 웨이퍼(FW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(FW)의 소자 형성면(FWa)에, 열산화막이나 CVD 산화막 등의 절연막(F15)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(FS1), 그 위에 레지스트 마스크가 형성된다(FS2). 이 레지스트 마스크를 사용한 에칭에 의해, n+형 영역(F10)에 대응하는 개구가 절연막(F15)에 형성된다(FS3). 또한, 레지스트 마스크를 박리한 후에, 절연막(F15)에 형성된 개구로부터 노출되는 반도체 웨이퍼(FW)의 표층부에 n형 불순물이 도입된다(FS4). n형 불순물의 도입은, n형 불순물 이온(예를 들어 인 이온)의 주입에 의해 행해진다. n형 불순물 이온의 주입 에너지는, 예를 들어 40keV이며, n형 불순물 이온의 밀도는, 예를 들어 2×1015개/cm3이다. 또한, n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(FW)를 확산로 내에 반입하여, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(F15)의 개구 내에서 노출되는 반도체 웨이퍼(FW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(F15)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(FS5), 반도체 웨이퍼(FW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(FS6). 이 열처리는, 예를 들어 900℃의 온도 분위기 내에서, 예를 들어 40분간 행해진다. 이에 의해, 반도체 웨이퍼(FW)의 표층부에 n+형 영역(F10)이 형성된다. 상기 FS4 및 FS6의 공정에서의 조건의 설정에 의해, n+형 영역(F10)의 크기를 제어할 수 있다.
계속해서, 콘택트 구멍(F16, F17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(F15)의 위에 형성된다(FS7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(F15)에 콘택트 구멍(F16, F17)이 형성된다(FS8). 그 후, 레지스트 마스크가 박리된다. 상기 FS8의 공정에 의해, 콘택트 구멍(F16)의 크기가 결정된다. 따라서, 상기 FS4, FS6 및 FS8의 공정에 의해, 거리(D)의 크기를 제어할 수 있다.
계속해서, 예를 들어 스퍼터링에 의해, 캐소드 전극(F3) 및 애노드 전극(F4)을 구성하는 전극막이 절연막(F15) 위에 형성된다(FS9). 이 실시 형태에서는, AlSi를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(F18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(FS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(F18)이 형성된다(FS11). 슬릿(F18)의 폭은 3㎛ 정도이어도 된다. 이에 의해, 상기 전극막이, 캐소드 전극막(F3A) 및 애노드 전극막(F4A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(F20)이 형성되고(FS12), 또한 폴리이미드 등을 도포함으로써 수지막(F21)이 형성된다(FS13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(F22, F23)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝FS14). 이에 의해, 패드 개구(F22, F23)에 대응한 개구를 갖는 수지막(F21)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(FS15). 그리고, 수지막(F21)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(F20)에 패드 개구(F22, F23)가 형성된다(FS16). 그 후, 패드 개구(F22, F23) 내에 외부 접속 전극(F3B, F4B)이 형성된다(FS17). 외부 접속 전극(F3B, F4B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(F80)(도 138 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(F83)(도 137a 참조)가 형성된다(FS18). 이 레지스트 마스크(F83)를 통해 플라즈마 에칭이 행해지고, 그에 의해, 도 137a에 도시한 바와 같이, 반도체 웨이퍼(FW)가 그 소자 형성면(FWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(F80)을 따라, 절단용의 홈(F81)이 형성된다(FS19). 레지스트 마스크(F83)가 박리된 후, 도 137b에 도시한 바와 같이, 반도체 웨이퍼(FW)가 이면(FWb)으로부터, 홈(F81)의 저부에 도달할 때까지 연삭된다(FS20). 이에 의해, 복수의 칩 다이오드 영역(F1a)이 개편화되어, 상술한 구조의 칩 다이오드(F1)를 얻을 수 있다.
경계 영역(F80)에 홈(F81)을 형성하기 위한 레지스트 마스크(F83)는, 도 138에 도시한 바와 같이, 칩 다이오드 영역(F1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(F1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(F84)를 갖고 있다. 라운드 형상부(F84)는, 칩 다이오드 영역(F1a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 또한, 경계 영역(F80)에 홈(F81)을 형성하기 위한 레지스트 마스크(F83)는, 칩 다이오드 영역(F1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(F1a)의 내측을 향해 오목해진 오목부(F85)를 갖고 있다. 따라서, 이 레지스트 마스크(F83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(F81)을 형성하면, 홈(F81)은, 칩 다이오드 영역(F1a)의 네 코너에 접하는 위치에, 칩 다이오드 영역(F1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖고, 칩 다이오드 영역(F1a)의 하나의 짧은 변에 접하는 위치에, 칩 다이오드 영역(F1a)의 내측을 향해 오목해진 오목부를 갖게 된다. 따라서, 칩 다이오드 영역(F1a)을 반도체 웨이퍼(FW)로부터 잘라내기 위한 홈(F81)을 형성하는 공정에서, 동시에, 칩 다이오드(F1)의 네 코너의 코너부(F9)를 라운드 형상으로 정형할 수 있고, 또한 하나의 짧은 변(캐소드측의 짧은 변)에 캐소드 마크로서의 오목부(F8)를 형성할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(F9)를 라운드 형상으로 가공할 수 있고, 또한 캐소드 마크로서의 오목부(F8)를 형성할 수 있다.
이 실시 형태에서는, 반도체 기판(F2)이 p형 반도체를 포함하고 있으므로, 반도체 기판(F2) 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는 저항률의 면내 편차가 크므로, n형 반도체 웨이퍼를 사용할 때에는, 그 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이것은, n형 불순물의 편석 계수가 작기 때문에, 반도체 웨이퍼의 모체가 되는 잉곳(예를 들어 실리콘 잉곳)을 형성할 때에, 웨이퍼의 중심부와 주연부에서 저항률의 차가 커지기 때문이다. 이에 반해, p형 불순물의 편석 계수는 비교적 크므로, p형 반도체 웨이퍼는 저항률의 면내 편차가 적다. 따라서, p형 반도체 웨이퍼를 사용함으로써, 에피택셜층을 형성하지 않고, 안정된 특성의 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p+형 반도체 기판(F2)을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
도 139는, 칩 다이오드가 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(F201)은, 편평한 직육면체 형상의 하우징(F202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(F202)은 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있으며, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(F202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(F203)의 표시면이 노출되어 있다. 표시 패널(F203)의 표시면은, 터치 패널을 구성하고 있어, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(F203)은, 하우징(F202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(F203)의 하나의 짧은 변을 따르도록, 조작 버튼(F204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(F204)이 표시 패널(F203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(F204) 및 터치 패널을 조작함으로써, 스마트폰(F201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(F203)의 다른 하나의 짧은 변의 근방에는, 스피커(F205)가 배치되어 있다. 스피커(F205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(F204)의 가까이에는, 하우징(F202)의 하나의 측면에 마이크로폰(F206)이 배치되어 있다. 마이크로폰(F206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 140은, 하우징(F202)의 내부에 수용된 전자 회로 어셈블리(F210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(F210)는, 배선 기판(F211)과, 배선 기판(F211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(F212-F220)와, 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(F212), 원 세그 TV 수신 IC(F213), GPS 수신 IC(F214), FM 튜너 IC(F215), 전원 IC(F216), 플래시 메모리(F217), 마이크로컴퓨터(F218), 전원 IC(F219) 및 기저 대역 IC(F220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(F221, F225, F235), 칩 저항기(F222, F224, F233), 칩 캐패시터(F227, F230, F234) 및 칩 다이오드(F228, F231)를 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(F211)의 실장면 위에 실장되어 있다. 칩 다이오드(F228, F231)에는, 상술한 실시 형태에 따른 칩 다이오드를 적용할 수 있다.
전송 처리 IC(F212)는, 표시 패널(F203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(F203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(F203)과의 접속을 위해서, 전송 처리 IC(F212)에는, 플렉시블 배선(F209)이 접속되어 있다. 원 세그 TV 수신 IC(F213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(F213)의 근방에는, 복수의 칩 인덕터(F221)와, 복수의 칩 저항기(F222)가 배치되어 있다. 원 세그 TV 수신 IC(F213), 칩 인덕터(F221) 및 칩 저항기(F222)는, 원 세그 방송 수신 회로(F223)를 구성하고 있다. 칩 인덕터(F221) 및 칩 저항기(F222)는, 정확하게 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(F223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(F214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(F201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. FM 튜너 IC(F215)는, 그 근방에서 배선 기판(F211)에 실장된 복수의 칩 저항기(F224) 및 복수의 칩 인덕터(F225)와 함께, FM 방송 수신 회로(F226)를 구성하고 있다. 칩 저항기(F224) 및 칩 인덕터(F225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(F226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(F216)의 근방에는, 복수의 칩 캐패시터(F227) 및 복수의 칩 다이오드(F228)가 배선 기판(F211)의 실장면에 실장되어 있다. 전원 IC(F216)는, 칩 캐패시터(F227) 및 칩 다이오드(F228)와 함께, 전원 회로(F229)를 구성하고 있다. 플래시 메모리(F217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(F201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다.
마이크로컴퓨터(F218)는, CPU, ROM 및 RAM을 내장하고 있고, 각종 연산 처리를 실행함으로써, 스마트폰(F201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(F218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 전원 IC(F219)의 가까이에는, 복수의 칩 캐패시터(F230) 및 복수의 칩 다이오드(F231)가 배선 기판(F211)의 실장면에 실장되어 있다. 전원 IC(F219)는, 칩 캐패시터(F230) 및 칩 다이오드(F231)와 함께, 전원 회로(F232)를 구성하고 있다.
기저 대역 IC(F220)의 가까이에는, 복수의 칩 저항기(F233), 복수의 칩 캐패시터(F234) 및 복수의 칩 인덕터(F235)가, 배선 기판(F211)의 실장면에 실장되어 있다. 기저 대역 IC(F220)는, 칩 저항기(F233), 칩 캐패시터(F234) 및 칩 인덕터(F235)와 함께, 기저 대역 통신 회로(F236)를 구성하고 있다. 기저 대역 통신 회로(F236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(F229, F232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(F212), GPS 수신 IC(F214), 원 세그 방송 수신 회로(F223), FM 방송 수신 회로(F226), 기저 대역 통신 회로(F236), 플래시 메모리(F217) 및 마이크로컴퓨터(F218)에 공급된다. 마이크로컴퓨터(F218)는, 전송 처리 IC(F212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(F212)로부터 표시 패널(F203)에 표시 제어 신호를 출력하여 표시 패널(F203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(F204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(F223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(F203)에 출력하고, 수신된 음성을 스피커(F205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(F218)에 의해 실행된다. 또한, 스마트폰(F201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(F218)는, GPS 수신 IC(F214)가 출력하는 위치 정보를 취득하고, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(F204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(F218)는, FM 방송 수신 회로(F226)를 기동하여, 수신된 음성을 스피커(F205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(F217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(F218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(F218)는, 필요에 따라, 플래시 메모리(F217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(F217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(F236)에 의해 실현된다. 마이크로컴퓨터(F218)는, 기저 대역 통신 회로(F236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다. 이상, 제7 발명의 실시 형태에 대하여 설명했지만, 제7 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 실시 형태에서는, 4개의 다이오드 셀이 반도체 기판 위에 형성된 예를 나타냈지만, 반도체 기판 위에 2개 또는 3개의 다이오드 셀이 형성되어 있어도 되고, 4개 이상의 다이오드 셀이 형성되어 있어도 된다.
또한, 상술한 실시 형태에서는, pn 접합 영역이 평면에서 보아 정팔각형으로 형성되어 있는 예를 나타냈지만, 변의 수가 3개 이상의 임의의 다각형 형상으로 pn 접합 영역을 형성해도 되고, 그것들의 평면 형상을 원형이나 타원형으로 할 수도 있다. pn 접합 영역의 형상을 다각형 형상으로 하는 경우에, 그것들은 정다각형 형상일 필요는 없고, 변의 길이가 2종류 이상의 다각형에 의해 그것들의 영역을 형성해도 된다. 또한, pn 접합 영역은, 동일한 크기로 형성될 필요는 없고, 다른 크기의 접합 영역을 각각 갖는 복수의 다이오드 셀이 반도체 기판 위에 혼재되어 있어도 된다. 또한, 반도체 기판 위에 형성되는 pn 접합 영역의 형상은, 1종일 필요는 없고, 2종 이상의 형상의 pn 접합 영역이 반도체 기판 위에서 혼재되어 있어도 된다.
또한, 상기 실시 형태에서는, 애노드 전극막(F4A)은 p+형 반도체 기판(F2)의 표면에 직접 접합되어 있지만, p+형 반도체 기판(F2)의 표층부에 n+형 영역(F10)으로부터 분리된 상태에서 p+형 영역을 형성하고, 애노드 전극막(F4A)을 p+형 영역에 접합하도록 해도 된다. 이렇게 하면, AlSi막 이외의 전극막을 애노드 전극막(F4A)으로서 사용한 경우에도, 애노드 전극막(F4A)과 p+형 영역 사이에서 오믹 접촉을 형성할 수 있어, 애노드 전극막(F4A)과 반도체 기판(F2)을 전기적으로 접속할 수 있다. 따라서, 이 경우에는, 캐소드 전극막(F3A) 및 애노드 전극막(F4A)으로서, 예를 들어 Ti막을 하층으로 하고 Al막을 상층으로 한 Ti/Al 적층막이나, 기판(F2)측부터 순서대로 Ti막(예를 들어 두께 300 내지 400Å), TiN막(예를 들어 두께 1000Å 정도) 및 AlCu막(예를 들어 두께 30000Å 정도)을 적층한 Ti/TiN/Al 적층막 등과 같이 AlSi막 이외의 전극막을 사용할 수 있다.
또한, p+형 반도체 기판(F2) 대신에 n형 반도체 기판을 사용해도 된다. 이 경우에는, n형 반도체 기판 위에 에피택셜층을 형성하고, 이 에피택셜층에 p형 불순물 확산층을 형성해서 pn 접합을 형성하는 것이 바람직하다.
[8] 제8 발명에 대하여
특허문헌 3(일본 특허 공개 제2001-326354호 공보)에는, 게이트와 소스의 사이에, 쌍방향 제너 다이오드를 포함하는 보호 다이오드가 접속된 종형 MOSFET가 개시되어 있다. 쌍방향 제너 다이오드는, 예를 들어 정 및 부의 서지 전류를 흘려보내서 다른 디바이스를 보호하는 보호 소자로서 사용된다. 어느 방향의 서지 전류에 대해서든 효과적인 보호 소자를 제공하기 위해서는, 각 전류 방향에 대한 특성을 동등하게 하는 것이 바람직하다.
제8 발명의 목적은, 각 전류 방향에 대한 특성을 실질적으로 동등하게 할 수 있는 쌍방향 제너 다이오드 칩을 제공하는 것이다. 제8 발명의 다른 목적은, 각 전류 방향에 대한 특성이 실질적으로 동등하게, 따라서 품질이 높은 쌍방향 제너 다이오드 칩을 사용한 회로 어셈블리 및 그것을 하우징 내에 수용한 전자 기기를 제공하는 것이다.
제8 발명은, 다음과 같은 특징을 갖고 있다.
G1. 제1 도전형의 반도체 기판에 형성되고, 상기 반도체 기판과의 사이에 pn 접합을 형성함과 함께, 상기 반도체 기판의 주면에 노출되는 제2 도전형의 제1 확산 영역과, 상기 반도체 기판에 상기 제1 확산 영역으로부터 간격을 두고 형성되고, 상기 반도체 기판과의 사이에 pn 접합을 형성함과 함께, 상기 반도체 기판의 상기 주면에 노출되는 제2 도전형의 제2 확산 영역과, 상기 제1 확산 영역에 접속되고, 상기 반도체 기판의 상기 주면에 형성된 제1 전극과, 상기 제2 확산 영역에 접속되고, 상기 반도체 기판의 상기 주면에 형성된 제2 전극을 포함하고, 상기 제1 전극 및 상기 제1 확산 영역과, 상기 제2 전극 및 상기 제2 확산 영역이, 서로 대칭으로 구성되어 있는, 쌍방향 제너 다이오드 칩.
이 구성에서는, 제1 확산 영역과 반도체 기판의 사이에 pn 접합(pn 접합 영역)이 형성되어 있고, 이에 의해, 제1 제너 다이오드가 구성되어 있다. 제1 제너 다이오드의 제1 확산 영역에는, 제1 전극이 접속되어 있다. 한편, 제2 확산 영역과 반도체 기판의 사이에 pn 접합(pn 접합 영역)이 형성되어 있고, 이에 의해, 제2 제너 다이오드가 구성되어 있다. 제2 제너 다이오드의 제2 확산 영역에는, 제2 전극이 접속되어 있다. 제1 제너 다이오드와 제2 제너 다이오드는, 반도체 기판을 개재하여 역 직렬 접속되어 있으므로, 제1 전극과 제2 전극의 사이에, 쌍방향 제너 다이오드가 구성되어 있다.
본 발명에 의하면, 제1 전극 및 제1 확산 영역과, 제2 전극 및 제2 확산 영역은, 서로 대칭으로 구성되어 있으므로, 제1 제너 다이오드와 제2 제너 다이오드의 특성을 거의 동등하게 할 수 있다. 이에 의해, 각 전류 방향에 대한 특성을 실질적으로 동등하게 할 수 있다. 대칭에는, 점대칭 및 선대칭이 포함된다. 또한, 대칭에는, 엄밀한 대칭형이 아니어도, 전기적인 특성이 대칭이 되는 한, 실질적으로 대칭이라 간주할 수 있는 형태도 포함된다.
또한, 본 발명에 의하면, 반도체 기판의 한쪽의 표면에 제1 전극 및 제2 전극이 모두 형성되어 있으므로, 쌍방향 제너 다이오드를 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 쌍방향 제너 다이오드를 제공할 수 있다. 이에 의해, 쌍방향 제너 다이오드의 점유 공간을 작게 할 수 있다. 특히, 실장 기판 위에서의 쌍방향 제너 다이오드의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
G2. 상기 제1 전극을 정극으로 하고 상기 제2 전극을 부극으로 해서 얻어지는 제1 전압 대 전류 특성이, 상기 제2 전극을 정극으로 하고 상기 제1 전극을 부극으로 해서 얻어지는 제2 전압 대 전류 특성과 실질적으로 동등한, 「G1.」에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 각 전류 방향에 대한 전압 대 전류 특성이 실질적으로 동등한 쌍방향 제너 다이오드 칩을 실현할 수 있다.
G3. 복수의 상기 제1 확산 영역과 복수의 상기 제2 확산 영역이, 상기 반도체 기판의 주면에 평행한 소정의 배열 방향을 따라 교대로 배열되어 있는, 「G1.」 또는 「G2.」에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 복수의 제1 확산 영역마다 분리된 pn 접합 영역이 형성되므로, 제1 제너 다이오드의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, 제1 제너 다이오드의 ESD(electrostatic discharge) 내량을 향상시킬 수 있다. 제1 제너 다이오드의 pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 반도체 기판과 제1 확산 영역의 경계선의 총 연장이다. 마찬가지로, 복수의 제2 확산 영역마다 분리된 pn 접합 영역이 형성되므로, 제2 제너 다이오드의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, 제2 제너 다이오드의 ESD 내량을 향상시킬 수 있다. 제2 제너 다이오드의 pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 반도체 기판과 제2 확산 영역의 경계선의 총 연장이다.
또한, 이 구성에 의하면, 복수의 제1 확산 영역과 복수의 제2 확산 영역이 교대로 배열되어 있으므로, 한정된 면적의 영역 내에서 대칭형을 만들기 쉽고 또한 pn 접합 영역의 주위 길이를 길게 하여 ESD 내량을 향상시키기 쉽다.
G4. 상기 복수의 제1 확산 영역 및 상기 복수의 제2 확산 영역이, 상기 배열 방향에 교차하는 방향으로 연장된 긴 형상으로 형성되어 있는, 「G3.」에 기재된 쌍방향 제너 다이오드 칩. 이 구성에서는, 제1 제너 다이오드의 pn 접합 영역의 주위 길이를 길게 할 수 있기 때문에, 제1 제너 다이오드의 ESD 내량을 한층 향상시킬 수 있다. 마찬가지로, 제2 제너 다이오드의 pn 접합 영역의 주위 길이를 길게 할 수 있기 때문에, 제2 제너 다이오드의 ESD 내량을 한층 향상시킬 수 있다.
G5. 상기 제1 전극이, 상기 복수의 제1 확산 영역에 각각 접합된 복수의 제1 인출 전극부와, 상기 복수의 제1 인출 전극부가 공통으로 접속된 제1 외부 접속부를 포함하고, 상기 제2 전극이, 상기 복수의 제2 확산 영역에 각각 접합된 복수의 제2 인출 전극부와, 상기 복수의 제2 인출 전극부가 공통으로 접속된 제2 외부 접속부를 포함하고, 상기 제1 전극 및 상기 제2 전극이, 상기 복수의 제1 인출 전극부 및 상기 복수의 제2 인출 전극부가 서로 맞물리는 빗살 형상으로 형성되어 있는, 「G4.」에 기재된 쌍방향 제너 다이오드 칩.
이 구성에 의하면, 복수의 제1 인출 전극부 및 복수의 제2 인출 전극부가 서로 맞물리는 빗살 형상으로 형성되어 있으므로, 그것들을 대칭형으로 하기 쉽다. 또한, 제1 제너 다이오드의 pn 접합 영역의 주위 길이 및 제2 제너 다이오드의 pn 접합 영역의 주위 길이를 길게 할 수 있으므로, 제1 제너 다이오드 및 제2 제너 다이오드의 ESD 내량을 향상시킬 수 있다.
또한, 이 구성에서는, 복수의 제1 확산 영역에 복수의 제1 인출 전극부가 각각 접합되어 있고, 복수의 제1 인출 전극이 제1 외부 접속부에 공통 접속되어 있다. 마찬가지로, 복수의 제2 확산 영역에 복수의 제2 인출 전극부가 각각 접합되어 있고, 복수의 제2 인출 전극이 제2 외부 접속부에 공통 접속되어 있다. 이에 의해, 제1 확산 영역과 반도체 기판의 사이의 pn 접합 영역의 바로 위를 피하여 제1 외부 접속부를 배치할 수 있음과 함께, 제2 확산 영역과 반도체 기판의 사이의 pn 접합 영역의 바로 위를 피하여 제2 외부 접속부를 배치할 수 있다. 이에 의해, 쌍방향 제너 다이오드 칩을 실장 기판에 실장하거나, 외부 접속부에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수하고, 따라서 신뢰성을 향상시킨 쌍방향 제너 다이오드 칩을 실현할 수 있다.
G6. 상기 제1 확산 영역 및 상기 제2 확산 영역의 각 주위 길이가 400㎛ 이상인, 「G1.」 내지 「G5.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, ESD 내량이 큰 쌍방향 제너 다이오드 칩을 실현할 수 있다.
G7. 상기 제1 확산 영역 및 상기 제2 확산 영역의 각 주위 길이가 1500㎛ 이하인, 청구항 「G1.」 내지 「G6.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 제1 전극과 제2 전극의 사이의 용량(단자간 용량)이 작은 쌍방향 제너 다이오드 칩을 실현할 수 있다.
G8. 상기 제1 전극과 상기 제2 전극의 사이의 용량이 30pF 이하인, 「G1.」 내지 「G7.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 제1 전극과 제2 전극의 사이의 용량(단자간 용량)이 작은 쌍방향 제너 다이오드 칩을 실현할 수 있다.
G9. 상기 반도체 기판이 p형 반도체 기판을 포함하고, 상기 제1 확산 영역 및 상기 제2 확산 영역은, 상기 p형 반도체 기판과의 사이에 상기 pn 접합을 형성하는 n형 확산 영역인, 「G1.」 내지 「G8.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩.
이 구성에서는, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는, 저항률의 면내 편차가 크므로, 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이에 반해, p형 반도체 웨이퍼는, 저항률의 면내 편차가 적으므로, 에피택셜층을 형성하지 않고, 안정된 특성의 쌍방향 제너 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p형 반도체 기판을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
G10. 상기 반도체 기판의 상기 주면에 접하여 형성되고, 상기 제1 전극과 상기 제1 확산 영역의 접합부에 제1 콘택트 구멍을 갖고, 상기 제2 전극과 상기 제2 확산 영역의 접합부에 제2 콘택트 구멍을 갖는 절연막을 더 포함하고, 상기 제1 전극 및 상기 제2 전극의, 상기 제1 확산 영역 및 상기 제2 확산 영역의 각 접합부 이외의 부분이 상기 절연막 위에 형성되어 있는, 「G1.」 내지 「G9.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩.
이 구성에서는, 절연막 위에 제1 전극 및 제2 전극을 형성하면 되므로, 제1 전극 및 제2 전극을 용이하게 대칭형으로 레이아웃할 수 있다. 예를 들어, 절연막 위에 전극막을 형성한 후에, 레지스트 마스크를 사용한 에칭에 의해, 당해 전극막을 제1 전극 및 제2 전극으로 분리하고, 서로 대칭인 제1 전극 및 제2 전극을 형성해도 된다. 또한, 이 구성에 의하면, 제1 전극과 외부의 접속 및 제2 전극과 외부의 접속을, 반도체 기판의 표면에 형성된 절연막 위에서 행할 수 있다. 이로 인해, 쌍방향 제너 다이오드 칩을 실장 기판에 실장하거나, 제1 전극 또는 제2 전극에 본딩 와이어를 접속할 때에, pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수하고, 따라서 신뢰성을 향상시킨 쌍방향 제너 다이오드 칩을 실현할 수 있다.
G11. 상기 제1 전극 및 상기 제2 전극의 각 외부 접속부를 노출시키면서 상기 제1 전극 및 상기 제2 전극을 덮도록 상기 반도체 기판의 상기 주면 위에 형성된 보호막을 더 포함하는, 「G1.」 내지 「G10.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 제1 전극 및 상기 제2 전극의 각 외부 접속부를 노출시키면서 제1 전극 및 제2 전극을 덮는 보호막이 형성되어 있으므로, 제1 전극 및 제2 전극 및 pn 접합 영역으로의 수분의 침입을 억제 또는 방지할 수 있고, 게다가, 보호막에 의해, 외력에 대한 내구성을 향상시킬 수 있다.
G12. 상기 반도체 기판의 상기 주면이, 코너부를 둥글게 한 직사각형 형상을 갖고 있는, 「G1.」 내지 「G11.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 반도체 기판의 주면은, 코너부가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 쌍방향 제너 다이오드 칩의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 쌍방향 제너 다이오드 칩을 제공할 수 있다.
G13. 실장 기판과, 상기 실장 기판에 실장된 「G1.」 내지 「G12.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩을 포함하는, 회로 어셈블리. 이 구성에 의해, 각 전류 방향에 대한 특성이 실질적으로 동등하게, 따라서 품질이 높은 쌍방향 제너 다이오드 칩을 사용한 회로 어셈블리를 제공할 수 있다.
G14. 상기 쌍방향 제너 다이오드 칩이, 상기 실장 기판에 와이어리스 본딩(페이스 다운 본딩, 플립 칩 본딩)에 의해 접속되어 있는, 「G13.」에 기재된 회로 어셈블리. 이 구성에 의해, 실장 기판 위에서의 쌍방향 제너 다이오드 칩의 점유 공간을 작게 할 수 있기 때문에, 전자 부품의 고밀도 실장에 기여할 수 있다.
G15. 「G13.」 또는 「G14.」에 기재된 회로 어셈블리와, 상기 회로 어셈블리를 수용한 하우징을 포함하는, 전자 기기. 이 구성에 의해, 각 전류 방향에 대한 특성이 실질적으로 동등하게, 따라서 품질이 높은 쌍방향 제너 다이오드 칩을 사용한 회로 어셈블리를 하우징 내에 수용한 전자 기기를 제공할 수 있다. 제8 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 141은, 제8 발명의 일 실시 형태에 따른 쌍방향 제너 다이오드 칩의 사시도이며, 도 142는 그 평면도이며, 도 143은, 도 142의 CXLIII-CXLIII선을 따른 단면도이다. 또한, 도 144는, 도 142의 CXLIV-CXLIV선을 따른 단면도이다. 쌍방향 제너 다이오드 칩(G1)은, p+형의 반도체 기판(G2)(예를 들어 실리콘 기판)과, 반도체 기판(G)에 형성된 제1 제너 다이오드(GD1)와, 반도체 기판(G2)에 형성되고, 제1 제너 다이오드(GD1)에 역 직렬 접속된 제2 제너 다이오드(GD2)와, 제1 제너 다이오드(GD1)에 접속된 제1 전극(G3)과, 제2 제너 다이오드(GD2)에 접속된 제2 전극(4)을 포함한다. 제1 제너 다이오드(GD1)는, 복수의 제너 다이오드(GD11, GD12)로 구성되어 있다. 제2 제너 다이오드(GD2)는, 복수의 제너 다이오드(GD21, GD22)로 구성되어 있다.
반도체 기판(G2)은, 한 쌍의 주면(G2a, G2b)과, 그 한 쌍의 주면(G2a, G2b)과 직교하는 복수의 측면(G2c)을 포함하고, 상기한 쌍의 주면(G2a, G2b) 중 한쪽(주면(G2a))이 소자 형성면으로 되어 있다. 이하, 이 주면(G2a)을 「소자 형성면(G2a)」이라고 한다. 소자 형성면(G2a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 쌍방향 제너 다이오드 칩(G1)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(G2a)의 양단부에, 제1 전극(G3)의 외부 접속 전극(G3B)과, 제2 전극(G4)의 외부 접속 전극(G4B)이 배치되어 있다. 이들 외부 접속 전극(G3B, G4B)의 사이의 소자 형성면(G2a)에, 다이오드 형성 영역(G7)이 형성되어 있다. 다이오드 형성 영역(G7)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다.
반도체 기판(G2)은, 4개의 측면(G2c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(G9)를 갖고 있다. 이 4개의 코너부(G9)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(G9)는, 소자 형성면(G2a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 쌍방향 제너 다이오드 칩(G1)의 제조 공정이나 실장 시에 있어서의 칩핑을 억제할 수 있는 구조로 되어 있다.
도 145는, 제1 전극(G3) 및 제2 전극(G4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(G2)의 표면(소자 형성면(G2a))의 구조를 도시하는 평면도이다. 도 142 및 도 145를 참조하여, p+형의 반도체 기판(G2)의 표층 영역에는, 반도체 기판(G2)과의 사이에 각각 pn 접합 영역(G11)을 형성하는 복수의 제1 n+형 확산 영역(이하, 「제1 확산 영역(G10)」이라고 함)이 형성되어 있다. 또한, p+형의 반도체 기판(G2)의 표층 영역에는, 반도체 기판(G2)과의 사이에 각각 pn 접합 영역(G13)을 형성하는 복수의 제2 n+형 확산 영역(이하, 「제2 확산 영역(G12)」이라고 함)이 형성되어 있다.
이 실시 형태에서는, 제1 확산 영역(G10) 및 제2 확산 영역(G12)은 2개씩 형성되어 있다. 이들 4개의 확산 영역(G10, G12)은, 제1 확산 영역(G10)과 제2 확산 영역(G12)이 반도체 기판(G2)의 짧은 방향을 따라 교대로 또한 등간격을 두고 배열되어 있다. 또한, 이들 4개의 확산 영역(G10, G12)은, 반도체 기판(G2)의 짧은 방향에 교차하는 방향(이 실시 형태에서는 직교하는 방향)으로 연장된 긴 형상으로 형성되어 있다. 제1 확산 영역(G10) 및 제2 확산 영역(G12)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상으로 형성되어 있다. 구체적으로는, 제1 확산 영역(G10) 및 제2 확산 영역(G12)은, 평면에서 보아, 반도체 기판(G2)의 길이 방향으로 길고 또한 네 모서리가 절제된 대략 직사각형으로 형성되어 있다.
각 제1 확산 영역(G10)과 p+형의 반도체 기판(G2)에서의 제1 확산 영역(G10)의 근방부에 의해, 2개의 제너 다이오드(GD11, GD12)가 구성되고, 이들 2개의 제너 다이오드(GD11, GD12)에 의해 제1 제너 다이오드(GD1)가 구성되어 있다. 제1 확산 영역(G10)은 제너 다이오드(GD11, GD12)마다 분리되어 있다. 이에 의해, 제너 다이오드(GD11, GD12)는, 제너 다이오드마다 분리된 pn 접합 영역(G11)을 각각 갖고 있다.
마찬가지로, 각 제2 확산 영역(G12)과 p+형의 반도체 기판(G2)에서의 제2 확산 영역(G12)의 근방부에 의해, 2개의 제너 다이오드(GD21, GD22)가 구성되고, 이들 2개의 제너 다이오드(GD21, GD22)에 의해 제2 제너 다이오드(GD2)가 구성되어 있다. 제2 확산 영역(G12)은 제너 다이오드(GD21, GD22)마다 분리되어 있다. 이에 의해, 제너 다이오드(GD21, GD22)는, 제너 다이오드마다 분리된 pn 접합 영역(G13)을 각각 갖고 있다.
도 143 및 도 144에 나타내고 있는 바와 같이, 반도체 기판(G2)의 소자 형성면(G2a)에는, 산화막 등을 포함하는 절연막(G15)(도 142에서는 도시 생략)이 형성되어 있다. 절연막(G15)에는, 제1 확산 영역(G10)의 표면을 각각 노출시키는 제1 콘택트 구멍(G16)과, 제2 확산 영역(G12)의 표면을 노출시키는 제2 콘택트 구멍(G17)이 형성되어 있다. 절연막(G15)의 표면에는, 제1 전극(G3) 및 제2 전극(G4)이 형성되어 있다.
제1 전극(G3)은, 절연막(G15)의 표면에 형성된 제1 전극막(G3A)과, 제1 전극막(G3A)에 접합된 제1 외부 접속 전극(G3B)을 포함한다. 제1 전극막(G3A)은, 제너 다이오드(GD11)에 대응한 제1 확산 영역(G10)에 접속된 인출 전극(GL11)과, 제너 다이오드(GD12)에 대응한 제1 확산 영역(G10)에 접속된 인출 전극(GL12)과, 인출 전극(GL11, GL12)(제1 인출 전극)과 일체적으로 형성된 제1 패드(G5)를 갖고 있다. 제1 패드(G5)는, 소자 형성면(G2a)의 일단부에 직사각형으로 형성되어 있다. 이 제1 패드(G5)에 제1 외부 접속 전극(G3B)이 접속되어 있다. 이와 같이 하여, 제1 외부 접속 전극(G3B)은, 인출 전극(GL11, GL12)에 공통으로 접속되어 있다. 제1 패드(G5) 및 제1 외부 접속 전극(G3B)은, 제1 전극(G3)의 외부 접속부를 구성하고 있다.
제2 전극(G4)은, 절연막(G15)의 표면에 형성된 제2 전극막(G4A)과, 제2 전극막(G4A)에 접합된 제2 외부 접속 전극(G4B)을 포함한다. 제2 전극막(G4A)은, 제너 다이오드(GD21)에 대응한 제2 확산 영역(G12)에 접속된 인출 전극(GL21)과, 제너 다이오드(GD22)에 대응한 제2 확산 영역(G12)에 접속된 인출 전극(GL22)과, 인출 전극(GL21, GL22)(제2 인출 전극)과 일체적으로 형성된 제2 패드(G6)를 갖고 있다. 제2 패드(G6)는, 소자 형성면(G2a)의 일단부에 직사각형으로 형성되어 있다. 이 제2 패드(G6)에 제2 외부 접속 전극(G4B)이 접속되어 있다. 이와 같이 하여, 제2 외부 접속 전극(G4B)은, 인출 전극(GL21, GL22)에 공통으로 접속되어 있다. 제2 패드(G6) 및 제2 외부 접속 전극(G4B)은, 제2 전극(G4)의 외부 접속부를 구성하고 있다.
인출 전극(GL11)은, 절연막(G15)의 표면으로부터 제너 다이오드(GD11)의 제1 콘택트 구멍(G16) 내에 인입하여, 제1 콘택트 구멍(G16) 내에서 제너 다이오드(GD11)의 제1 확산 영역(G10)에 오믹 접촉하고 있다. 인출 전극(GL11)에 있어서, 제1 콘택트 구멍(G16) 내에서 제너 다이오드(GD11)에 접합되어 있는 부분은, 접합부(GC11)를 구성하고 있다. 마찬가지로, 인출 전극(GL12)은, 절연막(G15)의 표면으로부터 제너 다이오드(GD12)의 제1 콘택트 구멍(G16) 내에 인입하여, 제1 콘택트 구멍(G16) 내에서 제너 다이오드(GD12)의 제1 확산 영역(G10)에 오믹 접촉하고 있다. 인출 전극(GL12)에 있어서, 제1 콘택트 구멍(G16) 내에서 제너 다이오드(GD12)에 접합되어 있는 부분은, 접합부(GC12)를 구성하고 있다.
인출 전극(GL21)은, 절연막(G15)의 표면으로부터 제너 다이오드(GD21)의 제2 콘택트 구멍(G17) 내에 인입하여, 제2 콘택트 구멍(G17) 내에서 제너 다이오드(GD21)의 제2 확산 영역(G12)에 오믹 접촉하고 있다. 인출 전극(GL21)에 있어서, 제2 콘택트 구멍(G17) 내에서 제너 다이오드(GD21)에 접합되어 있는 부분은, 접합부(GC21)를 구성하고 있다. 마찬가지로, 인출 전극(GL22)은, 절연막(G15)의 표면으로부터 제너 다이오드(GD22)의 제2 콘택트 구멍(G17) 내에 인입하여, 제2 콘택트 구멍(G17) 내에서 제너 다이오드(GD22)의 제2 확산 영역(G12)에 오믹 접촉하고 있다. 인출 전극(GL22)에 있어서, 제2 콘택트 구멍(G17) 내에서 제너 다이오드(GD22)에 접합되어 있는 부분은, 접합부(GC22)를 구성하고 있다. 제1 전극막(G3A) 및 제2 전극막(G4A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다. 전극막으로서는, 이 실시 형태에서는, Al막이 사용되고 있다.
제1 전극막(G3A)과 제2 전극막(G4A)의 사이는, 슬릿(G18)에 의해 분리되어 있다. 인출 전극(GL11)은, 제너 다이오드(GD11)에 대응하는 제1 확산 영역(G10) 위를 지나 제1 패드(G5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(GL12)은, 제너 다이오드(GD12)에 대응하는 제1 확산 영역(G10) 위를 지나 제1 패드(G5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(GL11, GL12)은, 대응하는 제1 확산 영역(G10)으로부터 제1 패드(G5)까지 사이의 도처에서 균일한 폭을 각각 갖고 있으며, 그러한 폭은, 접합부(GC11, GC12)의 폭보다 넓다. 접합부(GC11, G12)의 폭은, 인출 전극(GL11, GL12)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(GL11, GL12)의 선단부는, 대응하는 제1 확산 영역(G10)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(GL11, GL12)의 기단부는, 제1 패드(G5)에 접속되어 있다.
인출 전극(GL21)은, 제너 다이오드(GD21)에 대응하는 제2 확산 영역(G12) 위를 지나 제2 패드(G6)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(GL22)은, 제너 다이오드(GD22)에 대응하는 제2 확산 영역(G12) 위를 지나 제2 패드(G6)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(GL21, GL22)은, 대응하는 제2 확산 영역(G12)으로부터 제2 패드(G6)까지 사이의 도처에서 균일한 폭을 각각 갖고 있으며, 그러한 폭은, 접합부(GC21, GC22)의 폭보다 넓다. 접합부(GC21, G22)의 폭은, 인출 전극(GL21, GL22)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(GL21, GL22)의 선단부는, 대응하는 제2 확산 영역(G12)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(GL21, GL22)의 기단부는, 제2 패드(G6)에 접속되어 있다.
즉, 제1 전극(G3) 및 제2 전극(G4)은, 복수의 제1 인출 전극(GL11, GL12) 및 복수의 제2 인출 전극(GL21, GL22)이 서로 맞물리는 빗살 형상으로 형성되어 있다. 또한, 제1 전극(G3) 및 제1 확산 영역(G10)과, 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 서로 대칭으로 구성되어 있다. 보다 구체적으로는, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 무게 중심에 대하여 점대칭으로 구성되어 있다.
제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)이, 실질적으로 선대칭으로 구성되어 있다고 간주할 수도 있다. 구체적으로는, 반도체 기판(G2)의 한쪽의 긴 변측에 있는 제2 인출 전극(GL22)과 그것에 인접하는 제1 인출 전극(GL11)이 거의 동일 위치에 있다고 간주하는 동시에, 반도체 기판(G2)의 다른 쪽의 긴 변측에 있는 제1 인출 전극(GL12)과 그것에 인접하는 제2 인출 전극(GL21)이 거의 동일 위치에 있다고 간주한다. 그렇다면, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 짧은 방향에 평행하고 또한 길이 방향 중앙을 통과하는 직선에 대하여 선대칭으로 구성되어 있다고 간주할 수 있다. 또한, 슬릿(G18)은, 인출 전극(GL11, GL12, GL21, GL22)을 테 두르는 것처럼 형성되어 있다.
제1 전극막(G3A) 및 제2 전극막(G4A)은, 예를 들어 질화막을 포함하는 패시베이션막(G20)(도 142에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(G20)의 위에는 폴리이미드 등의 수지막(G21)이 형성되어 있다. 패시베이션막(G20) 및 수지막(G21)을 관통하도록, 제1 패드(G5)를 노출시키는 패드 개구(G22와, 제2 패드(G6)를 노출시키는 패드 개구(G23)가 형성되어 있다. 패드 개구(G22, G23)에 외부 접속 전극(G3B, G4B)이 각각 매립되어 있다. 패시베이션막(G20) 및 수지막(G21)은, 보호막을 구성하고 있어, 제1 인출 전극(GL11, GL12), 제2 인출 전극(GL21, GL22) 및 pn 접합 영역(G11, G13)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 쌍방향 제너 다이오드 칩(G1)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(G3B, G4B)은, 수지막(G21)의 표면보다 낮은 위치(반도체 기판(2)에 가까운 위치)에 표면을 가져도 되고, 수지막(G21)의 표면으로부터 돌출되어 있어, 수지막(G21)보다 높은 위치(반도체 기판(G2)으로부터 먼 위치)에 표면을 가져도 된다. 도 143에는, 외부 접속 전극(G3B, G4B)이 수지막(G21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(G3B, G4B)은, 예를 들어 전극막(G3A, G4A)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
제1 제너 다이오드(GD1)를 구성하는 복수의 제너 다이오드(GD11, GD12)의 제1 확산 영역(G10)은, 제1 전극(G3)에 공통으로 접속되어 있음과 함께, 제너 다이오드(GD11, GD12)의 공통의 p형 영역인 p+형의 반도체 기판(G2)에 접속되어 있다. 이에 의해, 제1 제너 다이오드(GD1)를 구성하는 복수의 제너 다이오드(GD11, GD12)가 병렬로 접속되어 있다. 한편, 제2 제너 다이오드(GD2)를 구성하는 복수의 제너 다이오드(GD21, GD22)의 제2 확산 영역(G12)은, 제2 전극(G4)에 접속되어 있음과 함께, 제너 다이오드(GD21, GD22)의 공통의 p형 영역인 p+형의 반도체 기판(G2)에 접속되어 있다. 이에 의해, 제2 제너 다이오드(GD2)를 구성하는 복수의 제너 다이오드(GD21, GD22)가 병렬로 접속되어 있다. 그리고, 제너 다이오드(GD21, GD22)의 병렬 회로와 제너 다이오드(GD11, GD12)의 병렬 회로가 역 직렬 접속되어 있고, 그 역 직렬 회로에 의해, 쌍방향 제너 다이오드가 구성되어 있다.
도 146은, 쌍방향 제너 다이오드 칩(G1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 제1 제너 다이오드(GD1)를 구성하는 복수의 제너 다이오드(GD11, GD12)의 캐소드는 제1 전극(G3)에 공통 접속되고, 그러한 애노드는 제2 제너 다이오드(GD2)를 구성하는 복수의 제너 다이오드(GD21, GD22)의 애노드에 공통 접속되어 있다. 그리고, 복수의 제너 다이오드(GD21, GD22)의 캐소드는, 제2 전극(G4)에 공통 접속되어 있다. 이에 의해, 전체적으로 1개의 쌍방향 제너 다이오드로서 기능한다.
이 실시 형태에 따르면, 제1 전극(G3) 및 제1 확산 영역(G10)과, 제2 전극(G4) 및 제2 확산 영역(G12)은, 서로 대칭으로 구성되어 있으므로, 각 전류 방향에 대한 특성을 실질적으로 동등하게 할 수 있다. 도 147b는, 제1 전극 및 제1 확산 영역과 제2 전극 및 제2 확산 영역이 서로 비대칭으로 구성되어 있는 쌍방향 제너 다이오드(비교예)에 대해, 각 전류 방향에 대한 전압 대 전류 특성을 측정한 실험 결과를 나타낸다. 도 147b에서, 실선은, 쌍방향 제너 다이오드에 한쪽의 전극을 정극으로 하고 다른 쪽의 전극을 부극으로 해서 전압을 인가한 경우의 전압 대 전류 특성을 나타내고, 파선은, 당해 쌍방향 제너 다이오드에 상기 한쪽의 전극을 부극으로 하고 상기 다른 쪽의 전극을 정극으로 해서 전압을 인가한 경우의 전압 대 전류 특성을 나타내고 있다. 이 실험 결과로부터, 제1 전극 및 제1 확산 영역과 제2 전극 및 제2 확산 영역이 비대칭으로 구성된 쌍방향 제너 다이오드에서는, 각 전류 방향에 대한 전압 대 전류 특성이 동등하게 되지 않는 것을 알 수 있다.
도 147a는, 이 실시 형태의 쌍방향 제너 다이오드에 대해서, 각 전류 방향에 대한 전압 대 전류 특성을 측정한 실험 결과를 나타낸다. 이 실시 형태의 쌍방향 제너 다이오드에서는, 제1 전극(G3)을 정극으로 하고 제2 전극(G4)을 부극으로 해서 전압을 인가한 경우의 전압 대 전류 특성 및 제2 전극(G4)을 정극으로 하고 제1 전극(G3)을 부극으로 해서 전압을 인가한 경우의 전압 대 전류 특성은, 모두 도 147a에 실선으로 나타내는 바와 같은 특성으로 되었다. 즉, 이 실시 형태의 쌍방향 제너 다이오드에서는, 각 전류 방향에 대한 전압 대 전류 특성이 실질적으로 동등해졌다.
이 실시 형태의 구성에 의하면, 쌍방향 제너 다이오드 칩(G1)은, 제1 제너 다이오드(GD1)와 제2 제너 다이오드(GD2)를 갖고 있다. 제1 제너 다이오드(GD1)는, 복수의 제너 다이오드(GD11, GD12)(제1 확산 영역(G10))를 갖고 있으며, 각 제너 다이오드(GD11, GD12)가 pn 접합 영역(G11)을 갖고 있다. pn 접합 영역(G11)은, 제너 다이오드(GD11, GD12)마다 분리되어 있다. 그로 인해, 「제1 제너 다이오드(GD1)의 pn 접합 영역(G11)의 주위 길이」, 즉, 반도체 기판(G2)에서의 제1 확산 영역(G10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(G11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, 제1 제너 다이오드(GD1)의 ESD 내량의 향상을 도모할 수 있다. 즉, 쌍방향 제너 다이오드 칩(G1)을 소형으로 형성하는 경우에도, pn 접합 영역(G11)의 총 주위 길이를 크게 할 수 있기 때문에, 쌍방향 제너 다이오드 칩(G1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
마찬가지로, 제2 제너 다이오드(GD2)는, 복수의 제너 다이오드(GD21, GD22)(제1 확산 영역(G12))를 갖고 있으며, 각 제너 다이오드(GD21, GD22)가 pn 접합 영역(G13)을 갖고 있다. pn 접합 영역(G13)은, 제너 다이오드(GD21, GD22)마다 분리되어 있다. 그로 인해, 「제2 제너 다이오드(GD2)의 pn 접합 영역(G13)의 주위 길이」, 즉, 반도체 기판(G2)에서의 제2 확산 영역(G12)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(G13)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, 제2 제너 다이오드(GD2)의 ESD 내량의 향상을 도모할 수 있다. 즉, 쌍방향 제너 다이오드 칩(G1)을 소형으로 형성하는 경우에도, pn 접합 영역(G13)의 총 주위 길이를 크게 할 수 있기 때문에, 쌍방향 제너 다이오드 칩(G1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
이 실시 형태에서는, 제1 제너 다이오드(GD1)의 pn 접합 영역(G11) 및 제2 제너 다이오드(GD2)의 pn 접합 영역(G13)의 각 주위 길이는, 400㎛ 이상이고 또한 1500㎛ 이하로 형성되어 있다. 상기 각 주위 길이는, 500㎛ 이상이고 또한 1000㎛ 이하로 형성되어 있는 것이 보다 바람직하다. 상기 각 주위 길이가 400㎛ 이상으로 형성되어 있으므로, 후에 도 148을 사용하여 설명한 바와 같이, ESD 내량이 큰 쌍방향 제너 다이오드 칩을 실현할 수 있다. 또한, 상기 각 주위 길이가 1500㎛ 이하로 형성되어 있으므로, 후에 도 149를 사용하여 설명한 바와 같이, 제1 전극(G3)과 제2 전극(G4)의 사이의 용량(단자간 용량)이 작은 쌍방향 제너 다이오드 칩을 실현할 수 있다. 보다 구체적으로는, 단자간 용량이 30[pF] 이하의 쌍방향 제너 다이오드 칩을 실현할 수 있다. 각 주위 길이는, 500㎛ 이상이고 또한 1000㎛ 이하로 형성되어 있는 것이 보다 바람직하다.
도 148은, 동일 면적의 반도체 기판 위에 형성하는 인출 전극(확산 영역)의 개수 및/또는 확산 영역의 크기를 다양하게 설정하여, 제1 제너 다이오드의 pn 접합 영역 및 제2 제너 다이오드의 pn 접합 영역의 각 주위 길이를 상이하게 한 복수의 샘플에 대해서, ESD 내량을 측정한 실험 결과를 나타낸다. 단, 각 샘플에 있어서는, 상기 실시 형태와 마찬가지로, 제1 전극 및 제1 확산 영역과 제2 전극 및 제2 확산 영역은 서로 대칭으로 형성되어 있다. 따라서, 각 샘플에 있어서, 제1 제너 다이오드(GD1)의 접합 영역(G11)의 주위 길이와 제2 제너 다이오드(GD2)의 접합 영역(G13)의 주위 길이는 거의 동일해진다.
도 148의 횡축은, 제1 제너 다이오드(GD1)의 접합 영역(G11)의 주위 길이 또는 제2 제너 다이오드(GD2)의 접합 영역(G13)의 주위 길이 중 한쪽의 길이를 나타내고 있다. 이 실험 결과로부터, pn 접합 영역(G11) 및 pn 접합 영역(G13)의 각 주위 길이가 길어질수록, ESD 내량이 커지는 것을 알 수 있다. pn 접합 영역(G11) 및 pn 접합 영역(G13)의 각 주위 길이를 400㎛ 이상으로 형성한 경우에, 목표값인 8kV 이상의 ESD 내량을 실현할 수 있었다.
도 149는, 동일 면적의 반도체 기판 위에 형성하는 인출 전극(확산 영역)의 개수 및/또는 확산 영역의 크기를 다양하게 설정하여, 제1 제너 다이오드의 pn 접합 영역 및 제2 제너 다이오드의 pn 접합 영역의 각 주위 길이를 상이하게 한 복수의 샘플에 대해서, 단자간 용량을 측정한 실험 결과를 나타낸다. 단, 각 샘플에 있어서는, 상기 실시 형태와 마찬가지로, 제1 전극 및 제1 확산 영역과 제2 전극 및 제2 확산 영역은 서로 대칭으로 형성되어 있다.
도 149의 횡축은, 제1 제너 다이오드(GD1)의 접합 영역(G11)의 주위 길이 또는 제2 제너 다이오드(GD2)의 접합 영역(G13)의 주위 길이 중 한쪽의 길이를 나타내고 있다. 이 실험 결과로부터, pn 접합 영역(G11) 및 pn 접합 영역(G13)의 각 주위 길이가 길어질수록, 단자간 용량이 커지는 것을 알 수 있다. pn 접합 영역(G11) 및 pn 접합 영역(G13)의 각 주위 길이를 1500㎛ 이하로 형성한 경우에, 목표값인 30[pF] 이하의 단자간 용량을 실현할 수 있었다.
또한, 이 실시 형태에서는, 인출 전극(GL11, GL12, GL21, GL22)의 폭이, 접합부(GC11, GC12, GC21, GC22)에서부터 제1 패드(G5)까지의 사이의 도처에서, 접합부(GC11, GC12, GC21, GC22)의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 쌍방향 제너 다이오드 칩을 제공할 수 있다.
또한, 반도체 기판(G2)의 한쪽의 표면인 소자 형성면(G2a)에 제1 전극(G3) 및 제2 전극(G4)의 외부 접속 전극(G3B, G4B)이 모두 형성되어 있다. 따라서, 도 150에 도시한 바와 같이, 소자 형성면(G2a)을 실장 기판(G25)에 대향시켜서, 외부 접속 전극(G3B, G4B)을 땜납(G26)에 의해 실장 기판(G25) 위에 접합함으로써, 쌍방향 제너 다이오드 칩(G1)을 실장 기판(G25) 위에 표면 실장한 회로 어셈블리를 구성할 수 있다. 즉, 플립 칩 접속형의 쌍방향 제너 다이오드 칩(G1)을 제공할 수 있고, 소자 형성면(G2a)을 실장 기판(G25)의 실장면에 대향시킨 페이스 다운 접합에 의해, 와이어리스 본딩에 의해 쌍방향 제너 다이오드 칩(G1)을 실장 기판(G25)에 접속할 수 있다. 이에 의해, 실장 기판(G25) 위에서의 쌍방향 제너 다이오드 칩(G1)의 점유 공간을 작게 할 수 있다. 특히, 실장 기판(G25) 위에서의 쌍방향 제너 다이오드 칩(G1)의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(G2) 위에 절연막(G15)이 형성되어 있고, 그 절연막(G15)에 형성된 제1 콘택트 구멍(G16)을 통해 제너 다이오드(GD11, GD12)의 제1 확산 영역(G10)에 인출 전극(GL11, GL12)의 접합부(GC11, GC12)가 접속되어 있다. 그리고, 제1 콘택트 구멍(G16)의 밖의 영역에서 절연막(G15) 위에 제1 패드(G5)가 배치되어 있다. 즉, pn 접합 영역(G11)의 바로 위로부터 이격된 위치에 제1 패드(G5)가 설치되어 있다.
마찬가지로, 절연막(G15)에 형성된 제2 콘택트 구멍(G17)을 통해 제너 다이오드(GD21, GD22)의 제2 확산 영역(G12)에 인출 전극(GL21, GL22)의 접합부(GC21, GC22)가 접속되어 있다. 그리고, 제2 콘택트 구멍(G17)의 밖의 영역에서 절연막(G15) 위에 제2 패드(G6)가 배치되어 있다. 제2 패드(G6)도 또한, pn 접합 영역(G13)의 바로 위로부터 이격된 위치에 있다. 이에 의해, 쌍방향 제너 다이오드 칩(G1)을 실장 기판(G25)에 실장할 때에, pn 접합 영역(G11, G13)에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역(G11, G13)의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 쌍방향 제너 다이오드 칩을 실현할 수 있다. 또한, 외부 접속 전극(G3B, G4B)을 설치하지 않고, 제1 패드(G5) 및 제2 패드(G6)를 각각 제1 전극(G3)의 외부 접속부 및 제2 전극(G4)의 외부 접속부로 하고, 이들 제1 패드(G5) 및 제2 패드(G6)에 본딩 와이어를 접속하는 구성을 취할 수도 있다. 이 경우에도, 와이어 본딩시의 충격에 의해 pn 접합 영역(G11, G13)이 파괴되는 것을 피할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(G2)은, 코너부(G9)가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 쌍방향 제너 다이오드 칩(G1)의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 쌍방향 제너 다이오드 칩(G1)을 제공할 수 있다. 도 151은, 쌍방향 제너 다이오드 칩(G1)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 152a 및 도 152b는, 도 151의 제조 공정 도중의 구성을 개략적으로 도시하는 단면도이며, 도 143에 대응하는 절단면을 나타낸다. 도 153은, 반도체 기판(G2)의 원 기판으로서의 p+형 반도체 웨이퍼(GW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
우선, 반도체 기판(G2)의 원 기판으로서의 p+형 반도체 웨이퍼(GW)가 준비된다. 반도체 웨이퍼(GW)의 표면은 소자 형성면(GWa)이며, 반도체 기판(G2)의 소자 형성면(G2a)에 대응하고 있다. 소자 형성면(GWa)에는, 복수의 쌍방향 제너 다이오드 칩(G1)에 대응한 복수의 쌍방향 제너 다이오드 칩 영역(G1a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 쌍방향 제너 다이오드 칩 영역(G1a)의 사이에는, 경계 영역(G80)이 형성되어 있다. 경계 영역(G80)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(GW)에 대하여 필요한 공정을 행한 후에, 경계 영역(G80)을 따라 반도체 웨이퍼(GW)를 분리함으로써, 복수의 쌍방향 제너 다이오드 칩(G1)이 얻어진다.
반도체 웨이퍼(GW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(GW)의 소자 형성면(GWa)에, 열산화막이나 CVD 산화막 등의 절연막(G15)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(GS1), 그 위에 레지스트 마스크가 형성된다(GS2). 이 레지스트 마스크를 사용한 에칭에 의해, 제1 확산 영역(G10) 및 제2 확산 영역(G12)에 대응하는 개구가 절연막(G15)에 형성된다(GS3). 또한, 레지스트 마스크를 박리한 후에, 절연막(G15)에 형성된 개구로부터 노출되는 반도체 웨이퍼(GW)의 표층부에 n형 불순물이 도입된다(GS4). n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 되고, n형 불순물 이온(예를 들어 인 이온)의 주입에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(GW)를 확산로 내에 반입하여, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(G15)의 개구 내에서 노출되는 반도체 웨이퍼(GW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(G15)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(GS5), 반도체 웨이퍼(GW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(GS6). 이에 의해, 반도체 웨이퍼(GW)의 표층부에 제1 확산 영역(G10) 및 제2 확산 영역(G12)이 형성된다.
계속해서, 콘택트 구멍(G16, G17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(G15)의 위에 형성된다(GS7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(G15)에 콘택트 구멍(G16, G17)이 형성된다(GS8). 그 후, 레지스트 마스크가 박리된다. 계속해서, 예를 들어 스퍼터링에 의해, 제1 전극(G3) 및 제2 전극(G4)을 구성하는 전극막이 절연막(G15) 위에 형성된다(GS9). 이 실시 형태에서는, Al를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(G18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되고(GS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(G18)이 형성된다(GS11). 이에 의해, 상기 전극막이, 제1 전극막(G3A) 및 제2 전극막(G4A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(G20)이 형성되고(GS12), 또한 폴리이미드 등을 도포함으로써 수지막(G21)이 형성된다(GS13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(G22, G23)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝 GS14). 이에 의해, 패드 개구(G22, G23)에 대응한 개구를 갖는 수지막(G21)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(GS15). 그리고, 수지막(G21)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(G20)에 패드 개구(G22, G23)가 형성된다(GS16). 그 후, 패드 개구(G22, G23) 내에 외부 접속 전극(G3B, G4B)이 형성된다(GS17). 외부 접속 전극(G3B, G4B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(G80)(도 153 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(G83)(도 152a 참조)가 형성된다(GS18). 이 레지스트 마스크(G83)를 통해 플라즈마 에칭이 행해지고, 그에 의해, 도 152a에 도시한 바와 같이, 반도체 웨이퍼(GW)가 그 소자 형성면(GWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(G80)을 따라, 절단용의 홈(G81)이 형성된다(GS19). 레지스트 마스크(G83)가 박리된 후, 도 152b에 도시한 바와 같이, 반도체 웨이퍼(GW)가 이면(GWb)으로부터, 홈(G81)의 저부에 도달할 때까지 연삭된다(GS20). 이에 의해, 복수의 쌍방향 제너 다이오드 칩 영역(G1a)이 개편화되어, 상술한 구조의 쌍방향 제너 다이오드 칩(G1)을 얻을 수 있다.
경계 영역(G80)에 홈(G81)을 형성하기 위한 레지스트 마스크(G83)는, 도 153에 도시한 바와 같이, 쌍방향 제너 다이오드 칩 영역(G1a)의 네 코너에 접하는 위치에, 쌍방향 제너 다이오드 칩 영역(G1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(G84)를 갖고 있다. 라운드 형상부(G84)는, 쌍방향 제너 다이오드 칩 영역(G1a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 따라서, 이 레지스트 마스크(G83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(G81)을 형성하면, 홈(G81)은, 쌍방향 제너 다이오드 칩 영역(G1a)의 네 코너에 접하는 위치에, 쌍방향 제너 다이오드 칩 영역(G1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖게 된다. 따라서, 쌍방향 제너 다이오드 칩 영역(G1a)을 반도체 웨이퍼(GW)로부터 잘라내기 위한 홈(G81)을 형성하는 공정에서, 동시에, 쌍방향 제너 다이오드 칩(G1)의 네 코너의 코너부(G9)를 라운드 형상으로 정형할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(G9)를 라운드 형상으로 가공할 수 있다.
이 실시 형태에서는, 반도체 기판(G2)이 p형 반도체를 포함하고 있으므로, 반도체 기판(G2) 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는 저항률의 면내 편차가 크므로, n형 반도체 웨이퍼를 사용할 때에는, 그 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이것은, n형 불순물의 편석 계수가 작기 때문에, 반도체 웨이퍼의 모체가 되는 잉곳(예를 들어 실리콘 잉곳)을 형성할 때에, 웨이퍼의 중심부와 주연부에서 저항률의 차가 커지기 때문이다. 이에 반해, p형 불순물의 편석 계수는 비교적 크므로, p형 반도체 웨이퍼는 저항률의 면내 편차가 적다. 따라서, p형 반도체 웨이퍼를 사용함으로써, 에피택셜층을 형성하지 않고, 안정된 특성의 쌍방향 제너 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p+형 반도체 기판(G2)을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
도 154는, 쌍방향 제너 다이오드 칩이 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(G201)은, 편평한 직육면체 형상의 하우징(G202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(G202)은 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있으며, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(G202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(G203)의 표시면이 노출되어 있다. 표시 패널(G203)의 표시면은, 터치 패널을 구성하고 있어, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(G203)은, 하우징(G202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(G203)의 하나의 짧은 변을 따르도록, 조작 버튼(G204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(G204)이 표시 패널(G203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(G204) 및 터치 패널을 조작함으로써, 스마트폰(G201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(G203)의 다른 하나의 짧은 변의 근방에는, 스피커(G205)가 배치되어 있다. 스피커(G205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(G204)의 가까이에는, 하우징(G202)의 하나의 측면에 마이크로폰(G206)이 배치되어 있다. 마이크로폰(G206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 155는, 하우징(G202)의 내부에 수용된 전자 회로 어셈블리(G210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(G210)는, 배선 기판(G211)과, 배선 기판(G211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(G212-G220)와, 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(G212), 원 세그 TV 수신 IC(G213), GPS 수신 IC(G214), FM 튜너 IC(G215), 전원 IC(G216), 플래시 메모리(G217), 마이크로컴퓨터(G218), 전원 IC(G219) 및 기저 대역 IC(G220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(G221, G225, G235), 칩 저항기(G222, G224, G233), 칩 캐패시터(G227, G230, G234), 칩 다이오드(G228, G231) 및 쌍방향 제너 다이오드 칩(G241 내지 G248)을 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(G211)의 실장면 위에 실장되어 있다.
쌍방향 제너 다이오드 칩(G241 내지 G248)은, 원 세그 TV 수신 IC(G213), GPS 수신 IC(G214), FM 튜너 IC(G215), 전원 IC(G216), 플래시 메모리(G217), 마이크로컴퓨터(G218), 전원 IC(G219) 및 기저 대역 IC(G220)로의 신호 입력 라인에서의 플러스 마이너스의 서지 흡수 등을 행하기 위해 설치되어 있다. 쌍방향 제너 다이오드 칩(G241 내지 G248)에는, 상술한 실시 형태에 따른 쌍방향 제너 다이오드 칩을 적용할 수 있다.
전송 처리 IC(G212)는, 표시 패널(G203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(G203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(G203)과의 접속을 위해서, 전송 처리 IC(G212)에는, 플렉시블 배선(G209)이 접속되어 있다. 원 세그 TV 수신 IC(G213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(G213)의 근방에는, 복수의 칩 인덕터(G221)와, 복수의 칩 저항기(G222)와, 복수의 쌍방향 제너 다이오드 칩(G241)이 배치되어 있다. 원 세그 TV 수신 IC(G213), 칩 인덕터(G221), 칩 저항기(G222) 및 쌍방향 제너 다이오드 칩(G241)은, 원 세그 방송 수신 회로(G223)를 구성하고 있다. 칩 인덕터(G221) 및 칩 저항기(G222)는, 정확하게 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(G223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(G214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(G201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. GPS 수신 IC(G214)의 근방에는, 복수의 쌍방향 제너 다이오드 칩(G242)이 배치되어 있다. FM 튜너 IC(G215)는, 그 근방에서 배선 기판(G211)에 실장된 복수의 칩 저항기(G224), 복수의 칩 인덕터(G225) 및 복수의 쌍방향 제너 다이오드 칩(G243)과 함께, FM 방송 수신 회로(G226)를 구성하고 있다. 칩 저항기(G224) 및 칩 인덕터(G225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(G226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(G216)의 근방에는, 복수의 칩 캐패시터(G227), 복수의 칩 다이오드(G228) 및 복수의 쌍방향 제너 다이오드 칩(G244)이 배선 기판(G211)의 실장면에 실장되어 있다. 전원 IC(G216)는, 칩 캐패시터(G227), 칩 다이오드(G228) 및 쌍방향 제너 다이오드 칩(G244)과 함께, 전원 회로(G229)를 구성하고 있다.
플래시 메모리(G217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(G201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다. 플래시 메모리(G217)의 근방에는, 복수의 쌍방향 제너 다이오드 칩(G245)이 배치되어 있다. 마이크로컴퓨터(G218)는, CPU, ROM 및 RAM을 내장하고 있고, 각종 연산 처리를 실행함으로써, 스마트폰(G201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(G218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 마이크로컴퓨터(G218)의 근방에는, 복수의 쌍방향 제너 다이오드 칩(G246)이 배치되어 있다.
전원 IC(G219)의 가까이에는, 복수의 칩 캐패시터(G230), 복수의 칩 다이오드(G231) 및 복수의 쌍방향 제너 다이오드 칩(G247)이, 배선 기판(G211)의 실장면에 실장되어 있다. 전원 IC(G219)는, 칩 캐패시터(G230), 칩 다이오드(G231) 및 쌍방향 제너 다이오드 칩(G247)과 함께, 전원 회로(G232)를 구성하고 있다.
기저 대역 IC(G220)의 가까이에는, 복수의 칩 저항기(G233), 복수의 칩 캐패시터(G234), 복수의 칩 인덕터(G235) 및 복수의 쌍방향 제너 다이오드 칩(G248)이, 배선 기판(G211)의 실장면에 실장되어 있다. 기저 대역 IC(G220)는, 칩 저항기(G233), 칩 캐패시터(G234), 칩 인덕터(G235) 및 복수의 쌍방향 제너 다이오드 칩(G248)과 함께, 기저 대역 통신 회로(G236)를 구성하고 있다. 기저 대역 통신 회로(G236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(G229, G232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(G212), GPS 수신 IC(G214), 원 세그 방송 수신 회로(G223), FM 방송 수신 회로(G226), 기저 대역 통신 회로(G236), 플래시 메모리(G217) 및 마이크로컴퓨터(G218)에 공급된다. 마이크로컴퓨터(G218)는, 전송 처리 IC(G212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(G212)로부터 표시 패널(G203)에 표시 제어 신호를 출력하여 표시 패널(G203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(G204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(G223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(G203)에 출력하고, 수신된 음성을 스피커(G205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(G218)에 의해 실행된다. 또한, 스마트폰(G201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(G218)는, GPS 수신 IC(G214)가 출력하는 위치 정보를 취득하고, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(G204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(G218)는, FM 방송 수신 회로(G226)를 기동하여, 수신된 음성을 스피커(G205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(G217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(G218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(G218)는, 필요에 따라, 플래시 메모리(G217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(G217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(G236)에 의해 실현된다. 마이크로컴퓨터(G218)는, 기저 대역 통신 회로(G236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다. 도 156a 내지 도 156e는, 각각 쌍방향 제너 다이오드 칩의 변형예를 도시하는 평면도이다. 도 156a 내지 도 156e는, 도 142에 대응하는 평면도를 나타내고 있다. 도 156a 내지 도 156e에서, 도 142에 나타난 각 부에 대응하는 부분에는, 도 142와 동일한 참조 부호를 붙여서 나타낸다.
도 156a의 쌍방향 제너 다이오드 칩(G1A)에서는, 제1 확산 영역(G10) 및 제2 확산 영역(G12)은 1개씩 형성되어 있다. 제1 제너 다이오드(GD1)는, 제1 확산 영역(G10)에 대응하는 1개의 제너 다이오드로 구성되어 있다. 제2 제너 다이오드(GD2)는, 제2 확산 영역(G12)에 대응하는 1개의 제너 다이오드로 구성되어 있다. 제1 확산 영역(G10) 및 제2 확산 영역(G12)은, 반도체 기판(G2)의 길이 방향으로 긴 대략 직사각형이며, 반도체 기판(G2)의 짧은 방향으로 간격을 두고 배치되어 있다. 제1 확산 영역(G10) 및 제2 확산 영역(G12)의 길이 방향의 길이는, 비교적 짧게(제1 패드(G5)와 제2 패드(G6)의 간격의 1/2보다 짧게) 형성되어 있다. 제1 확산 영역(G10) 및 제2 확산 영역(G12)의 간격은, 확산 영역(G10, G12)의 폭보다 짧게 설정되어 있다.
제1 전극(G3)에는, 제1 확산 영역(G10)에 대응한 1개의 인출 전극(GL11)이 형성되어 있다. 마찬가지로, 제2 전극(G4)에는, 제2 확산 영역(G12)에 대응한 1개의 인출 전극(GL21)이 형성되어 있다. 제1 전극(G3) 및 제2 전극(G4)은, 인출 전극(GL11)과 인출 전극(GL21)이 서로 맞물리는 빗살 형상으로 형성되어 있다. 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 무게 중심에 대하여 점대칭으로 구성되어 있다. 또한, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)이, 실질적으로 선대칭으로 구성되어 있다고 간주할 수 있다. 즉, 제1 인출 전극(GL11)과 제2 인출 전극(GL21)이 거의 동일 위치에 있다고 간주하면, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 짧은 방향으로 평행하고 또한 길이 방향 중앙을 통과하는 직선에 대하여 선대칭으로 구성되어 있다고 간주할 수 있다.
도 156b의 쌍방향 제너 다이오드 칩(G1B)에서는, 도 156a의 쌍방향 제너 다이오드 칩(G1A)과 마찬가지로, 제1 제너 다이오드(GD1) 및 제2 제너 다이오드(GD2)는, 각각 1개의 제너 다이오드로 구성되어 있다. 도 156b의 쌍방향 제너 다이오드 칩(G1B)에서는, 제1 확산 영역(G10) 및 제2 확산 영역(G12)의 길이 방향의 길이 및 인출 전극(GL11, GL21)의 길이가, 도 156a의 쌍방향 제너 다이오드 칩(G1A)의 그것들에 비해 크게(제1 패드(G5)와 제2 패드(G6)의 간격의 1/2보다 길게) 형성되어 있다.
도 156c의 쌍방향 제너 다이오드 칩(G1C)에서는, 제1 확산 영역(G10) 및 제2 확산 영역(G12)은 4개씩 형성되어 있다. 이들 8개의 제1 확산 영역(G10) 및 제2 확산 영역(G12)은, 반도체 기판(G2)의 길이 방향으로 긴 직사각 형상이며, 제1 확산 영역(G10)과 제2 확산 영역(G12)이 반도체 기판(G2)의 짧은 방향을 따라 교대로 또한 등간격을 두고 배열되어 있다. 제1 다이오드(GD1)는, 각 제1 확산 영역(G10)에 각각 대응한 4개의 제너 다이오드(GD11 내지 GD14)로 구성되어 있다. 제2 다이오드(GD2)는, 각 제2 확산 영역(G12)에 각각 대응한 4개의 제너 다이오드(GD21 내지 GD24)로 구성되어 있다.
제1 전극(G3)에는, 각 제1 확산 영역(G10)에 각각 대응한 4개의 인출 전극(GL11 내지 GL14)이 형성되어 있다. 마찬가지로, 제2 전극(G4)에는, 각 제2 확산 영역(G12)에 각각 대응한 4개의 인출 전극(GL21 내지 GL24)이 형성되어 있다. 제1 전극(G3) 및 제2 전극(G4)은, 인출 전극(GL11 내지 GL14)과 인출 전극(GL21 내지 GL24)이 서로 맞물리는 빗살 형상으로 형성되어 있다.
제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 무게 중심에 대하여 점대칭으로 구성되어 있다. 또한, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)이, 실질적으로 선대칭으로 구성되어 있다고 간주할 수 있다. 즉, 제1 인출 전극(GL11 내지 GL14)과 제2 인출 전극(GL21 내지 GL24)의 인접하는 것끼리(GL24와 GL11, GL23과 GL12, GL22와 GL13, GL21과 GL14) 거의 동일 위치에 있다고 간주하면, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 짧은 방향 중앙에 평행하고 또한 길이 방향 중앙을 통과하는 직선에 대하여 선대칭으로 구성되어 있다고 간주할 수 있다.
도 156d의 쌍방향 제너 다이오드 칩(G1D)에서는, 도 142의 실시 형태와 마찬가지로, 제1 확산 영역(G10) 및 제2 확산 영역(G12)은 2개씩 형성되어 있다. 이들 4개의 제1 확산 영역(G10) 및 제2 확산 영역(G12)은, 반도체 기판(G2)의 길이 방향으로 긴 직사각 형상이며, 제1 확산 영역(G10)과 제2 확산 영역(G12)이 반도체 기판(G2)의 짧은 방향을 따라 교대로 배열되어 있다. 제1 다이오드(GD1)는, 각 제1 확산 영역(G10)에 각각 대응한 2개의 제너 다이오드(GD11, GD12)로 구성되어 있다. 제2 다이오드(GD2)는, 각 제2 확산 영역(G12)에 각각 대응한 2개의 제너 다이오드(GD21, GD22)로 구성되어 있다. 이들 4개의 다이오드는, 소자 형성면(G2a)에 있어서, 그 짧은 변 방향으로, GD22, GD11, GD21, GD12의 순서대로 배열하여 배치되어 있다.
제너 다이오드(GD22)에 대응한 제2 확산 영역(G12)과 제너 다이오드(GD11)에 대응한 제1 확산 영역(G10)은, 소자 형성면(G2a)의 한쪽의 긴 변 근방의 부분에 서로 인접하여 배치되어 있다. 제너 다이오드(GD21)에 대응한 제2 확산 영역(G12)과 제너 다이오드(GD12)에 대응한 제1 확산 영역(G10)은, 소자 형성면(G2a)의 다른 쪽의 긴 변 근방의 부분에 서로 인접하여 배치되어 있다. 즉, 제너 다이오드(GD11)에 대응한 제1 확산 영역(G10)과, 제너 다이오드(GD21)에 대응한 제2 확산 영역(G12)은, 큰 간격(확산 영역(G10, G12)의 폭보다 큰 간격)을 두고 배치되어 있다.
제1 전극(G3)에는, 각 제1 확산 영역(G10)에 각각 대응한 2개의 인출 전극(GL11, GL12)이 형성되어 있다. 마찬가지로, 제2 전극(G4)에는, 각 제2 확산 영역(G12)에 각각 대응한 2개의 인출 전극(GL21, GL22)이 형성되어 있다. 제1 전극(G3) 및 제2 전극(G4)은, 인출 전극(GL11, GL12)과 인출 전극(GL21, GL22)이 서로 맞물리는 빗살 형상으로 형성되어 있다.
제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 무게 중심에 대하여 점대칭으로 구성되어 있다. 또한, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)이, 실질적으로 선대칭으로 구성되어 있다고 간주할 수 있다. 즉, 반도체 기판(G2)의 한쪽의 긴 변측에 있는 제2 인출 전극(GL22)과 그것에 인접하는 제1 인출 전극(GL11)이 거의 동일 위치에 있다고 간주하는 동시에, 반도체 기판(G2)의 다른 쪽의 긴 변측에 있는 제1 인출 전극(GL12)과 그것에 인접하는 제2 인출 전극(GL21)이 거의 동일 위치에 있다고 간주한다. 그러면, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 짧은 방향에 평행하고 또한 중앙 길이 방향 중앙을 통과하는 직선에 대하여 선대칭으로 구성되어 있다고 간주할 수 있다.
도 156e의 쌍방향 제너 다이오드 칩(G1E)에서는, 제1 확산 영역(G10) 및 제2 확산 영역(G12)은 2개씩 형성되어 있다. 각 제1 확산 영역(G10) 및 각 제2 확산 영역(G12)은, 제1 확산 영역(G10)의 길이 방향으로 긴 대략 직사각형이다. 한쪽의 제2 확산 영역(G12)은 소자 형성면(G2a)의 한쪽의 긴 변 근방의 부분에 형성되고, 다른 쪽의 제2 확산 영역(G12)은 소자 형성면(G2a)의 다른 쪽의 긴 변 근방의 부분에 형성되어 있다. 2개의 제1 확산 영역(G10)은, 2개의 제2 확산 영역(G12)의 사이의 영역에서, 각 제2 확산 영역(G12)에 각각 인접하여 형성되어 있다. 즉, 2개의 제1 확산 영역(G10)은, 큰 간격(확산 영역(G10, G12)의 폭보다 큰 간격)을 두고 배치되어 있고, 그러한 외측에 제2 확산 영역(G12)이 1개씩 배치되어 있다.
제1 다이오드(GD1)는, 각 제1 확산 영역(G10)에 각각 대응한 2개의 제너 다이오드(GD11, GD12)로 구성되어 있다. 제2 다이오드(GD2)는, 각 제2 확산 영역(G12)에 각각 대응한 2개의 제너 다이오드(GD21, GD22)로 구성되어 있다. 제1 전극(G3)에는, 각 제1 확산 영역(G10)에 각각 대응한 2개의 인출 전극(GL11, GL12)이 형성되어 있다. 마찬가지로, 제2 전극(G4)에는, 각 제2 확산 영역(G12)에 각각 대응한 2개의 인출 전극(GL21, GL22)이 형성되어 있다.
제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 실질적으로 선대칭으로 구성되어 있다고 간주할 수 있다. 즉, 반도체 기판(G2)의 한쪽의 긴 변측에 있는 제2 인출 전극(GL22)과 그것에 인접하는 제1 인출 전극(GL11)이 거의 동일 위치에 있다고 간주하는 동시에, 반도체 기판(G2)의 다른 쪽의 긴 변측에 있는 제2 인출 전극(GL21)과 그것에 인접하는 제1 인출 전극(GL12)이 거의 동일 위치에 있다고 간주한다. 그러면, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 길이 방향 중앙을 통과하는 직선에 대하여 선대칭으로 구성되어 있다고 간주할 수 있다.
도 156e의 쌍방향 제너 다이오드 칩(G1E)에서는, 반도체 기판(G2)의 한쪽의 긴 변측에 있는 제2 인출 전극(GL22)과 그것에 인접하는 제1 인출 전극(GL11)은, 그들 사이의 소정의 점을 중심으로 서로 점대칭으로 구성되어 있다. 또한, 반도체 기판(G2)의 다른 쪽의 긴 변측에 있는 제2 인출 전극(GL21)과 그것에 인접하는 제1 인출 전극(GL12)은, 그들 사이의 소정의 점을 중심으로 서로 점대칭으로 구성되어 있다. 이와 같이, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)이, 부분적으로 대칭인 구조의 조합으로 구성되어 있는 경우에도, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)이 실질적으로 대칭으로 구성되어 있다고 간주할 수 있다.
도 157은, 쌍방향 제너 다이오드 칩의 다른 변형예를 도시하는 평면도이다. 도 157은, 도 142에 대응하는 평면도를 나타내고 있다. 도 157에서, 도 142에 나타낸 각 부에 대응하는 부분에는, 도 142와 동일한 참조 부호를 붙여서 나타낸다. 이 쌍방향 제너 다이오드 칩(G1F)에서는, 반도체 기판(G2)의 표층 영역에, 복수의 제1 확산 영역(G10)이 이산적으로 배치되어 있음과 함께, 복수의 제2 확산 영역(G12)이 이산적으로 배치되어 있다. 제1 확산 영역(G10) 및 2 확산 영역(G12)은, 평면에서 보아 동일한 크기의 원형으로 형성되어 있다. 복수의 제1 확산 영역(G10)은, 소자 형성면(G2a)의 폭 중앙과 한쪽의 긴 변과의 사이의 영역에 배치되어 있고, 복수의 제2 확산 영역(G12)은, 소자 형성면(G2a)의 폭 중앙과 다른 쪽의 긴 변과의 사이의 영역에 배치되어 있다. 그리고, 제1 전극(G3)은, 복수의 제1 확산 영역(G10)에 공통 접속된 1개의 인출 전극(GL11)을 갖고 있다. 마찬가지로, 제2 전극(G4)은, 복수의 제2 확산 영역(G12)에 공통 접속된 1개의 인출 전극(GL21)을 갖고 있다. 이 변형예에서도, 제1 전극(G3) 및 제1 확산 영역(G10)과 제2 전극(G4) 및 제2 확산 영역(G12)은, 평면에서 보아, 소자 형성면(G2a)의 무게 중심에 대하여 점대칭으로 구성되어 있다.
제1 확산 영역(G10) 및 제2 확산 영역(G12)의 평면에서 본 형상은, 삼각형, 사각형, 그 이외의 다각형 등의 임의의 형상이어도 된다. 또한, 소자 형성면(G2a)의 폭 중앙과 한쪽의 긴 변과의 사이의 영역에, 소자 형성면(G2a)의 긴 방향으로 연장된 복수의 제1 확산 영역(G10)이 소자 형성면(G2a)의 짧은 방향으로 간격을 두고 형성되고, 이들 복수의 제1 확산 영역(G10)이 인출 전극(GL11)에 공통 접속되어 있어도 된다. 이 경우, 소자 형성면(G2a)의 폭 중앙과 다른 쪽의 긴 변과의 사이의 영역에, 소자 형성면(G2a)의 긴 방향으로 연장된 복수의 제2 확산 영역(G12)이 소자 형성면(G2a)의 짧은 방향으로 간격을 두고 형성되고, 이들 복수의 제2 확산 영역(G12)이 인출 전극(GL21)에 공통 접속된다.
이상, 제8 발명의 실시 형태에 대하여 설명했지만, 제8 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 실시 형태에서는, p형 반도체 기판(G2)이 사용되고 있지만, 그 대신에 n형 반도체 기판을 사용해도 된다. n형 반도체 기판을 사용하는 경우에는, 그 주면에 n형 에피택셜층을 형성하고, n형 에피택셜층의 표층부에 p+형의 제1 확산 영역과 p+형의 제2 확산 영역을 형성하면 된다.
상기 실시 형태에서는, 제1 확산 영역(G10)과 제2 확산 영역(G12)은, 그것들의 배열 방향에 직교하는 방향으로 연장된 긴 형상으로 형성되어 있지만, 그러한 배열 방향에 대하여 경사 방향으로 연장된 긴 형상으로 형성되어 있어도 된다.
[9] 제9 발명에 대하여
특허문헌 3(일본 특허 공개 제2001-326354호 공보)에는, 게이트와 소스의 사이에, 쌍방향 제너 다이오드를 포함하는 보호 다이오드가 접속된 종형 MOSFET가 개시되어 있다. 쌍방향 제너 다이오드는, 보호 다이오드로서 사용되고 있기 때문에, ESD(electrostatic discharge) 내량이 중요해진다.
제9 발명의 목적은, ESD 내량의 향상을 도모한 쌍방향 제너 다이오드 칩을 제공하는 것이다. 제9 발명의 보다 구체적인 목적은, 소형화와 ESD 내량의 확보를 양립할 수 있는 쌍방향 제너 다이오드 칩을 제공하는 것이다. 제9 발명은, 다음과 같은 특징을 갖고 있다.
H1. 제1 도전형의 반도체 기판에 서로 분리되어 형성되고, 상기 반도체 기판과의 사이에 각각 pn 접합을 형성하는 제2 도전형의 복수의 제1 확산 영역과, 상기 반도체 기판에 있어서 상기 제1 확산 영역으로부터 분리되어 형성되고, 상기 반도체 기판과의 사이에 pn 접합을 형성하는 제2 도전형의 제2 확산 영역과, 상기 복수의 제1 확산 영역에 공통으로 접속된 제1 전극과, 상기 제2 확산 영역에 접속된 제2 전극을 포함하는, 쌍방향 제너 다이오드 칩.
이 구성에서는, 복수의 제1 확산 영역과 반도체 기판의 사이에, 제1 확산 영역마다 분리된 pn 접합(pn 접합 영역)이 형성되어 있고, 그것들이 병렬 접속되어 있다. 이에 의해, 제1 제너 다이오드가 구성되어 있다. 한편, 제2 확산 영역과 반도체 기판의 사이에 pn 접합(pn 접합 영역)이 형성되어 있고, 이에 의해, 제2 제너 다이오드가 구성되어 있다. 그리고, 제1 제너 다이오드와 제2 제너 다이오드는, 반도체 기판을 개재하여 역 직렬 접속되어 있다. 이에 의해, 쌍방향 제너 다이오드가 구성되어 있다.
이 구성에 의하면, 복수의 제1 확산 영역마다 분리된 pn 접합 영역이 형성되므로, 제1 제너 다이오드의 pn 접합 영역의 주위 길이를 길게 할 수 있다. 이에 의해, 전계의 집중이 완화되어, 제1 제너 다이오드의 ESD 내량을 향상시킬 수 있다. 제1 제너 다이오드의 pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 반도체 기판과 제1 확산 영역과의 경계선의 총 연장이다.
H2. 상기 각 제1 확산 영역이 다각형의 영역인, 「H1.」에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의해, 각 제1 확산 영역과 반도체 기판의 사이의 pn 접합 영역이 길어지므로, 제1 제너 다이오드에서의 pn 접합 영역의 주위 길이를 길게 할 수 있으므로, 제1 제너 다이오드의 ESD 내량을 향상시킬 수 있다. 또한, 제2 확산 영역을 복수의 제1 확산 영역을 둘러싸도록(보다 상세하게는 제1 확산 영역의 외주연에 정합하는 형상의 테두리부를 갖도록) 형성해도 된다. 이렇게 하면, 제2 제너 다이오드의 pn 접합 영역의 주위 길이도 길게 할 수 있으므로, 제2 제너 다이오드의 ESD 내량을 한층 향상시킬 수 있다. 제2 제너 다이오드의 pn 접합 영역의 주위 길이란, 반도체 기판의 표면에서의 반도체 기판과 제2 확산 영역과의 경계선의 총 연장이다.
H3. 상기 복수의 제1 확산 영역이 등간격으로 2차원 배열되어 있는, 「H1.」 또는 「H2.」에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의해, 복수의 제1 확산 영역이 2차원 배열(바람직하게는, 등간격으로 2차원 배열)되어 있음으로써, ESD 내량을 한층 향상시킬 수 있다.
H4. 상기 제1 확산 영역이 4개 이상 설치되어 있는, 「H1.」 내지 「H3.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의해, 4개 이상의 제1 확산 영역이 설치됨으로써, 제1 제너 다이오드에서의 pn 접합 영역의 주위 길이를 길게 할 수 있기 때문에, ESD 내량을 효율적으로 향상시킬 수 있다.
H5. 상기 제1 전극이, 상기 복수의 제1 확산 영역에 각각 접합된 복수의 인출 전극과, 상기 복수의 인출 전극에 공통으로 접속된 외부 접속부를 갖고 있으며, 상기 인출 전극이, 상기 제1 확산 영역에 접합된 접합부를 갖고, 상기 접합부로부터 상기 외부 접속부까지의 사이의 도처에서, 상기 접합부보다 넓은 폭을 갖고 있는, 「H1.」 내지 「H4.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩.
이 구성에서는, 인출 전극이, 제1 확산 영역에 접합된 접합부로부터 외부 접속부까지의 사이의 도처에서, 접합부보다 넓은 폭을 갖고 있으므로, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 쌍방향 제너 다이오드 칩을 제공할 수 있다.
H6. 상기 복수의 제1 확산 영역이, 상기 외부 접속부를 향해 직선 위에 배열한 복수의 제1 확산 영역을 포함하고, 당해 직선 위에 배열한 복수의 제1 확산 영역이 상기 직선을 따라 직선 형상으로 형성된 공통의 상기 인출 전극에 의해 상기 외부 접속부에 접속되어 있는, 「H5.」에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 외부 접속부를 향해 직선 위에 배열한 복수의 제1 확산 영역으로부터 외부 접속부까지의 인출 전극의 길이를 최소로 할 수 있기 때문에, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 외부 접속부를 향해 직선 위에 배열한 복수의 제1 확산 영역에서 하나의 인출 전극을 공유할 수 있기 때문에, 다수의 제1 확산 영역을 형성해서 pn 접합 영역의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 신뢰성을 한층 향상시킬 수 있다.
H7. 상기 제1 확산 영역 및 상기 제2 확산 영역이 상기 반도체 기판의 하나의 주면에서 노출되어 있고, 상기 제1 전극 및 상기 제2 전극이 상기 주면에 있어서 상기 제1 확산 영역 및 상기 제2 확산 영역에 각각 접합되어 있는, 「H1.」 내지 「H6.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 반도체 기판의 한쪽의 표면에 제1 전극 및 제2 전극이 모두 형성되어 있으므로, 쌍방향 제너 다이오드 칩을 실장 기판 위에 표면 실장할 수 있다. 즉, 플립 칩 접속형의 쌍방향 제너 다이오드 칩을 제공할 수 있다. 이에 의해, 쌍방향 제너 다이오드 칩의 점유 공간을 작게 할 수 있다. 특히, 실장 기판 위에서의 쌍방향 제너 다이오드 칩의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있고, 고밀도 실장 및 소형화에 기여할 수 있다.
H8. 상기 복수의 제1 확산 영역이 동등한 크기로 형성되어 있는, 「H1.」 내지 「H7.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에서는, 제1 제너 다이오드를 구성하는 복수의 제너 다이오드가 거의 동등한 특성을 가지므로, 제1 제너 다이오드에 전체적으로 양호한 특성을 갖게 할 수 있다.
H9. 상기 반도체 기판의 주면을 덮는 절연막을 더 포함하고, 상기 인출 전극의 상기 접합부가 상기 절연막에 형성된 콘택트 구멍을 통해 상기 제1 확산 영역에 접합되어 있고, 상기 외부 접속부가, 상기 콘택트 구멍의 밖의 영역에서 상기 절연막 위에 배치되어 있는, 「H7.」 또는 「H8.」에 기재된 쌍방향 제너 다이오드 칩.
이 구성에 의하면, 반도체 기판 위에 절연막이 형성되어 있고, 그 절연막에 형성된 콘택트 구멍을 통해 제1 확산 영역에 인출 전극의 접합부가 접속되어 있다. 그리고, 콘택트 구멍의 밖의 영역에서 절연막 위에 외부 접속부가 배치되어 있다. 이에 의해, 제1 확산 영역과 반도체 기판의 사이의 pn 접합 영역의 바로 위를 피하여 외부 접속부를 배치할 수 있으므로, 쌍방향 제너 다이오드 칩을 실장 기판에 실장하거나, 외부 접속부에 본딩 와이어를 접속할 때에, 상기 pn 접합 영역에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, 상기 pn 접합 영역의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수하고, 따라서 신뢰성을 향상시킨 쌍방향 제너 다이오드 칩을 실현할 수 있다.
H10. 상기 제1 전극 및 상기 제2 전극의 일부를 노출시키면서 당해 제1 및 제2 전극을 덮도록 상기 반도체 기판의 주면에 형성된 보호막을 더 포함하는, 「H1.」 내지 「H9.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 제1 전극 및 제2 전극의 일부를 노출시키면서 제1 전극 및 제2 전극을 덮는 보호막이 형성되어 있으므로, 제1 전극, 제2 전극 및 pn 접합 영역으로의 수분의 침입을 억제 또는 방지할 수 있고, 게다가, 보호막에 의해, 외력에 대한 내구성을 향상시킬 수 있다.
H11. 상기 반도체 기판이 p형 반도체 기판이며, 상기 제1 확산 영역 및 상기 제2 확산 영역이 n형 확산층인, 「H1.」 내지 「H10.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에서는, 반도체 기판이 p형 반도체 기판을 포함하고 있으므로, 반도체 기판 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는, 저항률의 면내 편차가 크므로, 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이에 반해, p형 반도체 웨이퍼는, 저항률의 면내 편차가 적으므로, 에피택셜층을 형성하지 않고, 안정된 특성의 쌍방향 제너 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p형 반도체 기판을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
H12. 상기 반도체 기판의 상기 주면이, 코너부를 둥글게 한 직사각형 형상을 갖고 있는, 「H1.」 내지 「H11.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩. 이 구성에 의하면, 반도체 기판의 주면은, 코너부가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 쌍방향 제너 다이오드 칩의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 쌍방향 제너 다이오드 칩을 제공할 수 있다.
H13. 실장 기판과, 상기 실장 기판에 실장된 「H1.」 내지 「H12.」 중 어느 한 항에 기재된 쌍방향 제너 다이오드 칩을 포함하는, 회로 어셈블리. 이 구성에 의해, ESD 내량이 크고, 따라서 신뢰성이 향상된 쌍방향 제너 다이오드 칩을 사용한 회로 어셈블리를 제공할 수 있다. 따라서, 신뢰성이 높은 회로 어셈블리를 제공할 수 있다.
H14. 상기 쌍방향 제너 다이오드 칩이, 상기 실장 기판에 와이어리스 본딩(페이스 다운 본딩, 플립 칩 본딩)에 의해 접속되어 있는, 「H13.」에 기재된 회로 어셈블리. 이 구성에 의해, 실장 기판 위에서의 쌍방향 제너 다이오드 칩의 점유 공간을 작게 할 수 있기 때문에, 전자 부품의 고밀도 실장에 기여할 수 있다.
H15. 「H13.」 또는 「H14.」에 기재된 회로 어셈블리와, 상기 회로 어셈블리를 수용한 하우징을 포함하는, 전자 기기. 이 구성에 의해, ESD 내량이 크고, 따라서 신뢰성이 향상된 쌍방향 제너 다이오드 칩을 사용한 회로 어셈블리를 하우징 내에 수용한 전자 기기를 제공할 수 있다. 따라서, 신뢰성이 높은 전자 기기를 제공할 수 있다. 제9 발명의 실시 형태를, 첨부 도면을 참조하여 상세하게 설명한다.
도 158은, 제9 발명의 일 실시 형태에 따른 쌍방향 제너 다이오드 칩의 사시도이며, 도 159는 그 평면도이며, 도 160은, 도 159의 CLX-CLX선을 따른 단면도이다. 또한, 도 161은, 도 159의 CLXI-CLXI선을 따른 단면도이다. 쌍방향 제너 다이오드 칩(H1)은, p+형의 반도체 기판(H2)(예를 들어 실리콘 기판)과, 반도체 기판(H2)에 형성된 제1 제너 다이오드(HD1)와, 반도체 기판(H2)에 형성되고, 제1 제너 다이오드(HD1)에 역 직렬 접속된 제2 제너 다이오드(HD2)와, 제1 제너 다이오드(HD1)에 접속된 제1 전극(H3)과, 제2 제너 다이오드(HD2)에 접속된 제2 전극(H4)을 포함한다. 제1 제너 다이오드(HD1)는, 복수의 제너 다이오드(HD11 내지 HD14)로 구성되어 있다.
반도체 기판(H2)은, 한 쌍의 주면(H2a, H2b)과, 그 한 쌍의 주면(H2a, H2b)과 직교하는 복수의 측면(H2c)을 포함하고, 상기한 쌍의 주면(H2a, H2b) 중 한쪽(주면(H2a))이 소자 형성면으로 되어 있다. 이하, 이 주면(H2a)을 「소자 형성면(H2a)」이라고 한다. 소자 형성면(H2a)은, 평면에서 보아 직사각형으로 형성되어 있고, 예를 들어 길이 방향의 길이(L)가 0.4mm 정도, 짧은 방향의 길이(W)가 0.2mm 정도이어도 된다. 또한, 쌍방향 제너 다이오드 칩(H1)의 전체의 두께(T)는 0.1mm 정도이어도 된다. 소자 형성면(H2a)의 양단부에, 제1 전극(H3)의 외부 접속 전극(H3B)과, 제2 전극(H4)의 외부 접속 전극(H4B)이 배치되어 있다. 이들 외부 접속 전극(H3B, H4B)의 사이의 소자 형성면(H2a)에, 다이오드 형성 영역(H7)이 설치되어 있다. 다이오드 형성 영역(H7)은, 이 실시 형태에서는, 직사각형으로 형성되어 있다.
반도체 기판(H2)은, 4개의 측면(H2c) 중 서로 인접하는 한 쌍의 측면의 교차부에 대응하는 네 코너에 4개의 코너부(H9)를 갖고 있다. 이 4개의 코너부(H9)는, 이 실시 형태에서는, 라운드 형상으로 정형되어 있다. 코너부(H9)는, 소자 형성면(H2a)의 법선 방향에서 본 평면에서 보아, 외측으로 볼록한 매끄러운 만곡면을 이루고 있다. 이에 의해, 쌍방향 제너 다이오드 칩(H1)의 제조 공정이나 실장 시에 있어서의 칩핑을 억제할 수 있는 구조로 되어 있다.
도 162는, 제1 전극(H3) 및 제2 전극(H4) 및 그 위에 형성된 구성을 제외하고, 반도체 기판(H2)의 표면(소자 형성면(H2a))의 구조를 도시하는 평면도이다. p+형의 반도체 기판(H2)의 표층 영역에는, 반도체 기판(H2)과의 사이에 각각 pn 접합 영역(H11)을 형성하는 복수의 제1 n+형 확산 영역(이하, 「제1 확산 영역(H10)」이라고 함)이 형성되어 있다. 이 실시 형태에서는, 제1 확산 영역(H10)은 4개 형성되어 있고, 반도체 기판(H2)의 길이 방향 및 짧은 방향을 따라, 매트릭스 형상으로 등간격으로 2차원 배열되어 있다.
각 제1 확산 영역(H10)과 p+형의 반도체 기판(H2)에서의 제1 확산 영역(H10)의 근방부에 의해, 4개의 제너 다이오드(HD11 내지 HD14)가 구성되고, 이들 4개의 제너 다이오드(HD11 내지 HD14)에 의해 제1 제너 다이오드(HD1)가 구성되어 있다. 제1 확산 영역(H10)은 제너 다이오드(HD11 내지 HD14)마다 분리되어 있다. 이에 의해, 제너 다이오드(HD11 내지 HD14)는, 제너 다이오드마다 분리된 pn 접합 영역(H11)을 각각 갖고 있다.
제1 확산 영역(H10)은, 이 실시 형태에서는 동등한 크기 및 동등한 형상으로 형성되어 있다. 구체적으로는, 제1 확산 영역(H10)은, 다각형 형상으로 형성되어 있다. 이 실시 형태에서는, 제1 확산 영역(H10)은, 정팔각형으로 형성되어 있고, 소자 형성면(H2a)의 4변을 각각 따르는 4개의 변과, 그것들의 4변의 각 인접하는 2변을 연결하는 다른 4개의 변을 갖고 있다.
반도체 기판(H2)의 표층 영역에는, 반도체 기판(H2)과의 사이에 pn 접합 영역(H13)을 형성하는 제2 n+형 확산 영역(이하, 「제2 확산 영역(H12)」이라고 함)이 제1 확산 영역(H10)으로부터 소정의 간격을 두고 분리된 상태로 형성되어 있다. 제2 확산 영역(H12)은, 다이오드 형성 영역(H7) 내에서, 제1 확산 영역(H10)을 피한 패턴으로 형성되어 있다. 구체적으로는, 제2 확산 영역(H12)은, 제1 확산 영역(H10)의 주연으로부터 간격을 두고, 복수의 제1 확산 영역(H10)을 둘러싸도록 형성되어 있다. 보다 구체적으로는, 제2 확산 영역(H12)은, 제1 확산 영역(H10)의 외주연의 형상에 정합하는 테두리부를 갖고 있다. 제2 확산 영역(H12)과 p+형의 반도체 기판(H2)에서의 제2 확산 영역(H12)의 근방부에 의해 제2 제너 다이오드(HD2)가 구성되어 있다.
도 160 및 도 161에 나타내고 있는 바와 같이, 반도체 기판(H2)의 소자 형성면(H2a)에는, 산화막 등을 포함하는 절연막(H15)(도 159에서는 도시 생략)이 형성되어 있다. 절연막(H15)에는, 복수의 제1 확산 영역(H10)의 표면을 각각 노출시키는 복수의 제1 콘택트 구멍(H16)과, 제2 확산 영역(H12)의 표면을 노출시키는 제2 콘택트 구멍(H17)이 형성되어 있다. 절연막(H15)의 표면에는, 제1 전극(H3) 및 제2 전극(H4)이 형성되어 있다. 제1 전극(H3)은, 절연막(H15)의 표면에 형성된 제1 전극막(H3A)과, 제1 전극막(H3A)에 접합된 제1 외부 접속 전극(H3B)을 포함한다. 제1 전극막(H3A)은, 복수의 제너 다이오드(HD11, HD13)에 대응한 복수의 제1 확산 영역(H10)에 접속된 인출 전극(HL1)과, 복수의 제너 다이오드(HD12, HD14)에 대응한 복수의 제1 확산 영역(H10)에 접속된 인출 전극(HL2)과, 인출 전극(HL1, HL2)(제1 인출 전극)과 일체적으로 형성된 제1 패드(H5)를 갖고 있다. 제1 패드(H5)는, 소자 형성면(H2a)의 일단부에 직사각형으로 형성되어 있다. 이 제1 패드(H5)에 제1 외부 접속 전극(H3B)이 접속되어 있다. 이와 같이 하여, 제1 외부 접속 전극(H3B)은, 인출 전극(HL1, HL2)에 공통으로 접속되어 있다. 제1 패드(H5) 및 제1 외부 접속 전극(H3B)은, 제1 전극(H3)의 외부 접속부를 구성하고 있다.
제2 전극(H4)은, 절연막(H15)의 표면에 형성된 제2 전극막(H4A)과, 제2 전극막(H4A)에 접합된 제2 외부 접속 전극(H4B)을 포함한다. 제2 전극막(H4A)은, 제2 확산 영역(H12)에 접속되어 있고, 소자 형성면(H2a)의 일단부 부근에 제2 패드(H6)를 갖고 있다. 제2 패드(H6)는, 제2 전극막(H4A)에 있어서 소자 형성면(H2a)의 일단부에 배치된 영역을 포함한다. 이 제2 패드(H6)에 제2 외부 접속 전극(H4B)이 접속되어 있다. 제2 패드(H6) 및 제2 외부 접속 전극(H4B)은, 제2 전극(H4)의 외부 접속부를 구성하고 있다. 제2 전극막(H4A)에 있어서, 제2 패드(H6) 이외의 영역은, 제2 콘택트 구멍(H17)으로부터 인출된 제2 인출 전극이다.
인출 전극(HL1)은, 절연막(H15)의 표면으로부터 제너 다이오드(HD11, HD13)의 제1 콘택트 구멍(H16) 내에 인입하여, 각 제1 콘택트 구멍(H16) 내에서 제너 다이오드(HD11, HD13)의 각 제1 확산 영역(H10)에 오믹 접촉하고 있다. 인출 전극(HL1)에 있어서, 제1 콘택트 구멍(H16) 내에서 제너 다이오드(HD11, HD13)의 각 제1 확산 영역(H10)에 접합되어 있는 부분은, 접합부(HC1, HC3)를 구성하고 있다. 마찬가지로, 인출 전극(HL2)은, 절연막(H15)의 표면으로부터 제너 다이오드(HD12, HD14)의 제1 콘택트 구멍(H16) 내에 인입하여, 각 제1 콘택트 구멍(H16) 내에서 제너 다이오드(HD12, HD14)의 각 제1 확산 영역(H10)에 오믹 접촉하고 있다. 인출 전극(HL2)에 있어서, 제1 콘택트 구멍(H16) 내에서 제너 다이오드(HD12, HD14)의 각 제1 확산 영역(H10)에 접속되어 있는 부분은, 접합부(HC2, HC4)를 구성하고 있다. 제2 전극막(H4A)은, 절연막(H15)의 표면으로부터 제2 콘택트 구멍(H17)의 내측에 연장되어 있어, 제2 콘택트 구멍(H17) 내에서 제2 확산 영역(H12)에 오믹 접촉하고 있다. 제1 전극막(H3A) 및 제2 전극막(H4A)은, 이 실시 형태에서는, 동일한 재료를 포함하고 있다. 전극막으로서는, 이 실시 형태에서는, Al막이 사용되고 있다.
제1 전극막(H3A)과 제2 전극막(H4A)의 사이는, 슬릿(H18)에 의해 분리되어 있다. 인출 전극(HL1)은, 제너 다이오드(HD11)의 제1 확산 영역(H10)으로부터 제너 다이오드(HD13)의 제1 확산 영역(H10)을 지나 제1 패드(H5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 마찬가지로, 인출 전극(HL2)은, 제너 다이오드(HD12)의 제1 확산 영역(H10)으로부터 제너 다이오드(HD14)의 제1 확산 영역(H10)을 지나 제1 패드(H5)에 이르는 직선을 따라 직선 형상으로 형성되어 있다. 인출 전극(HL1, HL2)은, 제1 확산 영역(H10)으로부터 제1 패드(H5)까지 사이의 도처에서 균일한 폭(W1, W2)을 각각 갖고 있으며, 그러한 폭(W1, W2)은, 접합부(HC1, HC2, HC3, HC4)의 폭보다 넓다. 접합부(HC1 내지 HC4)의 폭은, 인출 전극(HL1, HL2)의 인출 방향에 직교하는 방향의 길이에 의해 정의된다. 인출 전극(HL1, HL2)의 선단부는, 제1 확산 영역(H10)의 평면 형상과 정합하도록 정형되어 있다. 인출 전극(HL1, HL2)의 기단부는, 제1 패드(H5)에 접속되어 있다. 슬릿(H18)은, 인출 전극(HL1, HL2)를 테 두르는 것처럼 형성되어 있다. 한편, 제2 전극막(H4A)은, 거의 일정한 폭의 슬릿(H18)에 대응한 간격을 두고, 제1 전극막(H3A)을 둘러싸도록, 절연막(H15)의 표면에 형성되어 있다. 제2 전극막(H4A)은, 소자 형성면(H2a)의 길이 방향을 따라서 연장되는 빗살 모양 부분과, 직사각형 영역을 포함하는 제2 패드(H6)를 일체적으로 갖고 있다.
제1 전극막(H3A) 및 제2 전극막(H4A)은, 예를 들어 질화막을 포함하는 패시베이션막(H20)(도 159에서는 도시 생략)에 의해 덮여 있고, 또한 패시베이션막(H20)의 위에는 폴리이미드 등의 수지막(H21)이 형성되어 있다. 패시베이션막(H20) 및 수지막(H21)을 관통하도록, 제1 패드(H5)를 노출시키는 패드 개구(H22)와, 제2 패드(H6)를 노출시키는 패드 개구(H23)가 형성되어 있다. 패드 개구(H22, H23)에 외부 접속 전극(H3B, H4B)이 각각 매립되어 있다. 패시베이션막(H20) 및 수지막(H21)은, 보호막을 구성하고 있어, 제1 인출 전극(HL1, HL2), 제2 인출 전극 및 pn 접합 영역(H11, H13)으로의 수분의 침입을 억제 또는 방지함과 함께, 외부로부터의 충격 등을 흡수하여, 쌍방향 제너 다이오드 칩(H1)의 내구성의 향상에 기여하고 있다.
외부 접속 전극(H3B, H4B)은, 수지막(H21)의 표면보다 낮은 위치(반도체 기판(H2)에 가까운 위치)에 표면을 가져도 되고, 수지막(H21)의 표면으로부터 돌출되어 있어, 수지막(H21)보다 높은 위치(반도체 기판(H2)으로부터 먼 위치)에 표면을 가져도 된다. 도 160에는, 외부 접속 전극(H3B, H4B)이 수지막(H21)의 표면으로부터 돌출되어 있는 예를 나타낸다. 외부 접속 전극(H3B, H4B)은, 예를 들어 전극막(H3A, H4A)이 접하는 Ni막과, 그 위에 형성된 Pd막과, 그 위에 형성된 Au막을 갖는 Ni/Pd/Au 적층막을 포함하고 있어도 된다. 이러한 적층막은, 도금법에 의해 형성할 수 있다.
제1 제너 다이오드(HD1)를 구성하는 복수의 제너 다이오드(HD11 내지 HD14)의 제1 확산 영역(H10)은, 제1 전극(H3)에 공통으로 접속되어 있음과 함께, 제너 다이오드(HD11 내지 HD14)의 공통의 p형 영역인 p+형의 반도체 기판(H2)에 접속되어 있다. 한편, 제2 제너 다이오드(HD2)의 제2 확산 영역(H12)은, 제2 전극(H4)에 접속되어 있음과 함께, 제2 제너 다이오드(HD2)의 p형 영역인 p+형의 반도체 기판(H2)에 접속되어 있다. 이에 의해, 제1 제너 다이오드(HD1)를 구성하는 복수의 제너 다이오드(HD11 내지 HD14)는 병렬로 접속되어 있고, 또한 이들 병렬 회로에 제2 제너 다이오드(HD2)가 역 직렬 접속되어 있다. 그리고, 제1 제너 다이오드(HD1)와 제2 제너 다이오드(HD2)의 역 직렬 회로에 의해, 쌍방향 제너 다이오드가 구성되어 있다.
도 163은, 쌍방향 제너 다이오드 칩(H1)의 내부의 전기적 구조를 나타내는 전기 회로도이다. 제1 제너 다이오드(HD1)을 구성하는 복수의 제너 다이오드(HD11 내지 HD14)의 캐소드는 제1 전극(H3)에 공통 접속되고, 그러한 애노드는 제2 제너 다이오드(HD2)의 애노드에 공통 접속되어 있다. 즉, 제너 다이오드(HD11 내지 HD14)는, 모두 병렬로 접속되어 있다. 그리고, 제2 제너 다이오드(HD2)의 캐소드는, 제2 전극(H4)에 접속되어 있다. 이에 의해, 전체적으로 1개의 쌍방향 제너 다이오드로서 기능한다.
이 실시 형태의 구성에 의하면, 쌍방향 제너 다이오드 칩(H1)은, 제1 제너 다이오드(HD1)와 제2 제너 다이오드(HD2)를 갖고 있다. 제1 제너 다이오드(HD1)는, 복수의 제너 다이오드(HD11 내지 HD14)(제1 확산 영역(H10))를 갖고 있으며, 각 제너 다이오드(HD11 내지 HD14)가 pn 접합 영역(H11)을 갖고 있다. pn 접합 영역(H11)은, 제너 다이오드(HD11 내지 HD14)마다 분리되어 있다. 그로 인해, 쌍방향 제너 다이오드 칩(H1)은, 제1 제너 다이오드(HD1)의 pn 접합 영역(H11)의 주위 길이, 즉, 반도체 기판(H2)에서의 제1 확산 영역(H10)의 주위 길이의 합계(총 연장)가 길어진다. 이에 의해, pn 접합 영역(H11)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, 제1 제너 다이오드(HD1)의 ESD 내량의 향상을 도모할 수 있다. 즉, 쌍방향 제너 다이오드 칩(H1)을 소형으로 형성하는 경우에도, 제1 제너 다이오드(HD1)의 pn 접합 영역(H11)의 총 주위 길이를 크게 할 수 있기 때문에, 쌍방향 제너 다이오드 칩(H1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
한편, 제2 제너 다이오드(HD2)는, 제1 확산 영역(H10)으로부터 소정의 간격을 두고 분리된 상태에서 반도체 기판(H2)의 표층 영역에 형성된 제2 확산 영역(H12)을 갖고 있으며, pn 접합 영역(H13)을 갖고 있다. 제2 확산 영역(H12)은, 복수의 제1 확산 영역(H10)을 둘러싸도록 형성되어 있고, 그 형상이 제1 확산 영역(H10)의 외주연과 정합하고 있으므로, 제2 제너 다이오드(HD2)의 pn 접합 영역(H13)의 주위 길이도 길어진다. 이에 의해, pn 접합 영역(H13)의 근방에서의 전계의 집중을 피하고, 그 분산을 도모할 수 있으므로, 제2 제너 다이오드(HD2)의 ESD 내량의 향상을 도모할 수 있다. 즉, 쌍방향 제너 다이오드 칩(H1)을 소형으로 형성하는 경우에도, 제2 제너 다이오드(HD2)의 pn 접합 영역(H13)의 주위 길이를 크게 할 수 있기 때문에, 쌍방향 제너 다이오드 칩(H1)의 소형화와 ESD 내량의 확보를 양립할 수 있다.
또한, 제2 제너 다이오드(HD2)의 pn 접합 영역(H13)의 주위 길이를 더 길게 하기 위해서, 평면에서 보아, 제2 확산 영역(H12)의 주연(도 162 참조) 중 제1 확산 영역(H10)에 대향하는 부분 이외의, 소자 형성면(H2a)의 4변을 따르는 부분을 요철 형상으로 형성해도 된다. 도 164는, 동일 면적의 반도체 기판 위에 형성하는 제1 확산 영역의 크기 및/또는 개수를 다양하게 설정하여, 제1 제너 다이오드의 pn 접합 영역의 주위 길이의 합계(총 연장)를 상이하게 한 복수의 샘플에 대해 ESD 내량을 측정한 실험 결과를 나타낸다. 이 실험 결과로부터, 제1 제너 다이오드(HD1)의 pn 접합 영역(H11)의 주위 길이가 길어질수록, 제1 제너 다이오드(HD1)의 ESD 내량이 커지는 것을 알 수 있다. 4개 이상의 제1 확산 영역(H10)을 반도체 기판 위에 형성한 경우에, 8kV를 초과하는 ESD 내량을 실현할 수 있었다.
또한, 이 실시 형태에서는, 인출 전극(HL1, HL2)의 폭(W1, W2)이, 접합부(HC1 내지 HC4)로부터 제1 패드(H5)까지의 사이의 도처에서, 접합부(HC1 내지 HC4)의 폭보다 넓다. 이에 의해, 허용 전류량을 크게 취할 수 있고, 일렉트로 마이그레이션을 저감하여, 대전류에 대한 신뢰성을 향상시킬 수 있다. 즉, 소형으로 ESD 내량이 크고, 게다가 대전류에 대한 신뢰성도 확보한 쌍방향 제너 다이오드 칩을 제공할 수 있다.
또한, 이 실시 형태에서는, 제1 패드(H5)를 향한 직선 위에 배열한 복수의 제너 다이오드(HD11, HD13; HD12, HD14)가 직선 형상의 공통의 인출 전극(HL1, HL2)에 의해, 제1 패드(H5)에 접속되어 있다. 이에 의해, 제너 다이오드(HD11 내지 HD14)로부터 제1 패드(H5)까지의 인출 전극의 길이를 최소로 할 수 있기 때문에, 일렉트로 마이그레이션을 한층 효과적으로 저감할 수 있다. 또한, 복수의 제너 다이오드(HD11, HD13; HD12, HD14)에서 하나의 인출 전극(HL1; HL2)을 공유할 수 있기 때문에, 다수의 제너 다이오드(HD11 내지 HD14)를 형성하여 제1 제너 다이오드(HD1)의 pn 접합 영역(H11)의 주위 길이의 증가를 도모하면서, 선 폭이 넓은 인출 전극을 반도체 기판(H2) 위에 레이아웃할 수 있다. 이에 의해, ESD 내량의 더욱 향상과 일렉트로 마이그레이션의 저감을 양립하여, 신뢰성을 한층 향상시킬 수 있다.
또한, 인출 전극(HL1, HL2)의 단부가 제1 확산 영역(H10)의 형상(다각형)에 정합하도록 부분 다각형 형상으로 되어 있으므로, 인출 전극(HL1, HL2)의 점유 면적을 작게 하면서, 제1 확산 영역(H10)과 접속할 수 있다. 또한, 반도체 기판(H2)의 한쪽의 표면인 소자 형성면(H2a)에 제1 전극(H3)측 및 제2 전극(H4)측의 외부 접속 전극(H3B, H4B)이 모두 형성되어 있다. 따라서, 도 165에 도시한 바와 같이, 소자 형성면(H2a)을 실장 기판(H25)에 대향시켜서, 외부 접속 전극(H3B, H4B)을 땜납(H26)에 의해 실장 기판(H25) 위에 접합함으로써, 쌍방향 제너 다이오드 칩(H1)을 실장 기판(H25) 위에 표면 실장한 회로 어셈블리를 구성할 수 있다. 즉, 플립 칩 접속형의 쌍방향 제너 다이오드 칩(H1)을 제공할 수 있고, 소자 형성면(H2a)을 실장 기판(H25)의 실장면에 대향시킨 페이스 다운 접합에 의해, 와이어리스 본딩에 의해 쌍방향 제너 다이오드 칩(H1)을 실장 기판(H25)에 접속할 수 있다. 이에 의해, 실장 기판(H25) 위에서의 쌍방향 제너 다이오드 칩(H1)의 점유 공간을 작게 할 수 있다. 특히, 실장 기판(H25) 위에서의 쌍방향 제너 다이오드 칩(H1)의 높이 소형화를 실현할 수 있다. 이에 의해, 소형 전자 기기 등의 하우징 내의 공간을 유효하게 이용할 수 있어, 고밀도 실장 및 소형화에 기여할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(H2) 위에 절연막(H15)이 형성되어 있고, 그 절연막(H15)에 형성된 제1 콘택트 구멍(H16)을 통해 제너 다이오드(HD11 내지 HD14)의 제1 확산 영역(H10)에 인출 전극(HL1, HL2)의 접합부(HC1 내지 HC4)가 접속되어 있다. 그리고, 제1 콘택트 구멍(H16)의 밖의 영역에서 절연막(H15) 위에 제1 패드(H5)가 배치되어 있다. 즉, 제1 제너 다이오드(HD1)의 pn 접합 영역(H11)의 바로 위로부터 이격된 위치에 제1 패드(H5)가 설치되어 있다. 또한, 절연막(H15)에 형성된 제2 콘택트 구멍(H17)을 통해 제2 제너 다이오드(HD2)의 제2 확산 영역(H12)에 제2 전극막(H4A)이 접속되어 있다. 그리고, 제2 콘택트 구멍(H17)의 밖의 영역에서 절연막(H15) 위에 제2 패드(H6)가 배치되어 있다. 제2 패드(H6)도 또한, 제2 제너 다이오드(HD2)의 pn 접합 영역(H13)의 바로 위로부터 이격된 위치에 있다. 이에 의해, 쌍방향 제너 다이오드 칩(H1)을 실장 기판(H25)에 실장할 때에, pn 접합 영역(H11, H13)에 큰 충격이 가해지는 것을 피할 수 있다. 그에 의해, pn 접합 영역(H11, H13)의 파괴를 피할 수 있으므로, 외력에 대한 내구성이 우수한 쌍방향 제너 다이오드 칩을 실현할 수 있다. 또한, 외부 접속 전극(H3B, H4B)을 설치하지 않고, 제1 패드(H5) 및 제2 패드(H6)를 각각 제1 전극(H3)의 외부 접속부 및 제2 전극(H4)의 외부 접속부로 하고, 이들의 제1 패드(H5) 및 제2 패드(H6)에 본딩 와이어를 접속하는 구성을 취할 수도 있다. 이 경우에도, 와이어 본딩시의 충격에 의해 pn 접합 영역(H11, H13)이 파괴되는 것을 피할 수 있다.
또한, 이 실시 형태에서는, 반도체 기판(H2)은, 코너부(H9)가 라운딩된 직사각형 형상을 갖고 있다. 그에 의해, 쌍방향 제너 다이오드 칩(H1)의 코너부의 절결(칩핑)을 억제 또는 방지할 수 있으므로, 외관 불량이 적은 쌍방향 제너 다이오드 칩(H1)을 제공할 수 있다. 도 166은, 쌍방향 제너 다이오드 칩(H1)의 제조 공정의 일례를 설명하기 위한 공정도다. 또한, 도 167a 및 도 167b는, 도 166의 제조 공정 도중의 구성을 도시하는 단면도이며, 도 160에 대응하는 절단면을 나타낸다. 도 168은, 반도체 기판(H2)의 원 기판으로서의 p+형 반도체 웨이퍼(HW)의 평면도이며, 일부의 영역을 확대하여 나타내고 있다.
우선, 반도체 기판(H2)의 원 기판으로서의 p+형 반도체 웨이퍼(HW)가 준비된다. 반도체 웨이퍼(HW)의 표면은 소자 형성면(HWa)이며, 반도체 기판(H2)의 소자 형성면(H2a)에 대응하고 있다. 소자 형성면(HWa)에는, 복수의 쌍방향 제너 다이오드 칩(H1)에 대응한 복수의 쌍방향 제너 다이오드 칩 영역(H1a)이, 매트릭스 형상으로 배열되어 설정되어 있다. 인접하는 쌍방향 제너 다이오드 칩 영역(H1a)의 사이에는, 경계 영역(H80)이 형성되어 있다. 경계 영역(H80)은, 거의 일정한 폭을 갖는 띠 형상의 영역이며, 직교하는 2 방향으로 연장되어 격자 형상으로 형성되어 있다. 반도체 웨이퍼(HW)에 대하여 필요한 공정을 행한 후에, 경계 영역(H80)을 따라 반도체 웨이퍼(HW)를 분리함으로써, 복수의 쌍방향 제너 다이오드 칩(H1)이 얻어진다.
반도체 웨이퍼(HW)에 대하여 실행되는 공정의 일례는 다음과 같다. 우선, p+형 반도체 웨이퍼(HW)의 소자 형성면(HWa)에, 열산화막이나 CVD 산화막 등의 절연막(H15)(예를 들어 8000Å 내지 8600Å의 두께)이 형성되고(HS1), 그 위에 레지스트 마스크가 형성된다(HS2). 이 레지스트 마스크를 사용한 에칭에 의해, 제1 확산 영역(H10) 및 제2 확산 영역(H12)에 대응하는 개구가 절연막(H15)에 형성된다(HS3). 또한, 레지스트 마스크를 박리한 후에, 절연막(H15)에 형성된 개구로부터 노출되는 반도체 웨이퍼(HW)의 표층부에 n형 불순물이 도입된다(HS4). n형 불순물의 도입은, n형 불순물로서의 인을 표면에 퇴적시키는 공정(소위 인 데포)에 의해 행해져도 되고, n형 불순물 이온(예를 들어 인 이온)의 주입에 의해 행해져도 된다. 인 데포란, 반도체 웨이퍼(HW)를 확산로 내에 반입하여, 확산로 내에서 POCl3 가스를 흘려서 행하는 열처리에 의해, 절연막(H15)의 개구 내에서 노출되는 반도체 웨이퍼(HW)의 표면에 인을 퇴적시키는 처리이다. 필요에 따라 절연막(H15)을 후막화(예를 들어 CVD 산화막 형성에 의해 1200Å 정도 후막화)한 후(HS5), 반도체 웨이퍼(HW)에 도입된 불순물 이온을 활성화하기 위한 열처리(드라이브)가 행해진다(HS6). 이에 의해, 반도체 웨이퍼(HW)의 표층부에 제1 확산 영역(H10) 및 제2 확산 영역(H12)이 형성된다.
계속해서, 콘택트 구멍(H16, H17)에 정합하는 개구를 갖는 또 다른 레지스트 마스크가 절연막(H15)의 위에 형성된다(HS7). 이 레지스트 마스크를 통한 에칭에 의해, 절연막(H15)에 콘택트 구멍(H16, H17)이 형성된다(HS8). 그 후, 레지스트 마스크가 박리된다. 계속해서, 예를 들어 스퍼터링에 의해, 제1 전극(H3) 및 제2 전극(H4)을 구성하는 전극막이 절연막(H15) 위에 형성된다(HS9). 이 실시 형태에서는, Al를 포함하는 전극막(예를 들어 두께 10000Å)이 형성된다. 그리고, 이 전극막 위에, 슬릿(H18)에 대응하는 개구 패턴을 갖는 다른 레지스트 마스크가 형성되어(HS10), 이 레지스트 마스크를 통한 에칭(예를 들어 반응성 이온 에칭)에 의해, 전극막에 슬릿(H18)이 형성된다(HS11). 슬릿(H18)의 폭은, 3㎛ 정도이어도 된다. 이에 의해, 상기 전극막이, 제1 전극막(H3A) 및 제2 전극막(H4A)으로 분리된다.
계속해서, 레지스트막을 박리한 후, 예를 들어 CVD법에 의해 질화막 등의 패시베이션막(H20)이 형성되고(HS12), 또한 폴리이미드 등을 도포함으로써 수지막(H21)이 형성된다(HS13). 예를 들어, 감광성을 부여한 폴리이미드가 도포되고, 패드 개구(H22, H23)에 대응하는 패턴으로 노광한 후, 그 폴리이미드막이 현상된다(스텝HS14). 이에 의해, 패드 개구(H22, H23)에 대응한 개구를 갖는 수지막(H21)이 형성된다. 그 후, 필요에 따라, 수지막을 큐어하기 위한 열처리가 행해진다(HS15). 그리고, 수지막(H21)을 마스크로 한 건식 에칭(예를 들어 반응성 이온 에칭)에 의해, 패시베이션막(H20)에 패드 개구(H22, H23)가 형성된다(HS16). 그 후, 패드 개구(H22, H23) 내에 외부 접속 전극(H3B, H4B)이 형성된다(HS17). 외부 접속 전극(H3B, H4B)의 형성은, 도금(바람직하게는 무전해 도금)에 의해 행할 수 있다.
계속해서, 경계 영역(H80)(도 168 참조)에 정합하는 격자 형상의 개구를 갖는 레지스트 마스크(H83)(도 167a 참조)가 형성된다(HS18). 이 레지스트 마스크(H83)를 통해 플라즈마 에칭이 행해지고, 그에 의해, 도 167a에 도시한 바와 같이, 반도체 웨이퍼(HW)가 그 소자 형성면(HWa)으로부터 소정의 깊이까지 에칭된다. 이에 의해, 경계 영역(H80)을 따라, 절단용의 홈(H81)이 형성된다(HS19). 레지스트 마스크(H83)가 박리된 후, 도 167b에 도시한 바와 같이, 반도체 웨이퍼(HW)가 이면(HWb)으로부터, 홈(H81)의 저부에 도달할 때까지 연삭된다(HS20). 이에 의해, 복수의 쌍방향 제너 다이오드 칩 영역(H1a)이 개편화되어, 상술한 구조의 쌍방향 제너 다이오드 칩(H1)을 얻을 수 있다.
경계 영역(H80)에 홈(H81)을 형성하기 위한 레지스트 마스크(H83)는, 도 168에 도시한 바와 같이, 쌍방향 제너 다이오드 칩 영역(H1a)의 네 코너에 접하는 위치에, 쌍방향 제너 다이오드 칩 영역(H1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부(H84)를 갖고 있다. 라운드 형상부(H84)는, 쌍방향 제너 다이오드 칩 영역(H1a)의 인접하는 2개의 변을 매끄러운 곡선으로 접속하도록 형성되어 있다. 따라서, 이 레지스트 마스크(H83)를 마스크로 하여 행하는 플라즈마 에칭에 의해 홈(H81)을 형성하면, 홈(H81)은, 쌍방향 제너 다이오드 칩 영역(H1a)의 네 코너에 접하는 위치에, 쌍방향 제너 다이오드 칩 영역(H1a)의 외측으로 볼록한 만곡 형상의 라운드 형상부를 갖게 된다. 따라서, 쌍방향 제너 다이오드 칩 영역(H1a)을 반도체 웨이퍼(HW)로부터 잘라내기 위한 홈(H81)을 형성하는 공정에서, 동시에, 쌍방향 제너 다이오드 칩(H1)의 네 코너의 코너부(H9)를 라운드 형상으로 정형할 수 있다. 즉, 전용의 공정을 추가하지 않고, 코너부(H9)를 라운드 형상으로 가공할 수 있다.
이 실시 형태에서는, 반도체 기판(H2)이 p형 반도체를 포함하고 있으므로, 반도체 기판(H2) 위에 에피택셜층을 형성하지 않아도, 안정된 특성을 실현할 수 있다. 즉, n형의 반도체 웨이퍼는 저항률의 면내 편차가 크므로, n형 반도체 웨이퍼를 사용할 때에는, 그 표면에 저항률의 면내 편차가 적은 에피택셜층을 형성하고, 이 에피택셜층에 불순물 확산층을 형성해서 pn 접합을 형성할 필요가 있다. 이것은, n형 불순물의 편석 계수가 작기 때문에, 반도체 웨이퍼의 모체가 되는 잉곳(예를 들어 실리콘 잉곳)을 형성할 때에, 웨이퍼의 중심부와 주연부에서 저항률의 차가 커지기 때문이다. 이에 반해, p형 불순물의 편석 계수는 비교적 크므로, p형 반도체 웨이퍼는 저항률의 면내 편차가 적다. 따라서, p형 반도체 웨이퍼를 사용함으로써, 에피택셜층을 형성하지 않고, 안정된 특성의 쌍방향 제너 다이오드를 웨이퍼의 어느 부위로부터든 잘라낼 수 있다. 따라서, p+형 반도체 기판(H2)을 사용함으로써, 제조 공정을 간단하게 할 수 있고, 또한 제조 비용을 저감할 수 있다.
도 169는, 쌍방향 제너 다이오드 칩이 사용되는 전자 기기의 일례인 스마트폰의 외관을 도시하는 사시도이다. 스마트폰(H201)은, 편평한 직육면체 형상의 하우징(H202)의 내부에 전자 부품을 수납하여 구성되어 있다. 하우징(H202)은 표측 및 이측에 직사각 형상의 한 쌍의 주면을 갖고 있으며, 그 한 쌍의 주면이 4개의 측면에서 결합되어 있다. 하우징(H202)의 하나의 주면에는, 액정 패널이나 유기 EL 패널 등으로 구성된 표시 패널(H203)의 표시면이 노출되어 있다. 표시 패널(H203)의 표시면은, 터치 패널을 구성하고 있어, 사용자에 대한 입력 인터페이스를 제공하고 있다.
표시 패널(H203)은, 하우징(H202)의 하나의 주면의 대부분을 차지하는 직사각형 형상으로 형성되어 있다. 표시 패널(H203)의 하나의 짧은 변을 따르도록, 조작 버튼(H204)이 배치되어 있다. 이 실시 형태에서는, 복수(3개)의 조작 버튼(H204)이 표시 패널(H203)의 짧은 변을 따라 배열되어 있다. 사용자는, 조작 버튼(H204) 및 터치 패널을 조작함으로써, 스마트폰(H201)에 대한 조작을 행하여, 필요한 기능을 호출해서 실행시킬 수 있다.
표시 패널(H203)의 다른 하나의 짧은 변의 근방에는, 스피커(H205)가 배치되어 있다. 스피커(H205)는, 전화 기능을 위한 수화구를 제공함과 함께, 음악 데이터 등을 재생하기 위한 음향화 유닛으로서도 사용된다. 한편, 조작 버튼(H204)의 가까이에는, 하우징(H202)의 하나의 측면에 마이크로폰(H206)이 배치되어 있다. 마이크로폰(H206)은, 전화 기능을 위한 송화구를 제공하는 것 이외에, 녹음용의 마이크로폰으로서 사용할 수도 있다.
도 170은, 하우징(H202)의 내부에 수용된 전자 회로 어셈블리(H210)의 구성을 나타내는 도해적인 평면도이다. 전자 회로 어셈블리(H210)는, 배선 기판(H211)과, 배선 기판(H211)의 실장면에 실장된 회로 부품을 포함한다. 복수의 회로 부품은, 복수의 집적 회로 소자(IC)(H212-H220)와, 복수의 칩 부품을 포함한다. 복수의 IC는, 전송 처리 IC(H212), 원 세그 TV 수신 IC(H213), GPS 수신 IC(H214), FM 튜너 IC(H215), 전원 IC(H216), 플래시 메모리(H217), 마이크로컴퓨터(H218), 전원 IC(H219) 및 기저 대역 IC(H220)를 포함한다. 복수의 칩 부품은, 칩 인덕터(H221, H225, H235), 칩 저항기(H222, H224, H233), 칩 캐패시터(H227, H230, H234), 칩 다이오드(H228, H231) 및 쌍방향 제너 다이오드 칩(H241 내지 H248)을 포함한다. 이들 칩 부품은, 예를 들어 플립 칩 접합에 의해 배선 기판(H211)의 실장면 위에 실장되어 있다.
쌍방향 제너 다이오드 칩(H241 내지 H248)은, 원 세그 TV 수신 IC(H213), GPS 수신 IC(H214), FM 튜너 IC(H215), 전원 IC(H216), 플래시 메모리(H217), 마이크로컴퓨터(H218), 전원 IC(H219) 및 기저 대역 IC(H220)로의 신호 입력 라인에서의 플러스 마이너스의 서지 흡수 등을 행하기 위해 설치되어 있다. 쌍방향 제너 다이오드 칩(H241 내지 H248)에는, 상술한 실시 형태에 따른 쌍방향 제너 다이오드 칩을 적용할 수 있다.
전송 처리 IC(H212)는, 표시 패널(H203)에 대한 표시 제어 신호를 생성하고, 또한 표시 패널(H203)의 표면의 터치 패널로부터의 입력 신호를 수신하기 위한 전자 회로를 내장하고 있다. 표시 패널(H203)과의 접속을 위해서, 전송 처리 IC(H212)에는, 플렉시블 배선(H209)이 접속되어 있다. 원 세그 TV 수신 IC(H213)는, 원 세그 방송(휴대 기기를 수신 대상으로 하는 지상 디지털 텔레비전 방송)의 전파를 수신하기 위한 수신기를 구성하는 전자 회로를 내장하고 있다. 원 세그 TV 수신 IC(H213)의 근방에는, 복수의 칩 인덕터(H221)와, 복수의 칩 저항기(H222)와 복수의 쌍방향 제너 다이오드 칩(H241)이 배치되어 있다. 원 세그 TV 수신 IC(H213), 칩 인덕터(H221), 칩 저항기(H222) 및 쌍방향 제너 다이오드 칩(H241)은, 원 세그 방송 수신 회로(H223)를 구성하고 있다. 칩 인덕터(H221) 및 칩 저항기(H222)는, 정확하게 맞춰진 인덕턴스 및 저항을 각각 갖고, 원 세그 방송 수신 회로(H223)에 고정밀도의 회로 상수를 부여한다.
GPS 수신 IC(H214)는, GPS 위성으로부터의 전파를 수신하여 스마트폰(H201)의 위치 정보를 출력하는 전자 회로를 내장하고 있다. GPS 수신 IC(H214)의 근방에는, 복수의 쌍방향 제너 다이오드 칩(H242)이 배치되어 있다. FM 튜너 IC(H215)는, 그 근방에서 배선 기판(H211)에 실장된 복수의 칩 저항기(H224), 복수의 칩 인덕터(H225) 및 복수의 쌍방향 제너 다이오드 칩(H243)과 함께, FM 방송 수신 회로(H226)를 구성하고 있다. 칩 저항기(H224) 및 칩 인덕터(H225)는, 정확하게 맞춰진 저항값 및 인덕턴스를 각각 갖고, FM 방송 수신 회로(H226)에 고정밀도의 회로 상수를 부여한다.
전원 IC(H216)의 근방에는, 복수의 칩 캐패시터(H227), 복수의 칩 다이오드(H228) 및 복수의 쌍방향 제너 다이오드 칩(H244)이 배선 기판(H211)의 실장면에 실장되어 있다. 전원 IC(H216)는, 칩 캐패시터(H227), 칩 다이오드(H228) 및 쌍방향 제너 다이오드 칩(H244)과 함께, 전원 회로(H229)를 구성하고 있다.
플래시 메모리(H217)는, 오퍼레이팅 시스템 프로그램, 스마트폰(H201)의 내부에서 생성된 데이터, 통신 기능에 의해 외부로부터 취득한 데이터 및 프로그램 등을 기록하기 위한 기억 장치이다. 플래시 메모리(H217)의 근방에는, 복수의 쌍방향 제너 다이오드 칩(H245)이 배치되어 있다. 마이크로컴퓨터(H218)는, CPU, ROM 및 RAM을 내장하고 있고, 각종 연산 처리를 실행함으로써, 스마트폰(H201)의 복수의 기능을 실현하는 연산 처리 회로이다. 보다 구체적으로는, 마이크로컴퓨터(H218)의 동작에 의해, 화상 처리나 각종 어플리케이션 프로그램을 위한 연산 처리가 실현되도록 되어 있다. 마이크로컴퓨터(H218)의 근방에는, 복수의 쌍방향 제너 다이오드 칩(H246)이 배치되어 있다.
전원 IC(H219)의 가까이에는, 복수의 칩 캐패시터(H230), 복수의 칩 다이오드(H231) 및 복수의 쌍방향 제너 다이오드 칩(H247)이 배선 기판(H211)의 실장면에 실장되어 있다. 전원 IC(H219)는, 칩 캐패시터(H230), 칩 다이오드(H231) 및 쌍방향 제너 다이오드 칩(H247)과 함께, 전원 회로(H232)를 구성하고 있다.
기저 대역 IC(H220)의 가까이에는, 복수의 칩 저항기(H233), 복수의 칩 캐패시터(H234), 복수의 칩 인덕터(H235) 및 복수의 쌍방향 제너 다이오드 칩(H248)이, 배선 기판(H211)의 실장면에 실장되어 있다. 기저 대역 IC(H220)는, 칩 저항기(H233), 칩 캐패시터(H234), 칩 인덕터(H235) 및 복수의 쌍방향 제너 다이오드 칩(H248)과 함께, 기저 대역 통신 회로(H236)를 구성하고 있다. 기저 대역 통신 회로(H236)는, 전화 통신 및 데이터 통신을 위한 통신 기능을 제공한다.
이와 같은 구성에 의해, 전원 회로(H229, H232)에 의해 적절하게 조정된 전력이, 전송 처리 IC(H212), GPS 수신 IC(H214), 원 세그 방송 수신 회로(H223), FM 방송 수신 회로(H226), 기저 대역 통신 회로(H236), 플래시 메모리(H217) 및 마이크로컴퓨터(H218)에 공급된다. 마이크로컴퓨터(H218)는, 전송 처리 IC(H212)를 통해 입력되는 입력 신호에 응답하여 연산 처리를 행하고, 전송 처리 IC(H212)로부터 표시 패널(H203)에 표시 제어 신호를 출력하여 표시 패널(H203)에 각종 표시를 행하게 한다.
터치 패널 또는 조작 버튼(H204)의 조작에 의해 원 세그 방송의 수신이 지시되면, 원 세그 방송 수신 회로(H223)의 동작에 의해 원 세그 방송이 수신된다. 그리고, 수신된 화상을 표시 패널(H203)에 출력하고, 수신된 음성을 스피커(H205)로부터 음향화시키기 위한 연산 처리가, 마이크로컴퓨터(H218)에 의해 실행된다. 또한, 스마트폰(H201)의 위치 정보가 필요해질 때에는, 마이크로컴퓨터(H218)는, GPS 수신 IC(H214)가 출력하는 위치 정보를 취득하고, 그 위치 정보를 사용한 연산 처리를 실행한다.
또한, 터치 패널 또는 조작 버튼(H204)의 조작에 의해 FM 방송 수신 명령이 입력되면, 마이크로컴퓨터(H218)는, FM 방송 수신 회로(H226)를 기동하여, 수신된 음성을 스피커(H205)로부터 출력시키기 위한 연산 처리를 실행한다. 플래시 메모리(H217)는, 통신에 의해 취득한 데이터의 기억이나, 마이크로컴퓨터(H218)의 연산이나, 터치 패널로부터의 입력에 의해 작성된 데이터를 기억하기 위해 사용된다. 마이크로컴퓨터(H218)는, 필요에 따라, 플래시 메모리(H217)에 대하여 데이터를 기입하고, 또한 플래시 메모리(H217)로부터 데이터를 판독한다.
전화 통신 또는 데이터 통신의 기능은, 기저 대역 통신 회로(H236)에 의해 실현된다. 마이크로컴퓨터(H218)는, 기저 대역 통신 회로(H236)를 제어하고, 음성 또는 데이터를 송수신하기 위한 처리를 행한다. 이상, 제9 발명의 실시 형태에 대하여 설명했지만, 제9 발명은 또 다른 형태로 실시할 수도 있다. 예를 들어, 상술한 실시 형태에서는, 4개의 제1 확산 영역이 반도체 기판 위에 형성된 예를 나타냈지만, 반도체 기판 위에 2개 또는 3개의 제1 확산 영역이 형성되어 있어도 되고, 4개 이상의 제1 확산 영역이 형성되어 있어도 된다.
또한, 상술한 실시 형태에서는, 제1 확산 영역이 평면에서 보아 정팔각형으로 형성되어 있는 예를 나타냈지만, 변의 수가 3개 이상의 임의의 다각형 형상으로 제1 확산 영역을 형성해도 되고, 그것들의 평면 형상을 원형이나 타원형으로 할 수도 있다. 제1 확산 영역의 형상을 다각형 형상으로 하는 경우에, 그것들은 정다각형 형상일 필요는 없고, 변의 길이가 2종류 이상의 다각형에 의해 그것들의 영역을 형성해도 된다. 또한, 제1 확산 영역은, 동일한 크기로 형성될 필요는 없고, 서로 다른 크기의 복수의 제1 확산 영역이 반도체 기판 위에 혼재되어 있어도 된다. 또한, 반도체 기판 위에 형성되는 제1 확산 영역의 형상은, 1종일 필요는 없고, 2종 이상의 형상의 제1 확산 영역이 반도체 기판 위에서 혼재되어 있어도 된다.
본 발명의 실시 형태에 대하여 상세하게 설명했지만, 이것들은 본 발명의 기술적 내용을 밝히기 위해 사용된 구체예에 지나지 않고, 본 발명은 이것들의 구체예에 한정하여 해석되어서는 안되며, 본 발명의 범위는 첨부한 청구 범위에 의해서만 한정된다.
1 : 다이오드 패키지
2 : 수지 패키지
5 : 애노드 단자
6 : 캐소드 단자
15 : 칩 다이오드
19 : 본딩 와이어
20 : 반도체 기판
21 : 에피택셜층
22 : (에피택셜층의) 표면
23 : 다이오드 불순물 영역
24 : 가드 링층
28 : pn 접합
29 : 다이오드 소자
30 : 절연막
31 : SiO2막
32 : PSG막
33 : 콘택트 홀
34 : 애노드 전극
35 : 표면 보호막
36 : 패드 개구
37 : 패드
39 : 플로팅 영역
40 : (반도체 기판의) 이면
41 : 캐소드 전극
42 : pn 접합
51 : 다이오드 패키지
52 : 수지 패키지
55 : 애노드 단자
56 : 캐소드 단자
65 : 칩 다이오드
69 : 범프
70 : 반도체 기판
71 : 에피택셜층
72 : (에피택셜층의) 표면
73 : 다이오드 불순물 영역
77 : pn 접합
78 : 다이오드 소자
79 절연막
80 : SiO2막
81 : PSG막
82 : 콘택트 홀
83 : 애노드 전극
84 : 표면 보호막
85 : 패드 개구
86 : 패드
87 : (반도체 기판의) 이면
88 : 캐소드 전극

Claims (16)

  1. 다이오드 소자를 구성하는 pn 접합이 형성된 반도체층과, 상기 반도체층의 표면을 따라 배치되고, 상기 pn 접합의 한쪽의 제1극에 전기적으로 접속되어 있고, 외부와의 전기 접속용의 패드를 갖는 제1 전극과, 상기 pn 접합의 다른 쪽의 제2극에 전기적으로 접속된 제2 전극을 포함하고, 상기 패드는, 상기 pn 접합의 바로 위의 위치로부터 이격된 위치에 설치되어 있는, 칩 다이오드.
  2. 제1항에 있어서,
    상기 반도체층은, 상기 표면 근방에 제2 도전형의 다이오드 불순물 영역이 선택적으로 형성된 제1 도전형의 반도체층을 포함하고, 당해 반도체층에 형성된 상기 pn 접합은, 상기 제1극으로서의 상기 다이오드 불순물 영역과, 상기 제2극으로서의 상기 반도체층의 잔여 부분과의 접합부로 구성되어 있고, 상기 제1 전극은, 상기 다이오드 불순물 영역에 접속되어 있는, 칩 다이오드.
  3. 제2항에 있어서,
    상기 반도체층 위에 형성되고, 상기 제1 전극과 상기 다이오드 불순물 영역의 접속용의 콘택트 홀이 형성된 절연막을 더 포함하고, 상기 제1 전극은, 상기 콘택트 홀로부터 상기 절연막의 표면을 따라 가로 방향으로 인출되어 있고, 그 인출된 부분에 상기 패드가 형성되어 있는, 칩 다이오드.
  4. 제3항에 있어서,
    상기 절연막은, 상기 반도체층의 상기 표면에 형성된 SiO2막과, 당해 SiO2막 위에 형성된 PSG막의 적층막을 포함하는, 칩 다이오드.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체층의 상기 표면 근방에서의 상기 패드의 바로 아래 위치에 형성되고, 상기 다이오드 소자에 대하여 전기적으로 플로팅된 상기 제2 도전형의 플로팅 영역을 더 포함하는, 칩 다이오드.
  6. 제5항에 있어서,
    상기 플로팅 영역은, 상기 다이오드 불순물 영역보다 깊게 형성되어 있는, 칩 다이오드.
  7. 제5항 또는 제6항에 있어서,
    상기 플로팅 영역의 불순물 농도는, 상기 다이오드 불순물 영역의 불순물 농도보다 낮은, 칩 다이오드.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체층의 상기 표면 근방에, 상기 다이오드 불순물 영역을 둘러싸도록 형성되고, 당해 다이오드 불순물 영역보다 불순물 농도가 낮은 가드 링층을 더 포함하는, 칩 다이오드.
  9. 제8항에 있어서,
    상기 가드 링층은, 상기 다이오드 불순물 영역의 주연에 측방 및 하방으로부터 접하도록, 상기 다이오드 불순물 영역의 외주를 따라서 형성되어 있는, 칩 다이오드.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 전극을 덮도록 형성되고, 상기 제1 전극의 일부를 상기 패드로서 노출시키는 패드 개구가 형성된 표면 보호막을 더 포함하는, 칩 다이오드.
  11. 제10항에 있어서,
    상기 패드 개구는, 한 변이 0.1mm 이하인 사각 형상으로 형성되어 있는, 칩 다이오드.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 칩 다이오드는, 한 변이 0.25mm 이하인 사각 형상으로 형성되어 있는, 칩 다이오드.
  13. 제2항에 관한 제12항에 있어서,
    상기 패드 및 상기 다이오드 불순물 영역은, 상기 칩 다이오드의 임의의 한 변을 따라서 서로 인접하도록 배치되어 있는, 칩 다이오드.
  14. 제2항 또는 제2항에 관한 제3항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 전극은, 상기 반도체층의 이면에 접속되어 있는, 칩 다이오드.
  15. 제1항 내지 제14항 중 어느 한 항에 기재된 칩 다이오드와, 상기 칩 다이오드를 밀봉하는 수지 패키지와, 상기 수지 패키지 내에서 본딩 와이어를 통해 상기 패드에 접속되고, 상기 pn 접합의 상기 제1극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제1 단자와, 상기 수지 패키지 내에서 상기 pn 접합의 상기 제2극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제2 단자를 포함하는, 다이오드 패키지.
  16. 제1항 내지 제14항 중 어느 한 항에 기재된 칩 다이오드와, 상기 칩 다이오드를 밀봉하는 수지 패키지와, 상기 수지 패키지 내에서 범프를 통해 상기 패드에 접속되고, 상기 pn 접합의 상기 제1극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제1 단자와, 상기 수지 패키지 내에서 상기 pn 접합의 상기 제2극에 전기적으로 접속되어 있고, 그 일부가 상기 수지 패키지로부터 노출되는 제2 단자를 포함하는, 다이오드 패키지.
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