JP2000068313A - 半導体チップおよびそれを使用した半導体装置 - Google Patents
半導体チップおよびそれを使用した半導体装置Info
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Abstract
(57)【要約】
【課題】 半田バンプの配置有効面積を増大する。
【解決手段】 半導体チップ１０のアクティブ・エリア
１１側の主面に被着された遮蔽膜１６には電極取出口１
７が開口され、電極取出口１７から離れた位置には半田
バンプ１２が突設され、半田バンプ１２が電極取出口１
７に遮蔽膜１６の表面に敷設された電気配線１８で電気
的に接続されている。半田バンプの高さｈ、半田バンプ
の端と電極取出口との距離Ｌ、電極取出口の開口幅ａ、
遮蔽膜の厚さｔは、（ｈ／Ｌ）＜（ｔ／ａ）の式を満足
するように設定されている。 【効果】 半田バンプ内からα線がチップの内部に侵入
するのを防止できるため、電極取出口から侵入するα線
によるメモリセルの破壊を防止できる。Ｃ４によるメモ
リチップの実装構造において半田バンプのレイアウトの
自由度を増加できるため、メモリチップ、それを使用し
た半導体装置の面積を縮小できる。
１１側の主面に被着された遮蔽膜１６には電極取出口１
７が開口され、電極取出口１７から離れた位置には半田
バンプ１２が突設され、半田バンプ１２が電極取出口１
７に遮蔽膜１６の表面に敷設された電気配線１８で電気
的に接続されている。半田バンプの高さｈ、半田バンプ
の端と電極取出口との距離Ｌ、電極取出口の開口幅ａ、
遮蔽膜の厚さｔは、（ｈ／Ｌ）＜（ｔ／ａ）の式を満足
するように設定されている。 【効果】 半田バンプ内からα線がチップの内部に侵入
するのを防止できるため、電極取出口から侵入するα線
によるメモリセルの破壊を防止できる。Ｃ４によるメモ
リチップの実装構造において半田バンプのレイアウトの
自由度を増加できるため、メモリチップ、それを使用し
た半導体装置の面積を縮小できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、半導体素子を含む集積回路がアクティブ・エリア側
主面に作り込まれた半導体チップ（以下、チップとい
う。）がフリップチップ方式により配線基板（以下、単
に基板という。）にボンディングされている半導体装置
に関し、例えば、チップが基板上にＣｏｎｔｒｏｌｌｅ
ｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｎｎｅｃｔｉｏｎ
（以下、Ｃ４という。）により機械的かつ電気的に接続
されている半導体装置に利用して有効な技術に関する。
に、半導体素子を含む集積回路がアクティブ・エリア側
主面に作り込まれた半導体チップ（以下、チップとい
う。）がフリップチップ方式により配線基板（以下、単
に基板という。）にボンディングされている半導体装置
に関し、例えば、チップが基板上にＣｏｎｔｒｏｌｌｅ
ｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｎｎｅｃｔｉｏｎ
（以下、Ｃ４という。）により機械的かつ電気的に接続
されている半導体装置に利用して有効な技術に関する。
【０００２】
【従来の技術】フリップチップ法とは、チップのアクテ
ィブ・エリア側主面を配線基板側にした状態で、そのア
クティブ・エリア側主面または配線基板に形成された接
続端子を用いてボンディングする、所謂フェイスダウン
ボンディングすることから与えられた呼称である。
ィブ・エリア側主面を配線基板側にした状態で、そのア
クティブ・エリア側主面または配線基板に形成された接
続端子を用いてボンディングする、所謂フェイスダウン
ボンディングすることから与えられた呼称である。
【０００３】半導体チップを基板上に半田バンプにより
フリップチップ接続した半導体装置の例が、特開昭６３
−３１０１３９や特開昭６２−２４９４２９に記載され
ている。この文献に記載された半導体装置は、基板上に
半導体チップが半田バンプによりフリップチップ接続さ
れ、キャップにより気密封止された構造を有している。
キャップは封止用半田により基板上に接合されている。
また、半導体チップから発生する熱を放出するため、半
導体チップ裏面とキャップとは伝熱用半田により接合さ
れている。
フリップチップ接続した半導体装置の例が、特開昭６３
−３１０１３９や特開昭６２−２４９４２９に記載され
ている。この文献に記載された半導体装置は、基板上に
半導体チップが半田バンプによりフリップチップ接続さ
れ、キャップにより気密封止された構造を有している。
キャップは封止用半田により基板上に接合されている。
また、半導体チップから発生する熱を放出するため、半
導体チップ裏面とキャップとは伝熱用半田により接合さ
れている。
【０００４】前記した半導体装置を組み立てるには、半
導体チップの主面もしくは配線基板主面に半田バンプを
予め形成し、配線基板主面上に半導体チップ主面を基板
側にして位置決め搭載する。その後、この配線基板およ
び半導体チップをリフロー炉に搬送し、半田バンプを加
熱、再溶融することにより、半導体チップを配線基板上
に機械的かつ電気的に接合する。次に、半導体チップ裏
面とキャップの隙間、配線基板とキャップの隙間を半田
により接合する。
導体チップの主面もしくは配線基板主面に半田バンプを
予め形成し、配線基板主面上に半導体チップ主面を基板
側にして位置決め搭載する。その後、この配線基板およ
び半導体チップをリフロー炉に搬送し、半田バンプを加
熱、再溶融することにより、半導体チップを配線基板上
に機械的かつ電気的に接合する。次に、半導体チップ裏
面とキャップの隙間、配線基板とキャップの隙間を半田
により接合する。
【０００５】
【発明が解決しようとする課題】ところで、半導体素子
を含む集積回路としてメモリが作り込まれたチップ（以
下、メモリチップという。）においては、α線によるメ
モリセル（特に、キャパシタ）の破壊を防止するため
に、メモリセルが形成されたエリア（以下、メモリセル
エリアという。）の真上のチップのアクティブ・エリア
側主面には、半田バンプを配置することができない。
を含む集積回路としてメモリが作り込まれたチップ（以
下、メモリチップという。）においては、α線によるメ
モリセル（特に、キャパシタ）の破壊を防止するため
に、メモリセルが形成されたエリア（以下、メモリセル
エリアという。）の真上のチップのアクティブ・エリア
側主面には、半田バンプを配置することができない。
【０００６】したがって、従来のメモリチップについて
半田バンプによるフリップチップ法を採用する場合に
は、半田バンプはメモリチップのアクティブ・エリア側
主面におけるメモリセルエリア以外のエリアに配置され
ることになるため、メモリチップの面積が増加してしま
う。
半田バンプによるフリップチップ法を採用する場合に
は、半田バンプはメモリチップのアクティブ・エリア側
主面におけるメモリセルエリア以外のエリアに配置され
ることになるため、メモリチップの面積が増加してしま
う。
【０００７】本発明の目的は、半田バンプの配置有効面
積を増大することができる半導体チップおよび半導体装
置を提供することにある。
積を増大することができる半導体チップおよび半導体装
置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１０】すなわち、半導体チップは、アクティブ・
エリア側の主面に被着された遮蔽膜に電極取出口が開口
されており、この遮蔽膜の電極取出口から離れた位置に
は半田バンプが突設され、この半田バンプが前記電極取
出口に前記遮蔽膜の表面に敷設された電気配線によって
電気的に接続されていることを特徴とする。
エリア側の主面に被着された遮蔽膜に電極取出口が開口
されており、この遮蔽膜の電極取出口から離れた位置に
は半田バンプが突設され、この半田バンプが前記電極取
出口に前記遮蔽膜の表面に敷設された電気配線によって
電気的に接続されていることを特徴とする。
【００１１】前記した手段によれば、半田バンプが電極
取出口から離されて遮蔽膜の上に配置されているため、
半田バンプによるα線が電極取出口に入るのを防止する
ことができる。その結果、例えば、メモリセルの破壊を
防止することができる。
取出口から離されて遮蔽膜の上に配置されているため、
半田バンプによるα線が電極取出口に入るのを防止する
ことができる。その結果、例えば、メモリセルの破壊を
防止することができる。
【００１２】
【発明の実施の形態】以下、図面に即して本発明の一実
施形態を説明する。
施形態を説明する。
【００１３】本実施形態において、本発明に係る半導体
チップは図１に示されているように構成され、また、本
発明に係る半導体装置はその半導体チップが使用されて
図２に示されているように構成されている。すなわち、
半導体装置３０はメモリ素子を含む集積回路が作り込ま
れた図１に示されている半導体チップ（以下、チップと
いう。）１０を、基板側電極パッドおよび電気配線が作
り込まれた配線基板（以下、基板という。）２３にＣ４
によって機械的かつ電気的に接続されて構成されてい
る。
チップは図１に示されているように構成され、また、本
発明に係る半導体装置はその半導体チップが使用されて
図２に示されているように構成されている。すなわち、
半導体装置３０はメモリ素子を含む集積回路が作り込ま
れた図１に示されている半導体チップ（以下、チップと
いう。）１０を、基板側電極パッドおよび電気配線が作
り込まれた配線基板（以下、基板という。）２３にＣ４
によって機械的かつ電気的に接続されて構成されてい
る。
【００１４】そして、このチップ１０および半導体装置
３０の最大の特徴は、基板２３にチップ１０を機械的か
つ電気的に接続した接続端子２２を形成するための半田
バンプ１２がアクティブ・エリア１１側の主面に被着さ
れた遮蔽膜における電極取出口から離れた位置に配置さ
れている点である。以下、その構成の詳細を説明する。
３０の最大の特徴は、基板２３にチップ１０を機械的か
つ電気的に接続した接続端子２２を形成するための半田
バンプ１２がアクティブ・エリア１１側の主面に被着さ
れた遮蔽膜における電極取出口から離れた位置に配置さ
れている点である。以下、その構成の詳細を説明する。
【００１５】まず、図１に示されているチップ１０につ
いて説明する。チップ１０のアクティブ・エリアの主面
にはメモリ素子を含む集積回路が作り込まれており、こ
のアクティブ・エリア１１側主面には接続端子２２を形
成するための半田バンプ１２が複数個、所定の間隔を置
いてアレー状に配列されて形成されている。なお、図１
においては図示の便宜上、半田バンプ１２は１６個だけ
が示されているが、実際には、半田バンプ１２は１００
個以上の多数個が設けられる。チップ１０およびバンプ
１２の製造作業は、半導体装置の製造工程における所謂
前工程において、ウエハの形態で実施される。以下、半
田バンプ１２の形成工程を主体にしてチップの製造工程
を図１を参照にして説明する。
いて説明する。チップ１０のアクティブ・エリアの主面
にはメモリ素子を含む集積回路が作り込まれており、こ
のアクティブ・エリア１１側主面には接続端子２２を形
成するための半田バンプ１２が複数個、所定の間隔を置
いてアレー状に配列されて形成されている。なお、図１
においては図示の便宜上、半田バンプ１２は１６個だけ
が示されているが、実際には、半田バンプ１２は１００
個以上の多数個が設けられる。チップ１０およびバンプ
１２の製造作業は、半導体装置の製造工程における所謂
前工程において、ウエハの形態で実施される。以下、半
田バンプ１２の形成工程を主体にしてチップの製造工程
を図１を参照にして説明する。
【００１６】半導体装置の製造工程における前工程にお
いて、ウエハの形態でメモリ素子を含む集積回路（図示
せず）が、各チップ１０のアクティブ・エリア１１に対
応するように作り込まれる。次いで、電気配線形成工程
において、集積回路の絶縁膜１３の上には電気配線１４
が形成される。電気配線１４はアルミニウムが用いられ
てスパッタリング法や蒸着法等の適当な薄膜形成処理が
実施された後に、リソグラフィー処理およびエッチング
処理によってパターニングされて形成される。
いて、ウエハの形態でメモリ素子を含む集積回路（図示
せず）が、各チップ１０のアクティブ・エリア１１に対
応するように作り込まれる。次いで、電気配線形成工程
において、集積回路の絶縁膜１３の上には電気配線１４
が形成される。電気配線１４はアルミニウムが用いられ
てスパッタリング法や蒸着法等の適当な薄膜形成処理が
実施された後に、リソグラフィー処理およびエッチング
処理によってパターニングされて形成される。
【００１７】電気配線１４が形成された表面にはパッシ
ベーション膜１５が被着される。パッシベーション膜１
５はポリイミド系樹脂が使用されて形成される。パッシ
ベーション膜１５はシリコン酸化膜（ＳｉＯ2 ）やシリ
コン窒化膜（Ｓｉ3 Ｎ4 ）等の硬質の絶縁膜によって構
成してもよい。パッシベーション膜１５の上には半田材
料から放射されるα線を遮蔽する遮蔽膜１６が被着され
る。遮蔽膜１６はα線を遮蔽することができるポリイミ
ド系樹脂によって形成される。
ベーション膜１５が被着される。パッシベーション膜１
５はポリイミド系樹脂が使用されて形成される。パッシ
ベーション膜１５はシリコン酸化膜（ＳｉＯ2 ）やシリ
コン窒化膜（Ｓｉ3 Ｎ4 ）等の硬質の絶縁膜によって構
成してもよい。パッシベーション膜１５の上には半田材
料から放射されるα線を遮蔽する遮蔽膜１６が被着され
る。遮蔽膜１６はα線を遮蔽することができるポリイミ
ド系樹脂によって形成される。
【００１８】遮蔽膜１６およびパッシベーション膜１５
には複数個のスルーホールが、互いに間隔を置かれた所
定の箇所にそれぞれ開設される。開設された各スルーホ
ールの底面には所定の電気配線１４が露出した状態にな
っているため、スルーホールにより電極取出口１７が実
質的に構成されている。この電極取出口１７はリソグラ
フィー処理およびエッチング処理によりパターニングす
ることによって形成される。
には複数個のスルーホールが、互いに間隔を置かれた所
定の箇所にそれぞれ開設される。開設された各スルーホ
ールの底面には所定の電気配線１４が露出した状態にな
っているため、スルーホールにより電極取出口１７が実
質的に構成されている。この電極取出口１７はリソグラ
フィー処理およびエッチング処理によりパターニングす
ることによって形成される。
【００１９】その後、バンプ形成工程において、蒸着等
の薄膜形成処理ならびにリソグラフィー処理およびエッ
チング処理が用いられて、チップ１０の各電極取出口１
７の底面、電極取出口１７の内周面および遮蔽膜１６の
上には、電気配線１８が薄膜形成処理やリソグラフィー
処理およびエッチング処理によってパターニングされて
選択的に形成される。電気配線１８はクロムが使用され
て形成される。
の薄膜形成処理ならびにリソグラフィー処理およびエッ
チング処理が用いられて、チップ１０の各電極取出口１
７の底面、電極取出口１７の内周面および遮蔽膜１６の
上には、電気配線１８が薄膜形成処理やリソグラフィー
処理およびエッチング処理によってパターニングされて
選択的に形成される。電気配線１８はクロムが使用され
て形成される。
【００２０】次いで、電気配線１８の電極取出口１７と
反対側の端部の上には半田バンプ接続部１９がそれぞれ
形成される。この半田バンプ接続部１９はリソグラフィ
ー処理およびエッチング処理により選択的にパターニン
グすることによって形成される。半田バンプ接続部１９
は例えば、接合層および酸化防止膜によって構成され
る。接合層はＮｉ、Ｃｕ等の金属膜またはこれらの合金
膜によって形成される。酸化防止膜はＡｕによって形成
される。
反対側の端部の上には半田バンプ接続部１９がそれぞれ
形成される。この半田バンプ接続部１９はリソグラフィ
ー処理およびエッチング処理により選択的にパターニン
グすることによって形成される。半田バンプ接続部１９
は例えば、接合層および酸化防止膜によって構成され
る。接合層はＮｉ、Ｃｕ等の金属膜またはこれらの合金
膜によって形成される。酸化防止膜はＡｕによって形成
される。
【００２１】図１（ａ）に示されているように、電極取
出口１７はチップ１０のメモリセルエリア２０およびメ
モリセルエリア２０以外のエリア（以下、エリア外とい
う。）２１に配置されている。メモリセルエリア２０の
真上に配置された電極取出口１７は電気配線１８によっ
て、所定の距離だけ離れた場所に設けられた半田バンプ
接続部１９と電気的に接続されている。
出口１７はチップ１０のメモリセルエリア２０およびメ
モリセルエリア２０以外のエリア（以下、エリア外とい
う。）２１に配置されている。メモリセルエリア２０の
真上に配置された電極取出口１７は電気配線１８によっ
て、所定の距離だけ離れた場所に設けられた半田バンプ
接続部１９と電気的に接続されている。
【００２２】その後、半田バンプ接続部１９の上には半
田材料（Ｓｎ−Ｐｂ）から成る半田バンプ１２が、一部
が切り欠かれた球形に形成される。半田バンプ１２は蒸
着によって形成される。なお、半田バンプ１２はめっき
処理によっても形成してもよいし、半田ボールを半田バ
ンプ接続部１９に供給して溶融接着することによって形
成してもよい。また、半田バンプを基板側に予め形成し
ておき、チップ１０を搭載して半田バンプを溶融接着し
てもよい。
田材料（Ｓｎ−Ｐｂ）から成る半田バンプ１２が、一部
が切り欠かれた球形に形成される。半田バンプ１２は蒸
着によって形成される。なお、半田バンプ１２はめっき
処理によっても形成してもよいし、半田ボールを半田バ
ンプ接続部１９に供給して溶融接着することによって形
成してもよい。また、半田バンプを基板側に予め形成し
ておき、チップ１０を搭載して半田バンプを溶融接着し
てもよい。
【００２３】ここで、図１（ｂ）に示されているよう
に、半田バンプ１２の高さがｈ、半田バンプ１２の端と
電極取出口１７との距離がＬ、電極取出口１７の開口幅
がａ、遮蔽膜１６の厚さがｔとすると、それらの値は、
（ｈ／Ｌ）＜（ｔ／ａ）の式を満足するように設定され
ている。
に、半田バンプ１２の高さがｈ、半田バンプ１２の端と
電極取出口１７との距離がＬ、電極取出口１７の開口幅
がａ、遮蔽膜１６の厚さがｔとすると、それらの値は、
（ｈ／Ｌ）＜（ｔ／ａ）の式を満足するように設定され
ている。
【００２４】以上のようにしてチップ部および半田バン
プ１２が形成されたウエハは、ダイシング工程において
図１に示されている各チップ１０にそれぞれ分割され
る。ダイシングされた後の図１に示されているチップ１
０は基板２３上のチップ搭載領域に対応する微小な平板
形状に形成されている。
プ１２が形成されたウエハは、ダイシング工程において
図１に示されている各チップ１０にそれぞれ分割され
る。ダイシングされた後の図１に示されているチップ１
０は基板２３上のチップ搭載領域に対応する微小な平板
形状に形成されている。
【００２５】次に、基板２３の構成について説明する。
基板２３はガラスセラミックが用いられて形成されたベ
ース２４を備えており、ベース２４はチップ搭載領域２
５を一部に構成し得る大きさを有する矩形の平板形状に
形成されている。ベース２４の一主面の中央部における
チップ搭載領域２５には基板側電極パッド２６が複数
個、チップ１０の各半田バンプ１２に対応するように配
されて形成されている。
基板２３はガラスセラミックが用いられて形成されたベ
ース２４を備えており、ベース２４はチップ搭載領域２
５を一部に構成し得る大きさを有する矩形の平板形状に
形成されている。ベース２４の一主面の中央部における
チップ搭載領域２５には基板側電極パッド２６が複数
個、チップ１０の各半田バンプ１２に対応するように配
されて形成されている。
【００２６】基板２３には実装工程において、前記構成
に係るチップ１０がＣ４接続される。すなわち、各基板
側電極パッド２６に各半田バンプ１２がそれぞれ整合す
るフェイスダウンの状態で、チップ１０が基板２３に位
置合わせされてフラックスにより仮接着される。
に係るチップ１０がＣ４接続される。すなわち、各基板
側電極パッド２６に各半田バンプ１２がそれぞれ整合す
るフェイスダウンの状態で、チップ１０が基板２３に位
置合わせされてフラックスにより仮接着される。
【００２７】この後、適当なリフロー半田付け処理によ
って、各半田バンプ１２がそれぞれ溶融されることによ
り、チップ１０の各半田バンプ１２による接続端子２２
が基板２３の各基板側電極パッド２６にそれぞれ形成さ
れる。この接続端子２２により、各チップ１０は基板２
３に機械的に接続された状態になるとともに、その集積
回路が各接続端子２２によって各基板側電極パッド２６
にそれぞれ電気的に接続された状態になる。このように
して、図２に示されている半導体装置３０が製造された
ことになる。
って、各半田バンプ１２がそれぞれ溶融されることによ
り、チップ１０の各半田バンプ１２による接続端子２２
が基板２３の各基板側電極パッド２６にそれぞれ形成さ
れる。この接続端子２２により、各チップ１０は基板２
３に機械的に接続された状態になるとともに、その集積
回路が各接続端子２２によって各基板側電極パッド２６
にそれぞれ電気的に接続された状態になる。このように
して、図２に示されている半導体装置３０が製造された
ことになる。
【００２８】以上のようにして製造され構成されている
半導体装置３０において、半田バンプ１２によって形成
された接続端子２２からのα線がチップ１０のメモリセ
ルエリア２０に達すると、メモリセルエリア２０に作り
込まれたメモリセル（図示せず）が破壊される可能性が
ある。
半導体装置３０において、半田バンプ１２によって形成
された接続端子２２からのα線がチップ１０のメモリセ
ルエリア２０に達すると、メモリセルエリア２０に作り
込まれたメモリセル（図示せず）が破壊される可能性が
ある。
【００２９】しかし、本実施形態においては、半田バン
プ１２によって形成された接続端子２２は遮蔽膜１６の
上に配置されていることにより、α線が遮蔽膜１６によ
って遮蔽されるため、α線がメモリセルエリア２０に到
達することはなく、メモリセルが破壊されることはな
い。
プ１２によって形成された接続端子２２は遮蔽膜１６の
上に配置されていることにより、α線が遮蔽膜１６によ
って遮蔽されるため、α線がメモリセルエリア２０に到
達することはなく、メモリセルが破壊されることはな
い。
【００３０】α線は遮蔽膜１６が途切れた電極取出口１
７からチップ１０のメモリセルエリア２０に侵入しよう
とする。しかし、本実施形態においては、半田バンプ１
２の高さｈ、半田バンプ１２の端と電極取出口１７との
距離Ｌ、電極取出口１７の開口幅ａ、遮蔽膜１６の厚さ
ｔが、（ｈ／Ｌ）＜（ｔ／ａ）の式を満足するように設
定されているため、α線が電極取出口１７からチップ１
０のメモリセルエリア２０に侵入することは防止され
る。すなわち、図２に破線矢印で示されているように、
α線３１は電極取出口１７の周囲の遮蔽膜１６によって
全て遮蔽されるため、電極取出口１７からチップ１０の
メモリセルエリア２０に侵入することができない。その
結果、電極取出口１７から侵入したα線によるメモリセ
ルの破壊を防止することができる。
７からチップ１０のメモリセルエリア２０に侵入しよう
とする。しかし、本実施形態においては、半田バンプ１
２の高さｈ、半田バンプ１２の端と電極取出口１７との
距離Ｌ、電極取出口１７の開口幅ａ、遮蔽膜１６の厚さ
ｔが、（ｈ／Ｌ）＜（ｔ／ａ）の式を満足するように設
定されているため、α線が電極取出口１７からチップ１
０のメモリセルエリア２０に侵入することは防止され
る。すなわち、図２に破線矢印で示されているように、
α線３１は電極取出口１７の周囲の遮蔽膜１６によって
全て遮蔽されるため、電極取出口１７からチップ１０の
メモリセルエリア２０に侵入することができない。その
結果、電極取出口１７から侵入したα線によるメモリセ
ルの破壊を防止することができる。
【００３１】前記実施形態によれば、次の効果が得られ
る。 半田バンプを遮蔽膜の上に配置することにより、半
田バンプによって形成された接続端子からのα線を遮蔽
膜によって遮蔽することができるため、α線がメモリセ
ルエリアに到達するのを防止することができ、α線によ
ってメモリセルが破壊されるのを未然に防止することが
できる。
る。 半田バンプを遮蔽膜の上に配置することにより、半
田バンプによって形成された接続端子からのα線を遮蔽
膜によって遮蔽することができるため、α線がメモリセ
ルエリアに到達するのを防止することができ、α線によ
ってメモリセルが破壊されるのを未然に防止することが
できる。
【００３２】 半田バンプの高さｈ、半田バンプの端
と電極取出口との距離Ｌ、電極取出口の開口幅ａ、遮蔽
膜の厚さｔを、（ｈ／Ｌ）＜（ｔ／ａ）の式を満足する
ように設定することにより、α線がチップの内部に侵入
するのを防止することができるため、電極取出口から侵
入するα線によるメモリセルの破壊を未然に防止するこ
とができる。
と電極取出口との距離Ｌ、電極取出口の開口幅ａ、遮蔽
膜の厚さｔを、（ｈ／Ｌ）＜（ｔ／ａ）の式を満足する
ように設定することにより、α線がチップの内部に侵入
するのを防止することができるため、電極取出口から侵
入するα線によるメモリセルの破壊を未然に防止するこ
とができる。
【００３３】 半田バンプによって形成された接続端
子からのα線によるメモリセルの破壊を未然に防止する
ことにより、Ｃ４によるメモリチップの実装構造におい
て半田バンプのレイアウトの自由度を増加することがで
きるため、メモリチップおよびそれを使用した半導体装
置の面積を縮小することができる。
子からのα線によるメモリセルの破壊を未然に防止する
ことにより、Ｃ４によるメモリチップの実装構造におい
て半田バンプのレイアウトの自由度を増加することがで
きるため、メモリチップおよびそれを使用した半導体装
置の面積を縮小することができる。
【００３４】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３５】例えば、半田バンプはＳｎ−Ｐｂで形成す
るに限らず、その他の半田等で形成してもよい。
るに限らず、その他の半田等で形成してもよい。
【００３６】また、チップを基板にフリップチップボン
ディングする方法としては、Ｃ４法を使用するに限ら
ず、他のフリップチップ法を使用してもよい。
ディングする方法としては、Ｃ４法を使用するに限ら
ず、他のフリップチップ法を使用してもよい。
【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
チップおよびそれを使用した半導体装置に適用した場合
について説明したが、それに限定されるものではなく、
チップが基板にフリップチップ法によりボンディングさ
れる半導体装置全般に適用することができる。
なされた発明をその背景となった利用分野であるメモリ
チップおよびそれを使用した半導体装置に適用した場合
について説明したが、それに限定されるものではなく、
チップが基板にフリップチップ法によりボンディングさ
れる半導体装置全般に適用することができる。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００３９】半田バンプを遮蔽膜の上に配置することに
より、半田バンプによって形成された接続端子からのα
線を遮蔽膜によって遮蔽することができるため、α線が
メモリセルエリアに到達するのを防止することができ、
α線によってメモリセルが破壊されるの未然に防止する
ことができる。
より、半田バンプによって形成された接続端子からのα
線を遮蔽膜によって遮蔽することができるため、α線が
メモリセルエリアに到達するのを防止することができ、
α線によってメモリセルが破壊されるの未然に防止する
ことができる。
【図１】本発明の一実施形態である半導体チップを示し
ており、（ａ）は全体斜視図、（ｂ）は（ａ）のｂ−ｂ
線に沿う断面図である。
ており、（ａ）は全体斜視図、（ｂ）は（ａ）のｂ−ｂ
線に沿う断面図である。
【図２】本発明の一実施形態である半導体装置を示す一
部省略正面断面図である。
部省略正面断面図である。
１０…チップ、１１…アクティブ・エリア、１２…半田
バンプ、１３…絶縁膜、１４…電気配線、１５…パッシ
ベーション膜、１６…遮蔽膜、１７…電極取出口、１８
…電気配線、１９…半田バンプ接続部、２０…メモリセ
ルエリア、２１…エリア外（メモリセルエリアの外側エ
リア）、２２…接続端子、２３…基板（配線基板）、２
４…ベース、２５…チップ搭載領域、２６…基板側電極
パッド、３０…半導体装置、３１…α線。
バンプ、１３…絶縁膜、１４…電気配線、１５…パッシ
ベーション膜、１６…遮蔽膜、１７…電極取出口、１８
…電気配線、１９…半田バンプ接続部、２０…メモリセ
ルエリア、２１…エリア外（メモリセルエリアの外側エ
リア）、２２…接続端子、２３…基板（配線基板）、２
４…ベース、２５…チップ搭載領域、２６…基板側電極
パッド、３０…半導体装置、３１…α線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 育生 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 佐藤 俊彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M105 AA05 AA11 FF05 FF06
Claims (8)
- 【請求項１】 アクティブ・エリア側の主面に被着され
た遮蔽膜に電極取出口が開口されており、この遮蔽膜の
電極取出口から離れた位置には半田バンプが突設され、
この半田バンプが前記電極取出口に前記遮蔽膜の表面に
敷設された電気配線によって電気的に接続されているこ
とを特徴とする半導体チップ。 - 【請求項２】 前記半田バンプの高さがｈ、前記半田バ
ンプの端と前記電極取出口との距離がＬ、前記電極取出
口の開口幅がａ、前記遮蔽膜の厚さがｔとすると、それ
らの値は、（ｈ／Ｌ）＜（ｔ／ａ）、を満足するように
それぞれ設定されていることを特徴とする請求項１に記
載の半導体チップ。 - 【請求項３】 前記遮蔽膜が耐熱性樹脂によって形成さ
れていることを特徴とする請求項１または２に記載の半
導体チップ。 - 【請求項４】 前記遮蔽膜がポリイミド系樹脂によって
形成されていることを特徴とする請求項３に記載の半導
体チップ。 - 【請求項５】 前記電気配線がクロムによって形成され
ていることを特徴とする請求項１、２、３または４に記
載の半導体チップ。 - 【請求項６】 前記アクティブ・エリアにメモリ素子が
形成されていることを特徴とする請求項１、２、３、４
または５に記載の半導体チップ。 - 【請求項７】 請求項１に記載の半導体チップを使用し
た半導体装置であって、 前記半田バンプに対応する電極パッドが配列されている
基板を備えており、この基板と前記チップとが、前記半
田バンプと電極パッドとが整合された状態で半田バンプ
を溶融されて形成された接続端子によって機械的かつ電
気的に接続されていることを特徴とする半導体装置。 - 【請求項８】 半田バンプによって形成された前記接続
端子の前記電極パッドとの接続位置の高さがｈ、前記半
田バンプの端と前記電極取出口との距離がＬ、前記電極
取出口の開口幅がａ、前記遮蔽膜の厚さがｔとすると、
それらの値は、（ｈ／Ｌ）＜（ｔ／ａ）、を満足するよ
うにそれぞれ設定されていることを特徴とする請求項７
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10246523A JP2000068313A (ja) | 1998-08-18 | 1998-08-18 | 半導体チップおよびそれを使用した半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10246523A JP2000068313A (ja) | 1998-08-18 | 1998-08-18 | 半導体チップおよびそれを使用した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068313A true JP2000068313A (ja) | 2000-03-03 |
Family
ID=17149677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10246523A Pending JP2000068313A (ja) | 1998-08-18 | 1998-08-18 | 半導体チップおよびそれを使用した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006506237A (ja) * | 2002-11-14 | 2006-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積構造体およびその製造方法 |
| US10998437B2 (en) | 2018-11-12 | 2021-05-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1998
- 1998-08-18 JP JP10246523A patent/JP2000068313A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006506237A (ja) * | 2002-11-14 | 2006-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積構造体およびその製造方法 |
| JP4726489B2 (ja) * | 2002-11-14 | 2011-07-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積構造体の製造方法 |
| US10998437B2 (en) | 2018-11-12 | 2021-05-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
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