JP5108250B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を向上させる半導体装置及びその製造方法に関する。
従来の半導体装置の一実施例として、下記のサージ保護素子が知られている。例えば、矩形または略矩形のパッドの四辺近傍に１個ずつ、合計４個のサージ保護素子が配置されている。パッドと各サージ保護素子の一方の電極とが配線により接続され、サージ電流を流す配線と各サージ保護素子の他方の電極とが配線により接続されている。尚、パッドの電位は配線を介して内部回路へと供給されている。そして、各サージ保護素子は、例えば、ツェナーダイオード、ＰＭＯＳダイオードまたはＮＭＯＳダイオードである。この構造により、パッドに印加されたサージ電流が、パッド周辺に配置された各サージ保護素子に分散することによって、サージ破壊耐性が向上する（例えば、特許文献１参照。）。
従来の半導体装置の一実施例として、下記のサージ保護素子が内蔵された絶縁ゲート型バイポーラトランジスタが知られている。例えば、コレクタ層としてのＰ型の半導体基板上には、ドリフト層としてのＮ型のエピタキシャル層が形成されている。内部セル部として用いられるＮ型のエピタキシャル層には、チャネル領域としてのＰ型の拡散層が形成され、Ｐ型の拡散層には、エミッタ領域としてのＮ型の拡散層が形成されている。また、電極パッドまたはフィールドプレート部として用いられるＮ型のエピタキシャル層には、チャネル領域としてのＰ型の拡散層と同じ形状のＰ型の拡散層が形成されている。この構造により、コレクタ電極にＥＳＤサージが印加された場合には、チップ全体で均等にアバランシェブレークが生じる。そして、一部の領域への電流集中が防止され、ＥＳＤに対するチップ全体のサージ耐量を向上させている（例えば、特許文献２参照。）。
特開２００２−３１３９４７号公報（第１０−１１頁、第１１−１３図） 特開２００３−１８８３８１号公報（第５−６頁、第１−３図）
従来の半導体装置では、上述したように、パッド周辺に複数のサージ保護素子を配置し、パッドに印加されたサージ電流が、各サージ保護素子に分散される構造が知られている。この構造により、サージ電流が、内部回路へと流れ込み、内部回路が破壊されることを防止している。しかしながら、サージ電流の大きさ等により、パッド周辺のサージ保護素子だけでは対処できずに、サージ電流が内部回路へと流入し、内部回路が破壊されるという問題がある。
また、従来の半導体装置では、上述したように、例えば、コレクタ電極にＥＳＤサージが印加された場合に、チップ全体で均等にアバランシェブレークが生じる構造が知られている。この構造により、ＥＳＤサージが印加された場合、内部セル部においてもアバランシェブレークが生じるため、印加されるＥＳＤサージの大きさにより、内部セル部が破壊されるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、一導電型の半導体基板上に積層された１層または複数層の逆導電型のエピタキシャル層と、前記エピタキシャル層を区画する分離領域と、前記分離領域で区画された一領域の前記エピタキシャル層に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタを構成する拡散層と前記エピタキシャル層との第１の接合領域と、前記一領域を囲む前記分離領域を利用し、前記一領域内に形成され、前記第１の接合領域の接合耐圧よりも低い第２の接合領域を有する保護素子とを有することを特徴とする。従って、本発明では、保護素子の第２の接合領域が、ＭＯＳトランジスタの第１の接合領域より先にブレークダウンする。この構造により、過電圧からＭＯＳトランジスタを保護することができる。また、本発明では、保護素子は分離領域を利用して形成されている。この構造により、過電圧により発生する電流は、分離領域を介して基板へと流入することで、分散される。
また、本発明の半導体装置は、前記第２の接合領域は、前記ＭＯＳトランジスタのバックゲート領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする。従って、本発明では、過電圧により発生した電流は、基板と接続する一導電型の拡散層を介して基板へ流入することで、分散される。
また、本発明の半導体装置は、前記半導体層を区画する分離領域とを有し、前記第２の一導電型の拡散層は、前記分離領域を構成する拡散層であることを特徴とする。従って、本発明では、過電圧により発生した電流は、分離領域を介して基板へと分散される。また、分離領域を利用することで各半導体素子に専用の保護素子を形成することができる。
また、本発明の半導体装置は、前記第１の一導電型の拡散層及び前記逆導電型の拡散層は、前記分離領域の形成領域に合わせて、前記ＭＯＳトランジスタの形成領域の周囲に一環状に配置されていることを特徴とする。従って、本発明では、分離領域を利用することで、過電圧により発生した電流が、保護素子において電流集中することを防止できる。
また、本発明の半導体装置は、前記保護素子は、バイポーラトランジスタ動作することを特徴とする。従って、本発明では、保護素子がバイポーラトランジスタ動作することで、保護素子での電流能力を向上させることができる。
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にＭＯＳトランジスタを形成する半導体装置の製造方法において、前記一領域内の前記ＭＯＳトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、前記エピタキシャル層上で前記ＭＯＳトランジスタのバックゲート領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする。従って、本発明では、ＭＯＳトランジスタの形成領域の周囲に保護素子を形成することで、過電圧からＭＯＳトランジスタを保護することができる。
また、本発明の半導体装置の製造方法は、前記ＭＯＳトランジスタのバックゲート領域としての拡散層と前記第１の一導電型の拡散層とを共用工程で形成することを特徴とする。従って、本発明では、バックゲート用の拡散層と保護素子用の拡散層とを共用工程とすることで、製造コストを低減することができる。
本発明では、ＭＯＳトランジスタの周囲に、ＭＯＳトランジスタの接合領域よりも先にブレークダウンする接合領域を有する保護素子が形成されている。この構造により、過電圧からＭＯＳトランジスタを保護することができる。
また、本発明では、ＭＯＳトランジスタの周囲に形成された保護素子は、バイポーラトランジスタ動作する。この構造により、過電圧により発生する電流を排出する能力が向上する。
また、本発明では、ＭＯＳトランジスタの接合領域よりも先にブレークダウンする接合領域を有する保護素子は、分離領域を介して基板と接続する。この構造により、過電圧により発生する電流は、基板へと流入し、基板にて分散させることができる。
また、本発明では、ＭＯＳトランジスタの接合領域よりも先にブレークダウンする接合領域を有する保護素子は、分離領域を利用して形成されている。この構造により、各素子形成領域毎に、個々の半導体素子に適した保護素子が形成される。
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２は、本実施の形態における保護素子の特性を説明する図である。
図１に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、分離領域４、５と、Ｎ型の埋込拡散層６と、ドレイン領域として用いられるＮ型の拡散層７、８、９と、バックゲート領域として用いられるＰ型の拡散層１０、１１、１２、１３と、ソース領域として用いられるＮ型の拡散層１４、１５、１６、１７と、ゲート酸化膜１８と、ゲート電極１９、２０、２１、２２から構成されている。
Ｎ型のエピタキシャル層３は、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
分離領域４、５が、基板２及びエピタキシャル層３に形成されている。エピタキシャル層３は、分離領域４、５により複数の素子形成領域に区分されている。例えば、分離領域４、５は、ＭＯＳトランジスタ１の形成領域を囲むように一環状に形成されている。
Ｎ型の埋込拡散層６が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層６は、分離領域４、５で区画された、ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
Ｎ型の拡散層７、８、９が、エピタキシャル層３に形成されている。Ｎ型の拡散層７、８、９はドレイン領域として用いられる。尚、Ｎ型の拡散層７、９は、Ｎ型の拡散層８の周囲に一環状に形成されている場合でもよい。
Ｐ型の拡散層１０、１１、１２、１３は、エピタキシャル層３に形成されている。Ｐ型の拡散層１０、１１、１２、１３は、バックゲート領域として用いられる。尚、Ｐ型の拡散層１０、１２は、Ｎ型の拡散層８の周囲に一環状に形成されている場合でもよい。また、Ｐ型の拡散層１１、１３は、Ｎ型の拡散層８の周囲に一環状に形成されている場合でもよい。
Ｎ型の拡散層１４、１５は、Ｐ型の拡散層１０に形成され、Ｎ型の拡散層１６、１７はＰ型の拡散層１２に形成されている。Ｎ型の拡散層１４、１５、１６、１７は、ソース領域として用いられる。図示したように、Ｎ型の拡散層１４、１５は、Ｐ型の拡散層１０、１１と同電位となるように配線されている。また、Ｎ型の拡散層１６、１７は、Ｐ型の拡散層１２、１３と同電位となるように配線されている。尚、Ｎ型の拡散層１４、１７は、Ｎ型の拡散層８の周囲に一環状に形成されている場合でもよい。また、Ｎ型の拡散層１５、１６は、Ｎ型の拡散層８の周囲に一環状に形成されている場合でもよい。
ゲート酸化膜１８は、エピタキシャル層３表面に形成されている。
ゲート電極１９、２０、２１、２２は、ゲート酸化膜１８上に形成されている。ゲート電極１９、２０、２１、２２は、例えば、ポリシリコン膜、タングステンシリサイド膜等により所望の膜厚となるように形成されている。そして、ゲート電極１９、２０、２１、２２下方に位置するＰ型の拡散層１０、１２が、チャネル領域として用いられる。尚、ゲート電極１９、２２は、一環状に形成されている場合でもよい。また、ゲート電極２０、２１は、一環状に形成されている場合でもよい。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜２３、２４、２５が、エピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜２３、２４、２５の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。
Ｐ型の拡散層２６、２７が、エピタキシャル層３に形成されている。Ｐ型の拡散層２６、２７は、分離領域４、５により区画された領域において、ＭＯＳトランジスタ１の形成領域の周囲に配置されている。そして、図示したように、Ｐ型の拡散層２６、２７は、ＭＯＳトランジスタ１のバックゲート電位と同電位となるように配線されている。尚、Ｐ型の拡散層２６、２７は、分離領域４、５の配置領域に合わせて、ＭＯＳトランジスタ１の形成領域の周囲に一環状に配置されている場合でもよい。
Ｎ型の拡散層２８、２９が、エピタキシャル層３に形成されている。Ｎ型の拡散層２８、２９は、少なくとも一部の領域がＰ型の拡散層２６、２７と重畳するように、それぞれ形成されている。更に、Ｎ型の拡散層２８、２９は、少なくともその一部の領域が分離領域４、５を構成するＰ型の拡散層３０、３１と重畳するように、それぞれ形成されている。そして、Ｎ型の拡散層２８、２９はエピタキシャル層３上の配線層（図示せず）と、直接、接続していないが、エピタキシャル層３を介して、実質、ドレイン電位が印加されている。尚、Ｎ型の拡散層２８、２９は、分離領域４、５の配置領域に合わせて、ＭＯＳトランジスタ１の形成領域の周囲に一環状に配置されている場合でもよい。
次に、太い実線で示すように、ＭＯＳトランジスタ１のバックゲート領域であるＰ型の拡散層１１、１３とドレイン領域であるＮ型のエピタキシャル層３とのＰＮ接合領域３２、３３が形成されている。上述したように、Ｐ型の拡散層１１、１３には、ソース電位と同電位であるバックゲート電位が印加されている。一方、Ｎ型のエピタキシャル層３には、Ｎ型の拡散層７、８、９を介してドレイン電位が印加されている。つまり、ＭＯＳトランジスタ１のＰＮ接合領域３２、３３には、逆バイアスが印加されている。
また、太い実線で示すように、ＭＯＳトランジスタ１の形成領域の周囲には、Ｐ型の拡散層２６、２７とＮ型の拡散層２８、２９とのＰＮ接合領域３４、３５が形成されている。上述したように、Ｐ型の拡散層２６、２７には、エピタキシャル層３上の配線層によりバックゲート電位と同電位が印加されている。一方、Ｎ型の拡散層２８、２９には、エピタキシャル層３を介して、実質、ドレイン電位が印加されている。つまり、ＰＮ接合領域３４、３５には、ＰＮ接合領域３２、３３と、実質、同条件の逆バイアスが印加されている。
ここで、ＰＮ接合領域３４、３５は、ＰＮ接合領域３２、３３よりも接合耐圧が低くなるように形成されている。具体的には、例えば、Ｐ型の拡散層１１、１３、２６、２７が共用工程で形成され、同じ不純物濃度となるように形成された構造がある。この場合には、ＰＮ接合領域３４、３５では、Ｎ型のエピタキシャル層３にＮ型の拡散層２８、２９が形成されることで、Ｎ型領域側の不純物濃度が高くなる。つまり、Ｎ型の拡散層２８、２９の不純物濃度を調整することで、ＰＮ接合領域３４、３５の接合耐圧がＰＮ接合領域３２、３３の接合耐圧より低くなる。また、Ｐ型の拡散層１１、１３とＰ型の拡散層２６、２７とを別工程で形成する構造では、Ｐ型の拡散層１１、１３、２６、２７の不純物濃度を調整することで、同様に、ＰＮ接合領域３４、３５の接合耐圧がＰＮ接合領域３２、３３の接合耐圧より低くなる。尚、ＰＮ接合領域３４、３５は、ＭＯＳトランジスタ１の動作時に印加されるソース−ドレイン間電圧に耐え得る接合耐圧を有している。
この構造により、例えば、ＭＯＳトランジスタ１のソース電極用のパッドに過電圧、例えば、負のＥＳＤサージが印加された場合には、ＰＮ接合領域３２、３３がブレークダウンする前に、ＰＮ接合領域３４、３５がブレークダウンする。そして、ブレークダウン電流が、ＰＮ接合領域３４、３５を流れることで、ＰＮ接合領域３２、３３の破壊を防ぎ、ＥＳＤサージからＭＯＳトランジスタ１を保護することができる。つまり、ＥＳＤサージに対し、ＰＮ接合領域３４、３５を有する保護素子が動作することで、ＭＯＳトランジスタ１を保護することができる。
更に、ＰＮ接合領域３４、３５を有する保護素子では、分離領域４、５の配置領域に合わせてＰ型の拡散層２６、２７及びＮ型の拡散層２８、２９を配置することで、ＰＮ接合領域３４、３５が広い領域に渡り形成される。この構造により、ブレークダウン電流が、ＰＮ接合領域３４、３５に集中することを防止できるので、ＰＮ接合領域３４、３５を有する保護素子の破壊を抑制することができる。
更に、ＰＮ接合領域３４、３５を有する保護素子では、分離領域４、５で区画された素子形成領域内に、分離領域４、５を利用して構成されている。この構造により、保護素子では、分離領域で区画された素子形成領域に形成される各半導体素子に応じて、その接合耐圧を決めることができる。つまり、それぞれの半導体素子に適した保護素子を個々に配置でき、ＥＳＤサージ等から各半導体素子を保護することができる。例えば、ソース電極用のパッド周囲にＥＳＤサージ保護素子を配置した場合でも、更に、各半導体素子の形成領域に上記保護素子を形成することで、より確実に半導体素子を保護することができる。また、各素子形成領域内に、分離領域を利用して保護素子を組み込むことで、チップの実動作領域を有効利用することができる。
図２では、横軸にＰＮＰトランジスタのコレクタ−エミッタ間電圧（ＶＣＥ）を示し、縦軸にＰＮＰトランジスタのコレクタ−エミッタ間電流（ＩＣＥ）を示している。尚、図２では、Ｐ型の拡散層２６、２７（図１参照）をエミッタ領域とし、Ｎ型の拡散層２８、２９（図１参照）をベース領域とし、Ｐ型の拡散層３０、３１、３６、３７（図１参照）をコレクタ領域としたＰＮＰトランジスタにおけるデータである。
上述したように、ＰＮ接合領域３４、３５が形成されたＮ型の拡散層２８、２９は、Ｐ型の拡散層３０、３１とも重畳して形成されている。そして、Ｐ型の拡散層３０、３１、３６、３７は、分離領域４、５を構成するため、基板２と電気的に接続している。この構造により、ＰＮ接合領域３４、３５を有する保護素子では、Ｐ型の拡散層２６、２７、Ｎ型の拡散層２８、２９及びＰ型の拡散層３０、３１、３６、３７から構成されるＰＮＰトランジスタとして動作する。
例えば、ＭＯＳトランジスタ１のソース電極用のパッドに負のＥＳＤサージが印加された場合を考える。ＰＮ接合領域３４、３５がブレークダウンすることで、ＰＮＰトランジスタのベース−エミッタ間で電流が流れ、ＰＮＰトランジスタがＯＮ動作する。そして、ＰＮＰトランジスタがＯＮ動作することで、ブレークダウン電流は基板２へと流入する。つまり、ＰＮ接合領域３４、３５を有する保護素子では、バイポーラトランジスタ動作することで、ブレークダウン電流は基板２に流入し、基板２で分散する。
このとき、図２に示すように、ＰＮＰトランジスタのコレクタ−エミッタ間に逆バイアスが印加され、例えば、ＶＣＥが４２（Ｖ）となると、ＰＮＰトランジスタがＯＮ動作する。そして、ＰＮＰトランジスタがＯＮ動作することでコレクタ領域であるＰ型の拡散層３０、３１、３６、３７が伝導度変調し、抵抗値が大幅に低減し、電流能力が向上する。つまり、ＰＮ接合領域３４、３５を有する保護素子がバイポーラトランジスタ動作することで、ブレークダウン電流が基板２へと流入する能力が向上する。
また、図１に示すように、分離領域４、５にブレークダウン電流が流れることで、分離領域４、５及び基板２の電位が変動するが、保護素子がバイポーラトランジスタ動作することで、分離領域４、５及び基板２の電位変動幅を抑えることができる。そして、基板２の電位変動により、他の素子形成領域に形成された半導体素子が誤動作することを防止することができる。
一方、例えば、ＭＯＳトランジスタ１のソース電極用のパッドに正のＥＳＤサージが印加された場合、ＰＮ接合領域３２、３３及びＰＮ接合領域３４、３５には順バイアスが印加される。この場合、上述したように、ＰＮ接合領域３４、３５側では、Ｎ型の拡散層２８、２９により低抵抗領域となる。また、Ｐ型の拡散層２６、２７及びＮ型の拡散層２８、２９が分離領域４、５に合わせて広い領域に配置されることで、電流経路幅が広くなり、ＰＮ接合領域３４、３５側では、更に、低抵抗領域となる。この構造により、正のＥＳＤサージが印加されることで発生する電流は、主に、ＰＮ接合領域３４、３５を介して基板２へと流入する。この際にも、ＰＮ接合領域３４、３５を有する保護素子がバイポーラトランジスタ動作することで、電流が基板２へと流入する能力が向上する。そして、ＰＮ接合領域３２、３３では、正のＥＳＤサージが印加されることで発生する電流の集中により破壊されることを防ぎ、ＭＯＳトランジスタ１が保護される。
次に、本発明の一実施の形態である半導体装置の製造方法について、図４〜図１１を参照し、詳細に説明する。図４〜図１１は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図４〜図１１では、図１に示す半導体装置の製造方法について説明する。
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜４０を形成し、Ｎ型の埋込拡散層６の形成領域上に開口部が形成されるように、シリコン酸化膜４０を選択的に除去する。そして、シリコン酸化膜４０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６を形成した後、シリコン酸化膜４０及び液体ソース４１を除去する。
次に、図５に示す如く、基板２上にシリコン酸化膜４２を形成し、シリコン酸化膜４２上にフォトレジスト４３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層３６、３７が形成される領域上のフォトレジスト４３に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４３を除去し、熱拡散し、Ｐ型の埋込拡散層３６、３７を形成した後、シリコン酸化膜４２を除去する。
次に、図６に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層６及びＰ型の埋込拡散層３６、３７が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層３０、３１を形成する。エピタキシャル層３上にシリコン酸化膜４４を形成し、シリコン酸化膜４４上にフォトレジスト４５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２８、２９が形成される領域上のフォトレジスト４５に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４５を除去し、熱拡散し、Ｎ型の拡散層２８、２９を形成する。尚、Ｎ型の拡散層２８、２９の不純物濃度は、ＰＮ接合領域３４、３５（図１参照）の接合耐圧がＰＮ接合領域３２、３３（図１参照）の接合耐圧より低くなるように調整される。
次に、図７に示す如く、シリコン酸化膜４４上にフォトレジスト４６を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２６、２７が形成される領域上のフォトレジスト４６に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト４６を除去し、熱拡散し、Ｐ型の拡散層２６、２７を形成した後、シリコン酸化膜４４を除去する。尚、Ｐ型の拡散層２６、２７の不純物濃度は、ＰＮ接合領域３４、３５（図１参照）の接合耐圧がＰＮ接合領域３２、３３（図１参照）の接合耐圧より低くなるように調整される。
次に、図８に示す如く、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜２３、２４、２５を形成する。そして、エピタキシャル層３表面にシリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を堆積する。公知のフォトリソグラフィ技術を用い、シリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を選択的に除去し、ゲート酸化膜１８及びゲート電極１９、２０、２１、２２を形成する。その後、ゲート酸化膜１８として用いられるシリコン酸化膜上にフォトレジスト４７を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１０、１２が形成される領域上のフォトレジスト４７に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。フォトレジスト４７を除去し、熱拡散し、Ｐ型の拡散層１０、１２を形成する。
次に、図９に示す如く、ゲート酸化膜１８として用いられるシリコン酸化膜上にフォトレジスト４８を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１１、１３が形成される領域上のフォトレジスト４８に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト４８を除去し、熱拡散し、Ｐ型の拡散層１１、１３を形成する。
次に、図１０に示す如く、ゲート酸化膜１８として用いられるシリコン酸化膜上にフォトレジスト４９を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７、８、９、１４、１５、１６、１７が形成される領域上のフォトレジスト４９に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４９を除去し、熱拡散し、Ｎ型の拡散層７、８、９、１４、１５、１６、１７を形成する。
次に、図１１に示す如く、エピタキシャル層３上に絶縁層５０として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層５０にコンタクトホール５１、５２、５３、５４、５５、５６を形成する。コンタクトホール５１、５２、５３、５４、５５、５６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ソース電極５７、５８、ドレイン電極５９、６０、６１及びＰ型の拡散層２６と接続する電極６２を形成する。
尚、本実施の形態では、Ｐ型の拡散層１１、１３とＰ型の拡散層２６、２７とを別工程で形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層１１、１３、２６、２７を共用工程で形成する場合でもよい。この場合には、Ｐ型の拡散層１１、１３、２６、２７は、同条件により形成された拡散層となり、不純物濃度が、実質、同一の拡散層となる。その結果、Ｎ型の拡散層２８、２９の形成条件、例えば、不純物濃度を調整することで、ＰＮ接合領域３４、３５の接合耐圧がＰＮ接合領域３２、３３の接合耐圧より低くなるように調整される。つまり、Ｎ型の拡散層２８、２９の形成条件により接合耐圧が決定されるので、接合耐圧の調整が容易となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の一実施の形態である半導体装置について、図３を参照し、詳細に説明する。図３は、本実施の形態における半導体装置を説明するための断面図である。
図３に示す如く、Ｐチャネル型ＭＯＳトランジスタ７１は、主に、Ｐ型の単結晶シリコン基板７２と、Ｎ型のエピタキシャル層７３と、分離領域７４、７５と、Ｎ型の埋込拡散層７６と、ドレイン領域として用いられるＰ型の拡散層７７、７８、７９と、バックゲート領域として用いられるＮ型の拡散層８０、８１と、ソース領域として用いられるＰ型の拡散層８２、８３、８４、８５と、ゲート酸化膜８６と、ゲート電極８７、８８、８９、９０から構成されている。
Ｎ型のエピタキシャル層７３は、Ｐ型の単結晶シリコン基板７２上に形成されている。尚、本実施の形態では、基板７２上に１層のエピタキシャル層７３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
分離領域７４、７５が、基板７２及びエピタキシャル層７３に形成されている。エピタキシャル層７３は、分離領域７４、７５により複数の素子形成領域に区分されている。例えば、分離領域７４、７５は、ＭＯＳトランジスタ７１の形成領域を囲むように一環状に形成されている。
Ｎ型の埋込拡散層７６が、基板７２及びエピタキシャル層７３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層７６は、分離領域７４、７５で区画された、ＭＯＳトランジスタ７１の形成領域に渡り、形成されている。
Ｐ型の拡散層７７、７８、７９が、エピタキシャル層７３に形成されている。Ｐ型の拡散層７７、７８、７９はドレイン領域として用いられる。尚、Ｐ型の拡散層７７、７９は、Ｐ型の拡散層７８の周囲に一環状に形成されている場合でもよい。
Ｎ型の拡散層８０、８１が、エピタキシャル層７３に形成されている。Ｎ型の拡散層８０、８１は、バックゲート引き出し領域として用いられる。尚、Ｎ型の拡散層８０、８１は、Ｐ型の拡散層７８の周囲に一環状に形成されている場合でもよい。
Ｐ型の拡散層８２、８３、８４、８５が、エピタキシャル層７３に形成されている。Ｐ型の拡散層８２、８３、８４、８５は、ソース領域として用いられる。図示したように、Ｐ型の拡散層８２、８３は、Ｎ型の拡散層８０と同電位となるように配線されている。また、Ｐ型の拡散層８４、８５は、Ｎ型の拡散層８１と同電位となるように配線されている。尚、Ｐ型の拡散層８２、８５は、Ｐ型の拡散層７８の周囲に一環状に形成されている場合でもよい。また、Ｐ型の拡散層８３、８４は、Ｐ型の拡散層７８の周囲に一環状に形成されている場合でもよい。
ゲート酸化膜８６は、エピタキシャル層７３表面に形成されている。
ゲート電極８７、８８、８９、９０は、ゲート酸化膜８６上に形成されている。ゲート電極８７、８８、８９、９０は、例えば、ポリシリコン膜、タングステンシリサイド膜等により所望の膜厚となるように形成されている。そして、ゲート電極８７、８８、８９、９０下方に位置するＮ型のエピタキシャル層７３が、チャネル領域として用いられる。尚、ゲート電極８７、９０は、一環状に形成されている場合でもよい。また、ゲート電極８８、８９は、一環状に形成されている場合でもよい。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜９１、９２、９３が、エピタキシャル層７３に形成されている。ＬＯＣＯＳ酸化膜９１、９２、９３の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。
Ｐ型の拡散層９４、９５が、エピタキシャル層７３に形成されている。Ｐ型の拡散層９４、９５は、分離領域７４、７５により区画された領域において、ＭＯＳトランジスタ７１の形成領域の周囲に配置されている。そして、図示したように、Ｐ型の拡散層９４、９５は、ＭＯＳトランジスタ７１のドレイン電位と同電位となるように配線されている。尚、Ｐ型の拡散層９４、９５は、分離領域７４、７５の配置領域に合わせて、ＭＯＳトランジスタ７１の形成領域の周囲に一環状に配置されている場合でもよい。
Ｎ型の拡散層９６、９７が、エピタキシャル層７３に形成されている。Ｎ型の拡散層９６、９７は、少なくとも一部の領域がＰ型の拡散層９４、９５と重畳するように、それぞれ形成されている。更に、Ｎ型の拡散層９６、９７は、少なくともその一部の領域が分離領域７４、７５を構成するＰ型の拡散層９８、９９と重畳するように、それぞれ形成されている。そして、Ｎ型の拡散層９６、９７はエピタキシャル層７３上の配線層（図示せず）と、直接、接続していないが、エピタキシャル層７３を介して、実質、バックゲート電位が印加されている。尚、Ｎ型の拡散層９６、９７は、分離領域７４、７５の配置領域に合わせて、ＭＯＳトランジスタ７１の形成領域の周囲に一環状に配置されている場合でもよい。
次に、太い実線で示すように、ＭＯＳトランジスタ７１のドレイン領域であるＰ型の拡散層７７、７８、７９とバックゲート領域であるＮ型のエピタキシャル層７３とのＰＮ接合領域１００、１０１、１０２が形成されている。そして、Ｐ型の拡散層７７、７８、７９には、ドレイン電位が印加されている。一方、Ｎ型のエピタキシャル層７３には、Ｎ型の拡散層８０、８１を介してバックゲート電位が印加されている。例えば、ＭＯＳトランジスタ７１では、ドレイン電位が接地電位であり、ソース電位が電源電位である。つまり、ＭＯＳトランジスタ７１のＰＮ接合領域１００、１０１、１０２には、逆バイアスが印加されている。
また、太い実線で示すように、ＭＯＳトランジスタ７１の形成領域の周囲には、Ｐ型の拡散層９４、９５とＮ型の拡散層９６、９７とのＰＮ接合領域１０３、１０４が形成されている。上述したように、Ｐ型の拡散層９４、９５には、エピタキシャル層７３上の配線層によりドレイン電位が印加されている。一方、Ｎ型の拡散層９６、９７には、エピタキシャル層７３を介して、実質、バックゲート電位が印加されている。つまり、ＰＮ接合領域１０３、１０４には、ＰＮ接合領域１００、１０１、１０２と、実質、同条件の逆バイアスが印加されている。
ここで、ＰＮ接合領域１０３、１０４は、ＰＮ接合領域１００、１０１、１０２よりも接合耐圧が低くなるように形成されている。具体的には、ＰＮ接合領域１０３、１０４では、エピタキシャル層７３にＮ型の拡散層９６、９７が形成されることで、Ｎ型領域側の不純物濃度が高くなる。つまり、Ｎ型の拡散層９６、９７の不純物濃度を調整することで、ＰＮ接合領域１０３、１０４の接合耐圧がＰＮ接合領域１００、１０１、１０２の接合耐圧より低くなる。また、Ｐ型の拡散層７７、７８、７９の不純物濃度とＰ型の拡散層９４、９５の不純物濃度を調整することで、同様に、ＰＮ接合領域１０３、１０４の接合耐圧がＰＮ接合領域１００、１０１、１０２の接合耐圧より低くなる。尚、ＰＮ接合領域１０３、１０４は、ＭＯＳトランジスタ７１の動作時に印加されるソース−ドレイン間電圧に耐え得る接合耐圧を有している。
この構造により、例えば、ＭＯＳトランジスタ７１のドレイン電極用のパッドに過電圧、例えば、負のＥＳＤサージが印加された場合には、ＰＮ接合領域１００、１０１、１０２がブレークダウンする前に、ＰＮ接合領域１０３、１０４がブレークダウンする。そして、ブレークダウン電流が、ＰＮ接合領域１０３、１０４を流れることで、ＰＮ接合領域１００、１０１、１０２の破壊を防ぎ、ＥＳＤサージからＭＯＳトランジスタ７１を保護することができる。つまり、ＥＳＤサージに対し、ＰＮ接合領域１０３、１０４を有する保護素子が動作することで、ＭＯＳトランジスタ７１を保護することができる。
更に、ＰＮ接合領域１０３、１０４を有する保護素子では、分離領域７４、７５の配置領域に合わせてＰ型の拡散層９４、９５及びＮ型の拡散層９６、９７を配置することで、ＰＮ接合領域１０３、１０４が広い領域に渡り形成される。この構造により、ブレークダウン電流が、ＰＮ接合領域１０３、１０４に集中することを防止できるので、ＰＮ接合領域１０３、１０４を有する保護素子の破壊を抑制することができる。
更に、ＰＮ接合領域１０３、１０４を有する保護素子では、分離領域７４、７５で区画された素子形成領域内に、分離領域７４、７５を利用して構成されている。この構造により、保護素子では、分離領域で区画された素子形成領域に形成される各半導体素子に応じて、その接合耐圧を決めることができる。つまり、それぞれの半導体素子に適した保護素子を個々に配置でき、ＥＳＤサージ等から各半導体素子を保護することができる。例えば、ドレイン電極用のパッド周囲にＥＳＤサージ保護素子を配置した場合でも、更に、各半導体素子の形成領域に上記保護素子を形成することで、より確実に半導体素子を保護することができる。また、各素子形成領域内に、分離領域を利用して保護素子を組み込むことで、チップの実動作領域を有効利用することができる。
次に、図３に示すＰチャネル型ＭＯＳトランジスタ７１においても、図１〜図２を用いて説明したＮチャネル型ＭＯＳトランジスタ１と同様に、ＰＮ接合領域１０３、１０４を有する保護素子は、バイポーラトランジスタ動作をする。Ｐチャネル型ＭＯＳトランジスタ７１では、Ｐ型の拡散層９４、９５をエミッタ領域とし、Ｎ型の拡散層９６、９７をベース領域とし、Ｐ型の拡散層９８、９９、１０５、１０６をコレクタ領域としたＰＮＰトランジスタである。
例えば、ＭＯＳトランジスタ７１のドレイン電極用のパッドに負のＥＳＤサージが印加された場合を考える。ＰＮ接合領域１０３、１０４がブレークダウンすることで、ＰＮＰトランジスタのベース−エミッタ間で電流が流れ、ＰＮＰトランジスタがＯＮ動作する。そして、ＰＮＰトランジスタがＯＮ動作することで、ブレークダウン電流は基板７２へと流入する。つまり、ＰＮ接合領域１０３、１０４を有する保護素子では、バイポーラトランジスタ動作することで、ブレークダウン電流は基板７２へ流入し、基板７２で分散する。
図１及び図２を用いて上述したように、ブレークダウン電流がＰＮＰトランジスタのベース−エミッタ間を流れることで、ＰＮＰトランジスタがＯＮ動作する。このとき、ＰＮＰトランジスタがＯＮ動作することでコレクタ領域であるＰ型の拡散層９８、９９、１０５、１０６が伝導度変調し、抵抗値が大幅に低減し、電流能力が向上する。つまり、ＰＮ接合領域１０３、１０４を有する保護素子がバイポーラトランジスタ動作することで、ブレークダウン電流が基板７２へと流入する能力が向上する。
また、図１及び図２を用いて上述したように、分離領域７４、７５にブレークダウン電流が流れることで、分離領域７４、７５及び基板７２の電位が変動するが、保護素子がバイポーラトランジスタ動作することで、分離領域７４、７５及び基板７２の電位変動幅を抑えることができる。そして、基板７２の電位変動により、他の素子形成領域に形成された半導体素子が誤動作することを防止することができる。
一方、例えば、ＭＯＳトランジスタ７１のドレイン電極用のパッドに正のＥＳＤサージが印加された場合、ＰＮ接合領域１００、１０１、１０２及びＰＮ接合領域１０３、１０４には順バイアスが印加される。この場合、上述したように、ＰＮ接合領域１０３、１０４側では、Ｎ型の拡散層９６、９７により低抵抗領域となる。また、Ｐ型の拡散層９４、９５及びＮ型の拡散層９６、９７が分離領域７４、７５に沿って配置されることで電流経路幅が広くなり、ＰＮ接合領域１０３、１０４側は、更に、低抵抗領域となる。この構造により、正のＥＳＤサージが印加されることで発生する電流は、主に、ＰＮ接合領域１０３、１０４を介して基板７２へと流入する。この際にも、ＰＮ接合領域１０３、１０４を有する保護素子がバイポーラトランジスタ動作することで、電流が基板７２へと流入する能力が向上する。そして、ＰＮ接合領域１００、１０１、１０２では、正のＥＳＤサージが印加されることで発生する電流の集中により破壊されることを防ぎ、ＭＯＳトランジスタ７１が保護される。
次に、本発明の一実施の形態である半導体装置の製造方法について、図１２〜図１８を参照し、詳細に説明する。図１２〜図１８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図１２〜図１８では、図３に示す半導体装置の製造方法について説明する。
先ず、図１２に示す如く、Ｐ型の単結晶シリコン基板７２を準備する。基板７２上にシリコン酸化膜１１０を形成し、Ｎ型の埋込拡散層７６の形成領域上に開口部が形成されるように、シリコン酸化膜１１０を選択的に除去する。そして、シリコン酸化膜１１０をマスクとして用い、基板７２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース１１１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層７６を形成した後、シリコン酸化膜１１０及び液体ソース１１１を除去する。
次に、図１３に示す如く、基板７２上にシリコン酸化膜１１２を形成し、シリコン酸化膜１１２上にフォトレジスト１１３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層１０５、１０６が形成される領域上のフォトレジスト１１３に開口部を形成する。その後、基板７２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト１１３を除去し、熱拡散し、Ｐ型の埋込拡散層１０５、１０６を形成した後、シリコン酸化膜１１２を除去する。
次に、図１４に示す如く、基板７２を気相エピタキシャル成長装置のサセプタ上に配置し、基板７２上にＮ型のエピタキシャル層７３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層７３の形成工程における熱処理により、Ｎ型の埋込拡散層７６及びＰ型の埋込拡散層１０５、１０６が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層７３にＰ型の拡散層９８、９９を形成する。エピタキシャル層７３上にシリコン酸化膜１１４を形成し、シリコン酸化膜１１４上にフォトレジスト１１５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９６、９７が形成される領域上のフォトレジスト１１５に開口部を形成する。そして、エピタキシャル層７３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト１１５を除去し、熱拡散し、Ｎ型の拡散層９６、９７を形成する。尚、Ｎ型の拡散層９６、９７の不純物濃度は、ＰＮ接合領域１０３、１０４（図３参照）の接合耐圧がＰＮ接合領域１００、１０１、１０２（図３参照）の接合耐圧より低くなるように調整される。
次に、図１５に示す如く、シリコン酸化膜１１４上にフォトレジスト１１６を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層９４、９５が形成される領域上のフォトレジスト１１６に開口部を形成する。そして、エピタキシャル層７３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト１１６を除去し、熱拡散し、Ｐ型の拡散層９４、９５を形成した後、シリコン酸化膜１１４を除去する。尚、Ｐ型の拡散層９４、９５の不純物濃度は、ＰＮ接合領域１０３、１０４（図３参照）の接合耐圧がＰＮ接合領域１００、１０１、１０２（図３参照）の接合耐圧より低くなるように調整される。
次に、図１６に示す如く、エピタキシャル層７３の所望の領域にＬＯＣＯＳ酸化膜９１、９２、９３を形成する。そして、エピタキシャル層７３表面にシリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を堆積する。公知のフォトリソグラフィ技術を用い、ポリシリコン膜及びタングステンシリコン膜を選択的に除去し、ゲート酸化膜８６及びゲート電極８７、８８、８９、９０を形成する。その後、ゲート酸化膜８６として用いられるシリコン酸化膜上にフォトレジスト１１７を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７７、７８、７９、８２、８３、８４、８５が形成される領域上のフォトレジスト１１７に開口部を形成する。そして、エピタキシャル層７３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１６〜１．０×１０１８（／ｃｍ２）でイオン注入する。フォトレジスト１１７を除去し、熱拡散し、Ｐ型の拡散層７７、７８、７９、８２、８３、８４、８５を形成する。
次に、図１７に示す如く、ゲート酸化膜８６として用いられるシリコン酸化膜上にフォトレジスト１１８を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８０、８１が形成される領域上のフォトレジスト１１８に開口部を形成する。そして、エピタキシャル層７３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト１１８を除去し、熱拡散し、Ｎ型の拡散層８０、８１を形成する。
次に、図１８に示す如く、エピタキシャル層７３上に絶縁層１１９として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１１９にコンタクトホール１２０、１２１、１２２、１２３、１２４、１２５を形成する。コンタクトホール１２０、１２１、１２２、１２３、１２４、１２５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ソース電極１２６、１２７、ドレイン電極１２８、１２９、１３０及びＰ型の拡散層９５と接続する電極１３１を形成する。
尚、本実施の形態では、Ｐ型の拡散層９４、９５とＰ型の拡散層７７、７８、７９とを別工程で形成する場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層７７、７８、７９、９４、９５を共用工程で形成する場合でもよい。この場合には、Ｐ型の拡散層７７、７８、７９、９４、９５は、同条件により形成された拡散層となり、不純物濃度が同一の拡散層となる。その結果、Ｎ型の拡散層９６、９７の形成条件、例えば、不純物濃度を調整することで、ＰＮ接合領域１０３、１０４の接合耐圧がＰＮ接合領域１００、１０１、１０２の接合耐圧より低くなるように調整される。つまり、Ｎ型の拡散層９６、９７の形成条件により接合耐圧が決定されるので、接合耐圧の調整が容易となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の保護素子の特性を説明する図である。 本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ Ｎチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
４ 分離領域
５ 分離領域
３２ ＰＮ接合領域
３３ ＰＮ接合領域
３４ ＰＮ接合領域
３５ ＰＮ接合領域
７１ Ｐチャネル型ＭＯＳトランジスタ

Claims (12)

  1. 一導電型の半導体基板上に積層された１層または複数層の逆導電型のエピタキシャル層と、
    前記エピタキシャル層を区画する分離領域と、
    前記分離領域で区画された一領域の前記エピタキシャル層に形成されたＭＯＳトランジスタと、
    前記ＭＯＳトランジスタを構成する拡散層と前記エピタキシャル層との第１の接合領域と、
    前記一領域を囲む前記分離領域を利用し、前記一領域内に形成され、前記第１の接合領域の接合耐圧よりも低い第２の接合領域を有する保護素子とを有することを特徴とする半導体装置。
  2. 前記第２の接合領域は、前記ＭＯＳトランジスタのバックゲート領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、
    前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の一導電型の拡散層は、前記分離領域を構成する拡散層であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の一導電型の拡散層及び前記逆導電型の拡散層は、前記分離領域の形成領域に合わせて、前記ＭＯＳトランジスタの形成領域の周囲に一環状に配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記保護素子は、バイポーラトランジスタ動作することを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 前記第２の接合領域は、前記ＭＯＳトランジスタのドレイン領域として用いられる拡散層と配線接続する第１の一導電型の拡散層と前記エピタキシャル層に形成された逆導電型の拡散層とにより形成され、
    前記逆導電型の拡散層は、前記半導体基板と接続する第２の一導電型の拡散層と重畳して配置されていることを特徴とする請求項２に記載の半導体装置。
  7. 前記第２の一導電型の拡散層は、前記分離領域を構成する拡散層であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の一導電型の拡散層及び前記逆導電型の拡散層は、前記分離領域の形成領域に合わせて、前記ＭＯＳトランジスタの形成領域の周囲に一環状に配置されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記保護素子は、バイポーラトランジスタ動作することを特徴とする請求項６に記載の半導体装置。
  10. 一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にＭＯＳトランジスタを形成する半導体装置の製造方法において、
    前記一領域内の前記ＭＯＳトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、
    前記エピタキシャル層上で前記ＭＯＳトランジスタのバックゲート領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする半導体装置の製造方法。
  11. 前記ＭＯＳトランジスタのバックゲート領域としての拡散層と前記第１の一導電型の拡散層とを共用工程で形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 一導電型の半導体基板上に１層または複数層の逆導電型のエピタキシャル層を形成し、前記エピタキシャル層を複数の素子形成領域に区分する分離領域を形成し、前記複数の素子形成領域の一領域にＭＯＳトランジスタを形成する半導体装置の製造方法において、
    前記一領域内の前記ＭＯＳトランジスタの形成領域の周囲に第１の一導電型の拡散層を形成し、前記第１の一導電型の拡散層及び前記分離領域を構成する第２の一導電型の拡散層のそれぞれとその一部の領域を重畳させる逆導電型の拡散層を形成し、
    前記エピタキシャル層上で前記ＭＯＳトランジスタのドレイン領域としての拡散層と前記第１の一導電型の拡散層とを配線層により接続することを特徴とする半導体装置の製造方法。
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