JPH03240272A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03240272A JPH03240272A JP3764590A JP3764590A JPH03240272A JP H03240272 A JPH03240272 A JP H03240272A JP 3764590 A JP3764590 A JP 3764590A JP 3764590 A JP3764590 A JP 3764590A JP H03240272 A JPH03240272 A JP H03240272A
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- 239000000758 substrate Substances 0.000 claims abstract description 29
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- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、詳しくは、絶縁ゲート形電界効
果トランジスタ（ＭＯＳＦＥＴ）に関するものである。
果トランジスタ（ＭＯＳＦＥＴ）に関するものである。
従来の技術
従来はイグナイタ用パワー素子としては、第３図に記載
のように、バイポーラ型ダーリントントランジスタ１５
が用いられ、パワー素子が停止したとき、内蔵している
ダイオード１７が降伏して、イグナイタ１８の回路のト
ランス１４の一次側に蓄積されたエネルギーを放出して
いる。また、一部では上記のダーリントントランジスタ
１５に替わって第４図のように、縦型パワーＭＯ８ＦＥ
Ｔ２０が使用されているが、この場合も、ドレイン−ソ
ース間にダイオード１７を並列接続して使用している。
のように、バイポーラ型ダーリントントランジスタ１５
が用いられ、パワー素子が停止したとき、内蔵している
ダイオード１７が降伏して、イグナイタ１８の回路のト
ランス１４の一次側に蓄積されたエネルギーを放出して
いる。また、一部では上記のダーリントントランジスタ
１５に替わって第４図のように、縦型パワーＭＯ８ＦＥ
Ｔ２０が使用されているが、この場合も、ドレイン−ソ
ース間にダイオード１７を並列接続して使用している。
発明が解決しようとする課題
上記記載の従来の構成では、バイポーラ型トランジスタ
を使う限り、トランジスタが高温になると熱暴走の危険
があり、高信頼性を要求される自動車用電装部品として
は、適切とはいえない。また、ＭＯＳＦＥＴを使用する
場合、外付けのダイオードが必要であり、部品点数が増
加する欠点がある。さらに、バイポーラトランジスタや
縦型のパワーＭＯ８ＦＥＴでは周辺回路を取り込んだ集
積化が困難である。
を使う限り、トランジスタが高温になると熱暴走の危険
があり、高信頼性を要求される自動車用電装部品として
は、適切とはいえない。また、ＭＯＳＦＥＴを使用する
場合、外付けのダイオードが必要であり、部品点数が増
加する欠点がある。さらに、バイポーラトランジスタや
縦型のパワーＭＯ８ＦＥＴでは周辺回路を取り込んだ集
積化が困難である。
課題を解決するための手段
上記の課題を解決するため本発明は、Ｐ型基板に横型Ｎ
チャネルＭＯ８ＦＥＴを形成したもので、この横型ＭＯ
３ＦＥＴは、高耐圧化のためソースコンタクト領域とド
レインコンタクト領域との間に延長ドレイン領域を形成
し、この延長ドレイン領域とソースコンタクト領域との
間のＰ型半導体基板をチャネル領域とする。そして、ド
レイン−ソース間の耐圧（Ｖｏｓｓ）よりも、ドレイン
コンタクト領域とＰ型半導体基板間の耐圧が低くなるよ
うにＰ型半導体基板濃度を設定し、ドレイン−ソース間
に逆電圧を印加したときの降伏が、上記ドレインコンタ
クト領域−Ｐ型半導体基板間の接合で起こるように構成
したものである。
チャネルＭＯ８ＦＥＴを形成したもので、この横型ＭＯ
３ＦＥＴは、高耐圧化のためソースコンタクト領域とド
レインコンタクト領域との間に延長ドレイン領域を形成
し、この延長ドレイン領域とソースコンタクト領域との
間のＰ型半導体基板をチャネル領域とする。そして、ド
レイン−ソース間の耐圧（Ｖｏｓｓ）よりも、ドレイン
コンタクト領域とＰ型半導体基板間の耐圧が低くなるよ
うにＰ型半導体基板濃度を設定し、ドレイン−ソース間
に逆電圧を印加したときの降伏が、上記ドレインコンタ
クト領域−Ｐ型半導体基板間の接合で起こるように構成
したものである。
作用
上記構成によると、ＭＯＳＦＥＴのドレイン−ソース間
に、ドレインコンタクト領域とＰ型半導体基板とからな
るダイオードが存在し、ドレイン−ソース間に逆電圧が
印加されたとき、ＭＯＳＦＥＴよりも先にこのダイオー
ドが降伏することになる。このダイオードの接合面はフ
ラットであり、熱破壊しにくいことから、従来の技術で
記載したようなＭＯＳＦＥＴのドレイン−ソース間に並
列接続する外付はダイオードは不必要となる。また、Ｐ
型半導体基板は接地されるため、同一基板中にＣＭＯ８
回路をつくり込むことができることから１周辺回路を同
一チップ内に内蔵でき、ＭＯＳＦＥＴの高機能化を容易
に実現することができる。
に、ドレインコンタクト領域とＰ型半導体基板とからな
るダイオードが存在し、ドレイン−ソース間に逆電圧が
印加されたとき、ＭＯＳＦＥＴよりも先にこのダイオー
ドが降伏することになる。このダイオードの接合面はフ
ラットであり、熱破壊しにくいことから、従来の技術で
記載したようなＭＯＳＦＥＴのドレイン−ソース間に並
列接続する外付はダイオードは不必要となる。また、Ｐ
型半導体基板は接地されるため、同一基板中にＣＭＯ８
回路をつくり込むことができることから１周辺回路を同
一チップ内に内蔵でき、ＭＯＳＦＥＴの高機能化を容易
に実現することができる。
実施例
第１図に本発明の実施例装置の断面図を示す。
この図中、１はソース端子、２はゲート端子、３はドレ
イン端子、４はソース電極、５はゲート電極用多結晶シ
リコン、６はドレイン電極、７，８は酸化シリコン膜、
９は延長ドレイン領域、１０はドレインコンタクト領域
、１１はソースコンタクト領域、１２は基板とのコンタ
クト領域、１３はＰ型半導体基板を示している。この実
施例装置は、Ｐ型基板１３に横型ＮチャネルＭＯ８ＦＥ
Ｔを形成したものであり、この横型ＭＯ８ＦＥＴは、ソ
ースコンタクト領域１１とドレインコンタクト領域１０
との間に延長ドレイン領域９を形成し、この延長ドレイ
ン領域９とソースコンタクト領域１１との間のＰ型半導
体基板１１をチャネル領域とする。そして、Ｐ型半導体
基板１１の不純物濃度は、ドレイン−ソース間耐圧（Ｖ
ＤＳＳ ）よりも、ドレインコンタクト領域１０とＰ型
半導体基板１１との間の耐圧が低くなるように設定され
る。これにより、このＭＯＳＦＥＴのドレイン−ソース
間に逆電圧を印加したときの降伏がドレインコンタクト
領域１０とＰ型半導体基板１１との間の接合で起こり、
同ＭＯ８ＦＥＴの破壊を防ぐことができる。
イン端子、４はソース電極、５はゲート電極用多結晶シ
リコン、６はドレイン電極、７，８は酸化シリコン膜、
９は延長ドレイン領域、１０はドレインコンタクト領域
、１１はソースコンタクト領域、１２は基板とのコンタ
クト領域、１３はＰ型半導体基板を示している。この実
施例装置は、Ｐ型基板１３に横型ＮチャネルＭＯ８ＦＥ
Ｔを形成したものであり、この横型ＭＯ８ＦＥＴは、ソ
ースコンタクト領域１１とドレインコンタクト領域１０
との間に延長ドレイン領域９を形成し、この延長ドレイ
ン領域９とソースコンタクト領域１１との間のＰ型半導
体基板１１をチャネル領域とする。そして、Ｐ型半導体
基板１１の不純物濃度は、ドレイン−ソース間耐圧（Ｖ
ＤＳＳ ）よりも、ドレインコンタクト領域１０とＰ型
半導体基板１１との間の耐圧が低くなるように設定され
る。これにより、このＭＯＳＦＥＴのドレイン−ソース
間に逆電圧を印加したときの降伏がドレインコンタクト
領域１０とＰ型半導体基板１１との間の接合で起こり、
同ＭＯ８ＦＥＴの破壊を防ぐことができる。
第２図に本発明のＭＯＳＦＥＴとＣＭＯ８回路とを単一
のチップ内に形成した半導体装置の断面図を示す。この
図中、２４はドレイン端子、２５はゲート端子、２６は
ソース端子、２７はゲート電極用多結晶シリコン膜、２
８はドレイン電極、２９はソース電極、３０はドレイン
領域、３１はソース領域、３２は基板とのコンタクト領
域、３３は酸化シリコン膜、ＣＭＯ８，？チャネルトラ
ンジスタについては、３４はドレイン端子、３５はゲー
ト端子、３６はソース端子、３７はドレイン電極、３８
はソース電極、３９はゲート電極、４０はドレイン領域
、４１はＮウェル領域、４２はソース領域、４３はＮウ
ェルとのコンタクト領域、出力用パワーＭＯＳＦＥＴに
ついては、４４．４８はソース端子、４５．４７はゲー
ト端子、４６はドレイン端子、４９．５１はソース電極
、５０はドレイン電極、５２．５３はゲート電極、５５
．５９はソース領域、５４．６０は基板とのコンタクト
領域、５６．５８は延長ドレイン領域、５７はドレイン
コンタクト領域、６１は低濃度層のＰ型半導体基板、６
２は高濃度層のＰ型半導体基板を示している。この実施
例装置は、Ｐ型半導体基板濃度を６、 ５ Ｘ １０”
０１１−３とし、延長ドレイン領域長さを５０μｍとす
ることでドレイン基板間のダイオードの降伏電圧は３８
０Ｖ、ＭＯＳＦＥＴのＶ ＤＳＳの実力値は４５０Ｖと
なった。またＣＭＯ８回路を同一基板中に内蔵すること
により、過電流検出回路、過熱保護回路と異常時出力用
ＭＯ８ＦＥＴを停止させるための論理回路を同一チップ
内に作成した。
のチップ内に形成した半導体装置の断面図を示す。この
図中、２４はドレイン端子、２５はゲート端子、２６は
ソース端子、２７はゲート電極用多結晶シリコン膜、２
８はドレイン電極、２９はソース電極、３０はドレイン
領域、３１はソース領域、３２は基板とのコンタクト領
域、３３は酸化シリコン膜、ＣＭＯ８，？チャネルトラ
ンジスタについては、３４はドレイン端子、３５はゲー
ト端子、３６はソース端子、３７はドレイン電極、３８
はソース電極、３９はゲート電極、４０はドレイン領域
、４１はＮウェル領域、４２はソース領域、４３はＮウ
ェルとのコンタクト領域、出力用パワーＭＯＳＦＥＴに
ついては、４４．４８はソース端子、４５．４７はゲー
ト端子、４６はドレイン端子、４９．５１はソース電極
、５０はドレイン電極、５２．５３はゲート電極、５５
．５９はソース領域、５４．６０は基板とのコンタクト
領域、５６．５８は延長ドレイン領域、５７はドレイン
コンタクト領域、６１は低濃度層のＰ型半導体基板、６
２は高濃度層のＰ型半導体基板を示している。この実施
例装置は、Ｐ型半導体基板濃度を６、 ５ Ｘ １０”
０１１−３とし、延長ドレイン領域長さを５０μｍとす
ることでドレイン基板間のダイオードの降伏電圧は３８
０Ｖ、ＭＯＳＦＥＴのＶ ＤＳＳの実力値は４５０Ｖと
なった。またＣＭＯ８回路を同一基板中に内蔵すること
により、過電流検出回路、過熱保護回路と異常時出力用
ＭＯ８ＦＥＴを停止させるための論理回路を同一チップ
内に作成した。
発明の効果
本発明を用いることで、イグナイタ用パワー素子として
外付は部品なしに、ＭＯＳＦＥＴを使用でき、高信頼性
化がはかれるだけでなく、同一チップ上に容易にＣＭＯ
８回路を内蔵でき高機能化をはかれる。
外付は部品なしに、ＭＯＳＦＥＴを使用でき、高信頼性
化がはかれるだけでなく、同一チップ上に容易にＣＭＯ
８回路を内蔵でき高機能化をはかれる。
第１図は本発明実施例装置の断面図、第２図は本発明の
他の実施例装置の断面図、第３図および第４図は、それ
ぞれ、従来の各イグナイタの等価回路図である。 １・・・・・・ソース、２・・・・・・ゲート、３・・
・・・・ドレイン、４・・・・・・ソース電極、５・・
・・・・ドレイン電極、６・・・・・・ドレイン電極、
７．８・・・・・・酸化シリコン膜、９・・・・・・延
長ドレイン領域、１０・・・・・・ドレインコンタクト
領域、１１・・・・・・ソースコンタクト領域、１２・
・・・・・基板とのコンタクト領域、１３・・・・・・
Ｐ型半導体基板。
他の実施例装置の断面図、第３図および第４図は、それ
ぞれ、従来の各イグナイタの等価回路図である。 １・・・・・・ソース、２・・・・・・ゲート、３・・
・・・・ドレイン、４・・・・・・ソース電極、５・・
・・・・ドレイン電極、６・・・・・・ドレイン電極、
７．８・・・・・・酸化シリコン膜、９・・・・・・延
長ドレイン領域、１０・・・・・・ドレインコンタクト
領域、１１・・・・・・ソースコンタクト領域、１２・
・・・・・基板とのコンタクト領域、１３・・・・・・
Ｐ型半導体基板。
Claims (2)
- （１）Ｐ型半導体基板に形成したＮチャネルＭＯＳＦＥ
Ｔで、ソースコンタクト領域とドレインコンタクト領域
の間に、前記ドレインコンタクト領域に接して延長ドレ
イン領域を有し、前記延長ドレイン領域と前記ソースコ
ンタクト領域間のＰ型半導体表面をチャネル領域とし、
この上にゲート酸化膜、上記ゲート酸化膜上にゲート電
極を有することを特徴とする半導体装置。 - （２）Ｐ型半導体基板が下層の高濃度領域と上層の低濃
度領域からなり、ＭＯＳＦＥＴが上記上層中に形成され
たことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3764590A JPH03240272A (ja) | 1990-02-19 | 1990-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3764590A JPH03240272A (ja) | 1990-02-19 | 1990-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240272A true JPH03240272A (ja) | 1991-10-25 |
Family
ID=12503388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3764590A Pending JPH03240272A (ja) | 1990-02-19 | 1990-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294614A (ja) * | 2006-04-24 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-02-19 JP JP3764590A patent/JPH03240272A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294614A (ja) * | 2006-04-24 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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