JPH09102556A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09102556A JPH09102556A JP7276137A JP27613795A JPH09102556A JP H09102556 A JPH09102556 A JP H09102556A JP 7276137 A JP7276137 A JP 7276137A JP 27613795 A JP27613795 A JP 27613795A JP H09102556 A JPH09102556 A JP H09102556A
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Abstract
(57)【要約】
【課題】 新たな製造工程を追加することなく、アバラ
ンシエブレークダウンによる接合破壊の発生を防止でき
る半導体装置およびその製造方法を提供する。 【解決手段】 静電気保護素子領域４０において、Ｐ型
ウエル層４２の表面近傍には、Ｎ型不純物からなる静電
気保護抵抗層４３が形成されている。静電気保護抵抗層
４３はＮＭＯＳＦＥＴ領域３０のソース層３４およびド
レイン層３５と同時に形成される。静電気保護抵抗層４
３の底部の一部にはＮ型不純物による電流流出層４３ａ
が設けられている。電流流出層４３ａはＰ+ 型埋め込み
層４１に接する位置まで深く形成されており、Ｐ+ 型埋
め込み層４１との間で高濃度ＰＮ接合４４を形成してい
る。過大な電圧が印加され静電気保護抵抗層４３にアバ
ランシエブレークダウンが発生したときには、その電流
が高濃度ＰＮ接合４４を通じて縦方向（下方向）に流れ
る。
ンシエブレークダウンによる接合破壊の発生を防止でき
る半導体装置およびその製造方法を提供する。 【解決手段】 静電気保護素子領域４０において、Ｐ型
ウエル層４２の表面近傍には、Ｎ型不純物からなる静電
気保護抵抗層４３が形成されている。静電気保護抵抗層
４３はＮＭＯＳＦＥＴ領域３０のソース層３４およびド
レイン層３５と同時に形成される。静電気保護抵抗層４
３の底部の一部にはＮ型不純物による電流流出層４３ａ
が設けられている。電流流出層４３ａはＰ+ 型埋め込み
層４１に接する位置まで深く形成されており、Ｐ+ 型埋
め込み層４１との間で高濃度ＰＮ接合４４を形成してい
る。過大な電圧が印加され静電気保護抵抗層４３にアバ
ランシエブレークダウンが発生したときには、その電流
が高濃度ＰＮ接合４４を通じて縦方向（下方向）に流れ
る。
Description
【０００１】
【発明の属する技術分野】本発明は内部回路を静電気か
ら保護するための静電気保護素子を有する半導体装置お
よびその製造方法に関する。
ら保護するための静電気保護素子を有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】回路パターンの超微細化が進むにつれて
半導体デバイスは静電気に弱くなり、この静電気から内
部回路を保護することが、半導体装置を製造する上で重
要な課題となっている。その対策の一つとして、図６に
示したように、半導体装置の入出力端子２と内部回路３
との間に静電気保護回路１を挿入する方法がある。この
静電気保護回路１は、入出力端子２にアノード側が接続
されると共にカソード側が電源端子４に接続された正保
護ダイオード５と、入出力端子２にカソード側が接続さ
れると共にアノード側がグランド端子６に接続された負
保護ダイオード７と、入出力端子２と内部回路３との間
に挿入接続された静電気保護抵抗８とにより構成されて
いる。
半導体デバイスは静電気に弱くなり、この静電気から内
部回路を保護することが、半導体装置を製造する上で重
要な課題となっている。その対策の一つとして、図６に
示したように、半導体装置の入出力端子２と内部回路３
との間に静電気保護回路１を挿入する方法がある。この
静電気保護回路１は、入出力端子２にアノード側が接続
されると共にカソード側が電源端子４に接続された正保
護ダイオード５と、入出力端子２にカソード側が接続さ
れると共にアノード側がグランド端子６に接続された負
保護ダイオード７と、入出力端子２と内部回路３との間
に挿入接続された静電気保護抵抗８とにより構成されて
いる。
【０００３】この静電気保護回路１では、入出力端子２
に電源よりも高電位の静電気が印加されると、その静電
気は正保護ダイオード５により電源端子５を介して放電
される。一方、グランド端子６よりも低電位の静電気が
印加されると、その静電気は負保護ダイオード７により
グランド端子６を介して放電される。また、静電気保護
抵抗８によって電圧を降下させて内部回路３を静電気か
ら保護する。
に電源よりも高電位の静電気が印加されると、その静電
気は正保護ダイオード５により電源端子５を介して放電
される。一方、グランド端子６よりも低電位の静電気が
印加されると、その静電気は負保護ダイオード７により
グランド端子６を介して放電される。また、静電気保護
抵抗８によって電圧を降下させて内部回路３を静電気か
ら保護する。
【０００４】ところで、このような静電気保護回路１で
は、製造工程を増やさずに形成する必要上、内部回路３
を構成する素子の不純物層と同時に不純物層を形成し、
この不純物層により静電気保護抵抗８などを形成するの
が一般的である。
は、製造工程を増やさずに形成する必要上、内部回路３
を構成する素子の不純物層と同時に不純物層を形成し、
この不純物層により静電気保護抵抗８などを形成するの
が一般的である。
【０００５】図７（ａ）はこのような静電気保護抵抗８
を含む従来のＢｉＣＭＯＳ半導体装置１００の断面構造
を表すものである。また、図７（ｂ）は図７（ａ）に示
したＢｉＣＭＯＳ半導体装置１００を上から見た場合の
主な素子のパターン構成を表すものである。
を含む従来のＢｉＣＭＯＳ半導体装置１００の断面構造
を表すものである。また、図７（ｂ）は図７（ａ）に示
したＢｉＣＭＯＳ半導体装置１００を上から見た場合の
主な素子のパターン構成を表すものである。
【０００６】このＢｉＣＭＯＳ半導体装置１００は、単
一のＰ型シリコン基板１１１上に内部回路としてのＮＰ
Ｎトランジスタ領域１２０およびＮＭＯＳＦＥＴ領域１
３０と、ＮＰＮトランジスタ領域１２０およびＮＭＯＳ
ＦＥＴ領域１３０を保護するための静電気保護素子領域
１４０とを備えている。
一のＰ型シリコン基板１１１上に内部回路としてのＮＰ
Ｎトランジスタ領域１２０およびＮＭＯＳＦＥＴ領域１
３０と、ＮＰＮトランジスタ領域１２０およびＮＭＯＳ
ＦＥＴ領域１３０を保護するための静電気保護素子領域
１４０とを備えている。
【０００７】ＮＰＮトランジスタ領域１２０には、Ｐ型
シリコン基板１１１内にＮ+ 型埋め込み層１２１が形成
され、さらにこのＮ+ 型埋め込み層１２１上にはＮ型シ
リコン単結晶層１２２が形成されている。Ｎ型シリコン
単結晶層１２２の表面近傍にはＰ型不純物層からなるベ
ース層１２４が形成されている。このベース層１２４の
内部にはＮ型不純物からなるエミッタ層１２３が形成さ
れている。Ｎ型シリコン単結晶層１２２の表面近傍には
更にＮ型不純物からなるコレクタコンタクト層１２５が
形成され、このコレクタコンタクト層１２５の下部には
Ｎ型不純物からなるコレクタプラグ層１２６が形成され
ている。また、Ｐ型シリコン基板１１１の表面にはシリ
コン酸化膜１５０が形成されており、このシリコン酸化
膜１５０に設けられたコンタクトホール１５１〜１５３
を介してアルミニウム電極１６１とエミッタ層１２３、
アルミニウム電極１６２とベース層１２４、アルミニウ
ム電極１６３とコレクタコンタクト層１２５とが電気的
に接続されている。
シリコン基板１１１内にＮ+ 型埋め込み層１２１が形成
され、さらにこのＮ+ 型埋め込み層１２１上にはＮ型シ
リコン単結晶層１２２が形成されている。Ｎ型シリコン
単結晶層１２２の表面近傍にはＰ型不純物層からなるベ
ース層１２４が形成されている。このベース層１２４の
内部にはＮ型不純物からなるエミッタ層１２３が形成さ
れている。Ｎ型シリコン単結晶層１２２の表面近傍には
更にＮ型不純物からなるコレクタコンタクト層１２５が
形成され、このコレクタコンタクト層１２５の下部には
Ｎ型不純物からなるコレクタプラグ層１２６が形成され
ている。また、Ｐ型シリコン基板１１１の表面にはシリ
コン酸化膜１５０が形成されており、このシリコン酸化
膜１５０に設けられたコンタクトホール１５１〜１５３
を介してアルミニウム電極１６１とエミッタ層１２３、
アルミニウム電極１６２とベース層１２４、アルミニウ
ム電極１６３とコレクタコンタクト層１２５とが電気的
に接続されている。
【０００８】ＮＭＯＳＦＥＴ形成領域１３０には、Ｐ型
シリコン基板１１１内にＰ+ 型埋め込み層１３１が形成
され、更にこのＰ+ 型埋め込み層１３１の上にはＰ型ウ
エル層１３２が形成されている。このＰ型ウエル層１３
２の上には、シリコン酸化膜１５０ａ（ゲート酸化膜）
を介して多結晶シリコン膜からなるゲート電極１３３が
形成されている。Ｐ型ウエル層１３２の表面近傍のうち
ゲート電極１３３の両側の領域には、Ｎ+ 型不純物層か
らなるソース層１３４およびドレイン層１３５がそれぞ
れ形成されている。Ｐ型シリコン基板１１１の上には、
ＮＰＮトランジスタ領域１２０と同様にシリコン酸化膜
１５０が形成されており、このシリコン酸化膜１５０に
設けられたコンタクトホール１５４，１５５を介してア
ルミニウム電極１６４とソース層１３４、アルミニウム
電極１６５とドレイン層１３５とがそれぞれ電気的に接
続されている。
シリコン基板１１１内にＰ+ 型埋め込み層１３１が形成
され、更にこのＰ+ 型埋め込み層１３１の上にはＰ型ウ
エル層１３２が形成されている。このＰ型ウエル層１３
２の上には、シリコン酸化膜１５０ａ（ゲート酸化膜）
を介して多結晶シリコン膜からなるゲート電極１３３が
形成されている。Ｐ型ウエル層１３２の表面近傍のうち
ゲート電極１３３の両側の領域には、Ｎ+ 型不純物層か
らなるソース層１３４およびドレイン層１３５がそれぞ
れ形成されている。Ｐ型シリコン基板１１１の上には、
ＮＰＮトランジスタ領域１２０と同様にシリコン酸化膜
１５０が形成されており、このシリコン酸化膜１５０に
設けられたコンタクトホール１５４，１５５を介してア
ルミニウム電極１６４とソース層１３４、アルミニウム
電極１６５とドレイン層１３５とがそれぞれ電気的に接
続されている。
【０００９】静電気保護素子領域１４０には、Ｐ型シリ
コン基板１１１の内部にＰ+ 型埋め込み層１４１が形成
され、さらにこのＰ+ 型埋め込み層１４１上にＰ型ウエ
ル層１４２が形成されている。Ｐ型ウエル層１４２の表
面近傍には、Ｎ+ 型不純物層からなる静電気保護抵抗層
１４３が形成されている。この静電気保護抵抗層１４３
は、図６に示した静電気保護回路１における静電気保護
抵抗８に相当するものである。なお、この静電気保護抵
抗層１４３は図６に示した負保護ダイオード７も兼ねて
いる。Ｐ型シリコン基板１１１の上には、ＮＰＮトラン
ジスタ領域１２０と同様にシリコン酸化膜１５０が形成
されており、このシリコン酸化膜１５０に設けられたコ
ンタクトホール１５６，１５７を介して静電気保護抵抗
層１４３とアルミニウム電極１６６，１６７とが電気的
に接続されている。
コン基板１１１の内部にＰ+ 型埋め込み層１４１が形成
され、さらにこのＰ+ 型埋め込み層１４１上にＰ型ウエ
ル層１４２が形成されている。Ｐ型ウエル層１４２の表
面近傍には、Ｎ+ 型不純物層からなる静電気保護抵抗層
１４３が形成されている。この静電気保護抵抗層１４３
は、図６に示した静電気保護回路１における静電気保護
抵抗８に相当するものである。なお、この静電気保護抵
抗層１４３は図６に示した負保護ダイオード７も兼ねて
いる。Ｐ型シリコン基板１１１の上には、ＮＰＮトラン
ジスタ領域１２０と同様にシリコン酸化膜１５０が形成
されており、このシリコン酸化膜１５０に設けられたコ
ンタクトホール１５６，１５７を介して静電気保護抵抗
層１４３とアルミニウム電極１６６，１６７とが電気的
に接続されている。
【００１０】そして、このような構成を有する従来のＢ
ｉＣＭＯＳ半導体装置１００では、静電気保護素子領域
１４０のＰ+ 型埋め込み層１４１，Ｐ型ウエル層１４２
を、ＮＭＯＳＦＥＴ形成領域１３０のＰ+ 型埋め込み層
１３１，Ｐ型ウエル層１３２と共にそれぞれ同一のＰ型
不純物により形成し、また、静電気保護抵抗層１４３を
ＮＭＯＳＦＥＴ形成領域１３０のソース層１３４および
ドレイン層１３５と共に同一のＮ型不純物により形成す
るようになっていた。
ｉＣＭＯＳ半導体装置１００では、静電気保護素子領域
１４０のＰ+ 型埋め込み層１４１，Ｐ型ウエル層１４２
を、ＮＭＯＳＦＥＴ形成領域１３０のＰ+ 型埋め込み層
１３１，Ｐ型ウエル層１３２と共にそれぞれ同一のＰ型
不純物により形成し、また、静電気保護抵抗層１４３を
ＮＭＯＳＦＥＴ形成領域１３０のソース層１３４および
ドレイン層１３５と共に同一のＮ型不純物により形成す
るようになっていた。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
ＢｉＣＭＯＳ半導体装置１００では、静電気保護抵抗層
１４３の全体がＰ型ウエル層１４２の中に形成されてお
り、静電気保護抵抗層１４３では、Ｐ型ウエル層１４２
の表面近傍の接合濃度が内部の接合濃度よりも必然的に
高くなっている。そのため、静電気保護抵抗層１４３に
過大な電圧が加わりアバランシエブレークダウン(avala
nche breakdown) が発生すると、その電流が静電気保護
抵抗層１４３の表面近傍の接合部分に集中しやすいとい
う問題があった。更に、静電気保護抵抗層１４３がＮＭ
ＯＳＦＥＴ形成領域１３０のソース層１３４およびドレ
イン層１３５と同一の不純物層で形成されているので、
接合深さが０．１〜０．２μｍと浅くなっており、パタ
ーン形状に起因して電界集中を生じやすいという問題が
あった。このようなことから従来の静電気保護抵抗層１
４３では、表面近傍の接合部分の角部（例えば図７
（ｂ）にＡで示す部分）にアバランシエブレークダウン
による電流が集中しやすく、その結果接合破壊が生じ、
静電気保護抵抗層１４３が不可逆的に破壊されてしま
い、内部回路３のＢｉＣＭＯＳ回路を静電気から確実に
保護することができないという問題があった。
ＢｉＣＭＯＳ半導体装置１００では、静電気保護抵抗層
１４３の全体がＰ型ウエル層１４２の中に形成されてお
り、静電気保護抵抗層１４３では、Ｐ型ウエル層１４２
の表面近傍の接合濃度が内部の接合濃度よりも必然的に
高くなっている。そのため、静電気保護抵抗層１４３に
過大な電圧が加わりアバランシエブレークダウン(avala
nche breakdown) が発生すると、その電流が静電気保護
抵抗層１４３の表面近傍の接合部分に集中しやすいとい
う問題があった。更に、静電気保護抵抗層１４３がＮＭ
ＯＳＦＥＴ形成領域１３０のソース層１３４およびドレ
イン層１３５と同一の不純物層で形成されているので、
接合深さが０．１〜０．２μｍと浅くなっており、パタ
ーン形状に起因して電界集中を生じやすいという問題が
あった。このようなことから従来の静電気保護抵抗層１
４３では、表面近傍の接合部分の角部（例えば図７
（ｂ）にＡで示す部分）にアバランシエブレークダウン
による電流が集中しやすく、その結果接合破壊が生じ、
静電気保護抵抗層１４３が不可逆的に破壊されてしま
い、内部回路３のＢｉＣＭＯＳ回路を静電気から確実に
保護することができないという問題があった。
【００１２】このような接合破壊の発生を防止する方法
としては、静電気保護抵抗層１４３を、内部回路３のソ
ース層１３４およびドレイン層１３５とは別の工程によ
って製造し、接合破壊が発生しにくい構造とする方法が
ある。しかし、これでは製造工程の増加を招き、製造コ
ストが高くなると共に製造工程が煩雑となってしまうと
いう問題があった。
としては、静電気保護抵抗層１４３を、内部回路３のソ
ース層１３４およびドレイン層１３５とは別の工程によ
って製造し、接合破壊が発生しにくい構造とする方法が
ある。しかし、これでは製造工程の増加を招き、製造コ
ストが高くなると共に製造工程が煩雑となってしまうと
いう問題があった。
【００１３】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、アバランシエブレークダウンによる
接合破壊の発生を防止でき、確実に内部回路を保護する
ことができる半導体装置を提供することにある。
ので、その課題は、アバランシエブレークダウンによる
接合破壊の発生を防止でき、確実に内部回路を保護する
ことができる半導体装置を提供することにある。
【００１４】本発明は、また、製造工程を追加すること
なく、アバランシエブレークダウンによる接合破壊の発
生を防止でき、確実に内部回路を保護することができる
半導体装置の製造方法を提供することを課題とする。
なく、アバランシエブレークダウンによる接合破壊の発
生を防止でき、確実に内部回路を保護することができる
半導体装置の製造方法を提供することを課題とする。
【００１５】
【課題を解決するための手段】本発明による半導体装置
は、内部に表面領域よりも不純物濃度の高い第１導電型
の高濃度不純物層が形成されてなる第１導電型の半導体
基板と、この半導体基板の表面近傍に形成されると共
に、その一部が前記半導体基板の内部に形成された高濃
度不純物層と接して高濃度のＰＮ接合を形成する第２導
電型の高濃度不純物層からなる静電気保護層とを備えて
いる。
は、内部に表面領域よりも不純物濃度の高い第１導電型
の高濃度不純物層が形成されてなる第１導電型の半導体
基板と、この半導体基板の表面近傍に形成されると共
に、その一部が前記半導体基板の内部に形成された高濃
度不純物層と接して高濃度のＰＮ接合を形成する第２導
電型の高濃度不純物層からなる静電気保護層とを備えて
いる。
【００１６】より具体的には、前記半導体基板の表面が
第１導電型で低濃度のウエル層により形成されると共
に、前記第１導電型の高濃度不純物層は前記ウエル層の
直下に形成された埋め込み層であり、前記静電気保護層
が、前記ウエル層内において前記ウエル層との間で低濃
度のＰＮ接合を形成する静電気保護抵抗層と、この静電
気保護抵抗層の一部をなし、かつ前記静電気保護抵抗層
よりも高濃度に形成されると共に前記埋め込み層との間
において高濃度のＰＮ接合を形成する少なくとも１つの
電流流出層とにより構成される。
第１導電型で低濃度のウエル層により形成されると共
に、前記第１導電型の高濃度不純物層は前記ウエル層の
直下に形成された埋め込み層であり、前記静電気保護層
が、前記ウエル層内において前記ウエル層との間で低濃
度のＰＮ接合を形成する静電気保護抵抗層と、この静電
気保護抵抗層の一部をなし、かつ前記静電気保護抵抗層
よりも高濃度に形成されると共に前記埋め込み層との間
において高濃度のＰＮ接合を形成する少なくとも１つの
電流流出層とにより構成される。
【００１７】本発明による半導体装置は、更に、内部回
路としてＭＩＳトランジスタを含み、静電気保護抵抗層
が、ＭＩＳトランジスタのソース層およびドレイン層と
同一の不純物により形成され、かつ同一の深さを有する
ように構成してもよく、あるいは、内部回路としてバイ
ポーラトランジスタおよびＭＩＳトランジスタを含み、
静電気保護抵抗層がＭＩＳトランジスタのソース層およ
びドレイン層と同一の不純物により形成され、かつ同一
の深さを有すると共に、電流流出層がバイポーラトラン
ジスタのプラグ層と同一の不純物により形成され、かつ
同一の深さを有するように構成することもできる。
路としてＭＩＳトランジスタを含み、静電気保護抵抗層
が、ＭＩＳトランジスタのソース層およびドレイン層と
同一の不純物により形成され、かつ同一の深さを有する
ように構成してもよく、あるいは、内部回路としてバイ
ポーラトランジスタおよびＭＩＳトランジスタを含み、
静電気保護抵抗層がＭＩＳトランジスタのソース層およ
びドレイン層と同一の不純物により形成され、かつ同一
の深さを有すると共に、電流流出層がバイポーラトラン
ジスタのプラグ層と同一の不純物により形成され、かつ
同一の深さを有するように構成することもできる。
【００１８】本発明による半導体装置の製造方法は、第
１導電型の半導体基板上に第１導電型の高濃度不純物層
からなる埋め込み層を形成する工程と、前記埋め込み層
上に前記埋め込み層と接するように、前記埋め込み層よ
りも不純物濃度の低い第１導電型の低濃度不純物層から
なるウエル層を形成する工程と、前記ウエル層の表面か
ら第２導電型の不純物を選択的に導入し、その底部が前
記埋め込み層と接する高濃度不純物層からなる電流流出
層を形成する工程と、前記電流流出層を含む前記ウエル
層内の任意の領域に第２導電型の不純物を選択的に導入
して、前記電流流出層よりも浅い領域に第２導電型の低
濃度不純物層からなる静電気保護抵抗層を形成する工程
とを含むものである。
１導電型の半導体基板上に第１導電型の高濃度不純物層
からなる埋め込み層を形成する工程と、前記埋め込み層
上に前記埋め込み層と接するように、前記埋め込み層よ
りも不純物濃度の低い第１導電型の低濃度不純物層から
なるウエル層を形成する工程と、前記ウエル層の表面か
ら第２導電型の不純物を選択的に導入し、その底部が前
記埋め込み層と接する高濃度不純物層からなる電流流出
層を形成する工程と、前記電流流出層を含む前記ウエル
層内の任意の領域に第２導電型の不純物を選択的に導入
して、前記電流流出層よりも浅い領域に第２導電型の低
濃度不純物層からなる静電気保護抵抗層を形成する工程
とを含むものである。
【００１９】本発明による半導体装置の製造方法では、
埋め込み層、ウエル層、電流流出層および静電気保護抵
抗層各々を、内部回路を構成する素子の不純物層を形成
する工程と同一工程で形成する態様とすることが好まし
い。
埋め込み層、ウエル層、電流流出層および静電気保護抵
抗層各々を、内部回路を構成する素子の不純物層を形成
する工程と同一工程で形成する態様とすることが好まし
い。
【００２０】より具体的には、静電気保護素子を含むと
共に、内部回路としてＭＩＳトランジスタを含む半導体
装置の製造方法であって、第１導電型の半導体基板上
に、ＭＩＳトランジスタにおける埋め込み層を形成する
と同時に、静電気保護素子領域において、第１導電型の
高濃度不純物層からなる埋め込み層を形成する工程と、
ＭＩＳトランジスタにおけるウエル層を形成すると同時
に、静電気保護素子領域において、前記埋め込み層上に
前記埋め込み層と接するように、前記埋め込み層よりも
不純物濃度の低い第１導電型の低濃度不純物層からなる
ウエル層を形成する工程と、前記静電気保護素子領域の
ウエル層の表面から第２導電型の不純物を選択的に導入
させて、その一部が前記埋め込み層と接する高濃度不純
物層からなる電流流出層を形成する工程と、ＭＩＳトラ
ンジスタのソース層およびドレイン層を形成すると同時
に、前記静電気保護素子領域の電流流出層を含む前記ウ
エル層内の任意の領域に第２導電型の不純物を選択的に
導入して、前記電流流出層よりも浅い深さで第２導電型
の不純物層からなる静電気保護抵抗層を形成する工程と
を含むものである。
共に、内部回路としてＭＩＳトランジスタを含む半導体
装置の製造方法であって、第１導電型の半導体基板上
に、ＭＩＳトランジスタにおける埋め込み層を形成する
と同時に、静電気保護素子領域において、第１導電型の
高濃度不純物層からなる埋め込み層を形成する工程と、
ＭＩＳトランジスタにおけるウエル層を形成すると同時
に、静電気保護素子領域において、前記埋め込み層上に
前記埋め込み層と接するように、前記埋め込み層よりも
不純物濃度の低い第１導電型の低濃度不純物層からなる
ウエル層を形成する工程と、前記静電気保護素子領域の
ウエル層の表面から第２導電型の不純物を選択的に導入
させて、その一部が前記埋め込み層と接する高濃度不純
物層からなる電流流出層を形成する工程と、ＭＩＳトラ
ンジスタのソース層およびドレイン層を形成すると同時
に、前記静電気保護素子領域の電流流出層を含む前記ウ
エル層内の任意の領域に第２導電型の不純物を選択的に
導入して、前記電流流出層よりも浅い深さで第２導電型
の不純物層からなる静電気保護抵抗層を形成する工程と
を含むものである。
【００２１】また、内部回路として、更にバイポーラト
ランジスタを含む半導体装置の製造方法とし、バイポー
ラトランジスタ領域においてプラグ層を形成すると同時
に、かつ同じ不純物で前記静電気保護素子領域の電流流
出層を形成する態様とすることもできる。
ランジスタを含む半導体装置の製造方法とし、バイポー
ラトランジスタ領域においてプラグ層を形成すると同時
に、かつ同じ不純物で前記静電気保護素子領域の電流流
出層を形成する態様とすることもできる。
【００２２】本発明による半導体装置では、半導体基板
の表面近傍に形成された静電気保護層の一部が、半導体
基板の内部に形成された高濃度不純物層と接して高濃度
のＰＮ接合を形成している。従って、静電気保護層に過
大な電圧が印加されてアバランシエブレークダウンが発
生すると、その電流は半導体基板の表面に流れることな
く、高濃度のＰＮ接合を介して半導体基板の内部方向
（縦方向）に流れる。
の表面近傍に形成された静電気保護層の一部が、半導体
基板の内部に形成された高濃度不純物層と接して高濃度
のＰＮ接合を形成している。従って、静電気保護層に過
大な電圧が印加されてアバランシエブレークダウンが発
生すると、その電流は半導体基板の表面に流れることな
く、高濃度のＰＮ接合を介して半導体基板の内部方向
（縦方向）に流れる。
【００２３】また、本発明による半導体装置の製造方法
では、埋め込み層およびウエル層がそれぞれ形成された
後、ウエル層の表面から第２導電型の不純物が選択的に
導入される。これにより高濃度不純物層からなる電流流
出層が形成され、その底部が埋め込み層と接して高濃度
のＰＮ接合を形成する。続いて、この電流流出層を含む
ウエル層内の任意の領域に第２導電型の不純物が選択的
に導入され、電流流出層よりも浅い領域に第２導電型の
低濃度不純物層からなる静電気保護抵抗層が形成され
る。
では、埋め込み層およびウエル層がそれぞれ形成された
後、ウエル層の表面から第２導電型の不純物が選択的に
導入される。これにより高濃度不純物層からなる電流流
出層が形成され、その底部が埋め込み層と接して高濃度
のＰＮ接合を形成する。続いて、この電流流出層を含む
ウエル層内の任意の領域に第２導電型の不純物が選択的
に導入され、電流流出層よりも浅い領域に第２導電型の
低濃度不純物層からなる静電気保護抵抗層が形成され
る。
【００２４】本発明による半導体装置の製造方法の特に
好ましい態様では、埋め込み層、ウエル層、電流流出層
および静電気保護抵抗層各々が、内部回路を構成する素
子の不純物層を形成する工程と同一工程で形成される。
好ましい態様では、埋め込み層、ウエル層、電流流出層
および静電気保護抵抗層各々が、内部回路を構成する素
子の不純物層を形成する工程と同一工程で形成される。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２６】図１（ａ）は本発明の一実施の形態に係る
ＢｉＣＭＯＳ半導体装置１０の断面構造を表し、図１
（ｂ）は図１（ａ）に示した半導体装置１０を上から見
た場合の主な素子のパターン構成を表すものである。
ＢｉＣＭＯＳ半導体装置１０の断面構造を表し、図１
（ｂ）は図１（ａ）に示した半導体装置１０を上から見
た場合の主な素子のパターン構成を表すものである。
【００２７】このＢｉＣＭＯＳ半導体装置１０は、単一
のＰ型シリコン基板１１上に、例えばＮＰＮトランジス
タ領域２０と、ＮＭＯＳＦＥＴ領域３０と、ＮＰＮトラ
ンジスタおよびＮＭＯＳＦＥＴを静電気から保護するた
めの静電気保護素子領域４０とを備えている。
のＰ型シリコン基板１１上に、例えばＮＰＮトランジス
タ領域２０と、ＮＭＯＳＦＥＴ領域３０と、ＮＰＮトラ
ンジスタおよびＮＭＯＳＦＥＴを静電気から保護するた
めの静電気保護素子領域４０とを備えている。
【００２８】Ｐ型シリコン基板１１のうちＮＰＮトラン
ジスタ領域２０には、Ｎ型不純物例えばアンチモン（Ｓ
ｂ）からなるＮ+ 型埋め込み層２１が形成されている。
Ｎ+型埋め込み層２１上にはＮ型シリコン単結晶層２２
（コレクタ層）が形成されている。Ｎ型シリコン単結晶
層２２の表面には、Ｐ型不純物例えばボロン（Ｂ）から
なるベース層２４が形成されている。このベース層２４
の内部にはＮ型不純物例えば燐からなるエミッタ層２３
が形成されている。
ジスタ領域２０には、Ｎ型不純物例えばアンチモン（Ｓ
ｂ）からなるＮ+ 型埋め込み層２１が形成されている。
Ｎ+型埋め込み層２１上にはＮ型シリコン単結晶層２２
（コレクタ層）が形成されている。Ｎ型シリコン単結晶
層２２の表面には、Ｐ型不純物例えばボロン（Ｂ）から
なるベース層２４が形成されている。このベース層２４
の内部にはＮ型不純物例えば燐からなるエミッタ層２３
が形成されている。
【００２９】Ｎ型シリコン単結晶層２２の表面近傍には
Ｎ型不純物例えば燐によりコレクタコンタクト層２５が
形成され、このコレクタコンタクト層２５の下部には同
じく燐によりコレクタプラグ層２６がＮ+ 型埋め込み層
２１近傍まで形成されている。以上のＮ型シリコン単結
晶層２２（コレクタ層）、コレクタコンタクト層２５お
よびコレクタプラグ層２６が、エミッタ層２３およびベ
ース層２４と共にＮＰＮトランジスタを構成している。
Ｎ型不純物例えば燐によりコレクタコンタクト層２５が
形成され、このコレクタコンタクト層２５の下部には同
じく燐によりコレクタプラグ層２６がＮ+ 型埋め込み層
２１近傍まで形成されている。以上のＮ型シリコン単結
晶層２２（コレクタ層）、コレクタコンタクト層２５お
よびコレクタプラグ層２６が、エミッタ層２３およびベ
ース層２４と共にＮＰＮトランジスタを構成している。
【００３０】このＮＰＮトランジスタ上にはシリコン酸
化膜５０が形成されている。シリコン酸化膜５０にはコ
ンタクトホール５１，５２，５３が選択的に形成されて
おり、これらのコンタクトホール５１，５２，５３を介
して、アルミニウム電極６１とエミッタ層２３，アルミ
ニウム電極６２とベース層２４、アルミニウム電極６３
とコレクタコンタクト層２５とが各々電気的に接続され
ている。
化膜５０が形成されている。シリコン酸化膜５０にはコ
ンタクトホール５１，５２，５３が選択的に形成されて
おり、これらのコンタクトホール５１，５２，５３を介
して、アルミニウム電極６１とエミッタ層２３，アルミ
ニウム電極６２とベース層２４、アルミニウム電極６３
とコレクタコンタクト層２５とが各々電気的に接続され
ている。
【００３１】Ｐ型シリコン基板１１のうちＮＭＯＳＦＥ
Ｔ領域３０には、Ｐ型不純物例えばボロンによるＰ+ 型
埋め込み層３１が形成されている。このＰ+ 型埋め込み
層３１の上には同じくボロンによるＰ型ウエル層３２が
形成されている。このＰ型ウエル層３２の表面には、シ
リコン酸化膜５０ａ（ゲート酸化膜）を介して多結晶シ
リコン膜からなるゲート電極３３が形成されている。Ｐ
型ウエル層３２の表面近傍のうちゲート電極３３の両側
の領域には、Ｎ+ 型不純物層例えば燐によりソース層３
４およびドレイン層３５がそれぞれ形成されている。こ
れらソース層３４、ドレイン層３５およびゲート電極３
３によりＮＭＯＳＦＥＴが構成されている。
Ｔ領域３０には、Ｐ型不純物例えばボロンによるＰ+ 型
埋め込み層３１が形成されている。このＰ+ 型埋め込み
層３１の上には同じくボロンによるＰ型ウエル層３２が
形成されている。このＰ型ウエル層３２の表面には、シ
リコン酸化膜５０ａ（ゲート酸化膜）を介して多結晶シ
リコン膜からなるゲート電極３３が形成されている。Ｐ
型ウエル層３２の表面近傍のうちゲート電極３３の両側
の領域には、Ｎ+ 型不純物層例えば燐によりソース層３
４およびドレイン層３５がそれぞれ形成されている。こ
れらソース層３４、ドレイン層３５およびゲート電極３
３によりＮＭＯＳＦＥＴが構成されている。
【００３２】このＮＭＯＳＦＥＴ領域３０においても、
ＮＰＮトランジスタ領域２０と同様に、Ｐ型シリコン基
板１１上にシリコン酸化膜５０が形成されている。シリ
コン酸化膜５０にはコンタクトホール５４，５５が選択
的にそれぞれ形成されており、これらのコンタクトホー
ル５４，５５を介してソース層３４とアルミニウム電極
６４、およびドレイン層３５とアルミニウム電極６５と
が各々電気的に接続されている。
ＮＰＮトランジスタ領域２０と同様に、Ｐ型シリコン基
板１１上にシリコン酸化膜５０が形成されている。シリ
コン酸化膜５０にはコンタクトホール５４，５５が選択
的にそれぞれ形成されており、これらのコンタクトホー
ル５４，５５を介してソース層３４とアルミニウム電極
６４、およびドレイン層３５とアルミニウム電極６５と
が各々電気的に接続されている。
【００３３】静電気保護素子領域４０には、Ｐ型不純物
例えばボロンからなるＰ+ 型埋め込み層４１（高濃度不
純物層）が形成されている。Ｐ+ 型埋め込み層４１の上
には、Ｐ型不純物例えばボロンからなるＰ型ウエル層４
２（低濃度不純物層）が形成されている。Ｐ+ 型埋め込
み層４１の不純物濃度はＰ型ウエル層４２の不純物濃度
よりも高く、例えばＰ型ウエル層４２の不純物濃度が１
×１０17ions／ｃｍ3程度であるのに対して、Ｐ+ 型埋
め込み層４１の不純物濃度は１×１０20ions／ｃｍ3 程
度となっている。
例えばボロンからなるＰ+ 型埋め込み層４１（高濃度不
純物層）が形成されている。Ｐ+ 型埋め込み層４１の上
には、Ｐ型不純物例えばボロンからなるＰ型ウエル層４
２（低濃度不純物層）が形成されている。Ｐ+ 型埋め込
み層４１の不純物濃度はＰ型ウエル層４２の不純物濃度
よりも高く、例えばＰ型ウエル層４２の不純物濃度が１
×１０17ions／ｃｍ3程度であるのに対して、Ｐ+ 型埋
め込み層４１の不純物濃度は１×１０20ions／ｃｍ3 程
度となっている。
【００３４】ここで、Ｐ+ 型埋め込み層４１は、ＮＭＯ
ＳＦＥＴ領域３０のＰ+ 型埋め込み層３１と同一の不純
物層、Ｐ型ウエル層４２は、ＮＭＯＳＦＥＴ領域３０の
Ｐ型ウエル層３２と同一の不純物層によりそれぞれ形成
されている。
ＳＦＥＴ領域３０のＰ+ 型埋め込み層３１と同一の不純
物層、Ｐ型ウエル層４２は、ＮＭＯＳＦＥＴ領域３０の
Ｐ型ウエル層３２と同一の不純物層によりそれぞれ形成
されている。
【００３５】Ｐ型ウエル層４２の表面近傍には、Ｎ型不
純物例えば燐からなる静電気保護抵抗層４３が形成され
ている。静電気保護抵抗層４３は、図６に示した静電気
保護抵抗８に相当し、静電気が印加された瞬間に電圧降
下を生じさせることにより内部のＮＰＮトランジスタお
よびＮＭＯＳＦＥＴを保護するものである。この静電気
保護抵抗層４３の不純物濃度は１×１０17ions／ｃｍ3
程度であり、Ｐ型ウエル層４２との間で低濃度のＰＮ接
合を形成している。また、この静電気保護抵抗層４３の
層厚は０．１〜０．２μｍ程度であり、ＮＭＯＳＦＥＴ
領域３０に形成されたソース層３４およびドレイン層３
５と、ＮＰＮトランジスタ領域２０に形成されたエミッ
タ層２３およびコレクタコンタクト層２５各々と同じ深
さとなっている。
純物例えば燐からなる静電気保護抵抗層４３が形成され
ている。静電気保護抵抗層４３は、図６に示した静電気
保護抵抗８に相当し、静電気が印加された瞬間に電圧降
下を生じさせることにより内部のＮＰＮトランジスタお
よびＮＭＯＳＦＥＴを保護するものである。この静電気
保護抵抗層４３の不純物濃度は１×１０17ions／ｃｍ3
程度であり、Ｐ型ウエル層４２との間で低濃度のＰＮ接
合を形成している。また、この静電気保護抵抗層４３の
層厚は０．１〜０．２μｍ程度であり、ＮＭＯＳＦＥＴ
領域３０に形成されたソース層３４およびドレイン層３
５と、ＮＰＮトランジスタ領域２０に形成されたエミッ
タ層２３およびコレクタコンタクト層２５各々と同じ深
さとなっている。
【００３６】この静電気保護抵抗層４３の底部の一部領
域（ここでは中央領域）にはＮ型不純物、例えば燐によ
り電流流出層４３ａが形成されている。
域（ここでは中央領域）にはＮ型不純物、例えば燐によ
り電流流出層４３ａが形成されている。
【００３７】この電流流出層４３ａは、ＮＰＮトランジ
スタ領域２０に形成されたコレクタプラグ層２６と同じ
層厚（１．５μｍ）を有し、Ｐ型ウエル層４２からＰ+
型埋め込み層４１に接する位置まで深く形成されてい
る。電流流出層４３ａの不純物濃度は１×１０20〜１×
１０21ions／ｃｍ3 程度であり、この電流流出層４３ａ
の底部領域とＰ+ 型埋め込み層４１との間で高濃度ＰＮ
接合４４を形成している。この高濃度ＰＮ接合４４によ
り、過大な電圧が印加され静電気保護抵抗層４３にアバ
ランシエブレークダウンが発生したときに、その電流が
縦方向（下方向）、すなわち、Ｐ+ 型埋め込み層４１、
更にＰ型シリコン基板１１の底部方向に流れ込むように
なっている。なお、静電気保護抵抗層４３と電流流出層
４３ａとにより本発明の静電気保護層が構成されてい
る。また、この静電気保護抵抗層４３および電流流出層
４３ａは、図６に示した負保護ダイオード７も兼ねてい
る。
スタ領域２０に形成されたコレクタプラグ層２６と同じ
層厚（１．５μｍ）を有し、Ｐ型ウエル層４２からＰ+
型埋め込み層４１に接する位置まで深く形成されてい
る。電流流出層４３ａの不純物濃度は１×１０20〜１×
１０21ions／ｃｍ3 程度であり、この電流流出層４３ａ
の底部領域とＰ+ 型埋め込み層４１との間で高濃度ＰＮ
接合４４を形成している。この高濃度ＰＮ接合４４によ
り、過大な電圧が印加され静電気保護抵抗層４３にアバ
ランシエブレークダウンが発生したときに、その電流が
縦方向（下方向）、すなわち、Ｐ+ 型埋め込み層４１、
更にＰ型シリコン基板１１の底部方向に流れ込むように
なっている。なお、静電気保護抵抗層４３と電流流出層
４３ａとにより本発明の静電気保護層が構成されてい
る。また、この静電気保護抵抗層４３および電流流出層
４３ａは、図６に示した負保護ダイオード７も兼ねてい
る。
【００３８】静電気保護抵抗層４３の上にもＮＰＮトラ
ンジスタ領域２０と同様にシリコン酸化膜５０が形成さ
れている。このシリコン酸化膜５０には、２つのコンタ
クトホール５６，５７が選択的に形成されており、これ
らのコンタクトホール５６，５７を介して静電気保護抵
抗層４３とアルミニウム電極６６，６７とが電気的に接
続されている。
ンジスタ領域２０と同様にシリコン酸化膜５０が形成さ
れている。このシリコン酸化膜５０には、２つのコンタ
クトホール５６，５７が選択的に形成されており、これ
らのコンタクトホール５６，５７を介して静電気保護抵
抗層４３とアルミニウム電極６６，６７とが電気的に接
続されている。
【００３９】このような構成のＢｉＣＭＯＳ半導体装置
１０では、静電気保護抵抗層４３を構成するＰＮ接合の
うち一番濃度の高い領域が、電流流出層４３ａとＰ+ 型
埋め込み層４１との間の接合面（高濃度ＰＮ接合４４）
となる。従って、静電気保護抵抗層４３に静電気による
過大な電圧が印加されアバランシエブレークダウンが発
生した場合には、その電流は高濃度ＰＮ接合４４を通じ
てＰ+ 型埋め込み層４１に向かって縦方向に流れ出す。
しかも、この高濃度ＰＮ接合４４の接合面における接合
濃度は、この接合領域において、深さ方向と垂直な面内
では一様であるので、接合面の局所にアバランシエブレ
ークダウン電流が集中することがない。従って、電界集
中によるＰＮ接合破壊、すなわち不可逆的なデバイス破
壊の発生を防止でき、内部回路のＮＰＮトランジスタお
よびＮＭＯＳＦＥＴを静電気から確実に保護することが
できる。
１０では、静電気保護抵抗層４３を構成するＰＮ接合の
うち一番濃度の高い領域が、電流流出層４３ａとＰ+ 型
埋め込み層４１との間の接合面（高濃度ＰＮ接合４４）
となる。従って、静電気保護抵抗層４３に静電気による
過大な電圧が印加されアバランシエブレークダウンが発
生した場合には、その電流は高濃度ＰＮ接合４４を通じ
てＰ+ 型埋め込み層４１に向かって縦方向に流れ出す。
しかも、この高濃度ＰＮ接合４４の接合面における接合
濃度は、この接合領域において、深さ方向と垂直な面内
では一様であるので、接合面の局所にアバランシエブレ
ークダウン電流が集中することがない。従って、電界集
中によるＰＮ接合破壊、すなわち不可逆的なデバイス破
壊の発生を防止でき、内部回路のＮＰＮトランジスタお
よびＮＭＯＳＦＥＴを静電気から確実に保護することが
できる。
【００４０】なお、このＢｉＣＭＯＳ半導体装置１０で
は、静電気保護抵抗層４３に電流流出層４３ａを設ける
構成としたが、この電流流出層４３ａは高濃度のコレク
タプラグ層２６と同じく高濃度であり、しかも面積的に
は静電気保護抵抗層４３の一部を構成するにとどまるの
で、電流流出層４３ａの存在が静電気保護抵抗層４３の
特性に与える影響は無視することができる。
は、静電気保護抵抗層４３に電流流出層４３ａを設ける
構成としたが、この電流流出層４３ａは高濃度のコレク
タプラグ層２６と同じく高濃度であり、しかも面積的に
は静電気保護抵抗層４３の一部を構成するにとどまるの
で、電流流出層４３ａの存在が静電気保護抵抗層４３の
特性に与える影響は無視することができる。
【００４１】次に、上記ＢｉＣＭＯＳ半導体装置１０の
製造方法について説明する。
製造方法について説明する。
【００４２】まず、図２（ａ）に示したように、Ｐ型シ
リコン基板１１のＮＰＮトランジスタ領域２０にイオン
注入法により、Ｎ型不純物例えばアンチモンを選択的に
導入し、Ｐ型シリコン基板１１の表面近傍にアンチモン
導入層７１を形成する。そののち、Ｐ型シリコン基板１
１のＮＭＯＳＦＥＴ領域３０および静電気保護素子領域
４０にイオン注入法によりＰ型不純物例えばボロンを選
択的に導入し、Ｐ型シリコン基板１１の表面近傍に１０
20ions／ｃｍ3 （濃度）程度のボロン導入層７２ａ，７
２ｂを形成する。
リコン基板１１のＮＰＮトランジスタ領域２０にイオン
注入法により、Ｎ型不純物例えばアンチモンを選択的に
導入し、Ｐ型シリコン基板１１の表面近傍にアンチモン
導入層７１を形成する。そののち、Ｐ型シリコン基板１
１のＮＭＯＳＦＥＴ領域３０および静電気保護素子領域
４０にイオン注入法によりＰ型不純物例えばボロンを選
択的に導入し、Ｐ型シリコン基板１１の表面近傍に１０
20ions／ｃｍ3 （濃度）程度のボロン導入層７２ａ，７
２ｂを形成する。
【００４３】次いで、図２（ｂ）に示したように、燐を
添加したジクロルシラン（ＳｉＨ2Ｃｌ2 ）等のガスを
用いて、膜厚が１．８μｍ程度のＮ型シリコン単結晶層
２２をＰ型シリコン基板１１上の全面にエピタキシャル
成長させる。そののち、ＮＭＯＳＦＥＴ領域３０および
静電気保護素子領域４０にイオン注入法によりボロンを
選択的に導入し、Ｎ型シリコン単結晶層２２の表面近傍
に１０18ions／ｃｍ3（濃度）程度のボロン導入層７３
ａ，７３ｂをそれぞれ形成する。また、ＮＰＮトランジ
スタ領域２０のコレクタプラグ層形成予定領域および静
電気保護素子領域４０の電流流出層形成予定領域にイオ
ン注入法により、Ｎ型不純物例えば燐を選択的に導入
し、Ｎ型シリコン単結晶層２２の表面近傍に１０22ions
／ｃｍ3 （濃度）程度の燐導入層７４ａ，７４ｂを形成
する。
添加したジクロルシラン（ＳｉＨ2Ｃｌ2 ）等のガスを
用いて、膜厚が１．８μｍ程度のＮ型シリコン単結晶層
２２をＰ型シリコン基板１１上の全面にエピタキシャル
成長させる。そののち、ＮＭＯＳＦＥＴ領域３０および
静電気保護素子領域４０にイオン注入法によりボロンを
選択的に導入し、Ｎ型シリコン単結晶層２２の表面近傍
に１０18ions／ｃｍ3（濃度）程度のボロン導入層７３
ａ，７３ｂをそれぞれ形成する。また、ＮＰＮトランジ
スタ領域２０のコレクタプラグ層形成予定領域および静
電気保護素子領域４０の電流流出層形成予定領域にイオ
ン注入法により、Ｎ型不純物例えば燐を選択的に導入
し、Ｎ型シリコン単結晶層２２の表面近傍に１０22ions
／ｃｍ3 （濃度）程度の燐導入層７４ａ，７４ｂを形成
する。
【００４４】次いで、図３（ａ）に示したように、Ｐ型
シリコン基板１１を１１５０°Ｃの高温で数時間熱処理
し、アンチモン導入層７１，ボロン導入層７２ａ，７２
ｂ，７３ａ，７３ｂおよび燐導入層７４ａ，７４ｂをそ
れぞれ拡散させる。これにより、ボロン導入層７２ａ，
７３ａは互いに接するまで拡散し、図１に示したＰ+型
埋め込み層３１とＰ型ウエル層３２がそれぞれ形成され
る。同時に、ボロン導入層７２ｂ，７３ｂも互いに接す
るまで拡散し、Ｐ+ 型埋め込み層４１とＰ型ウエル層４
２がそれぞれ形成される。
シリコン基板１１を１１５０°Ｃの高温で数時間熱処理
し、アンチモン導入層７１，ボロン導入層７２ａ，７２
ｂ，７３ａ，７３ｂおよび燐導入層７４ａ，７４ｂをそ
れぞれ拡散させる。これにより、ボロン導入層７２ａ，
７３ａは互いに接するまで拡散し、図１に示したＰ+型
埋め込み層３１とＰ型ウエル層３２がそれぞれ形成され
る。同時に、ボロン導入層７２ｂ，７３ｂも互いに接す
るまで拡散し、Ｐ+ 型埋め込み層４１とＰ型ウエル層４
２がそれぞれ形成される。
【００４５】また、アンチモン導入層７１およびコレク
タプラグ層形成予定領域の燐導入層７４ａも互いに近傍
まで拡散し、Ｎ+ 型埋め込み層２１と膜厚１．５μｍ程
度の深いコレクタプラグ層２６がそれぞれ形成される。
同時に、電流流出層形成予定領域の燐導入層７４ｂも拡
散してＰ+ 型埋め込み層４１に接し、コレクタプラグ層
２６と同一の膜厚１．５μｍ程度の深い電流流出層４３
ａが形成される。
タプラグ層形成予定領域の燐導入層７４ａも互いに近傍
まで拡散し、Ｎ+ 型埋め込み層２１と膜厚１．５μｍ程
度の深いコレクタプラグ層２６がそれぞれ形成される。
同時に、電流流出層形成予定領域の燐導入層７４ｂも拡
散してＰ+ 型埋め込み層４１に接し、コレクタプラグ層
２６と同一の膜厚１．５μｍ程度の深い電流流出層４３
ａが形成される。
【００４６】熱処理の後、図３（ｂ）に示したように、
Ｐ型シリコン基板１１上に例えば熱酸化によりシリコン
酸化膜５０ａ（ゲート酸化膜）を形成する。続いて、例
えばＣＶＤ（Chemical Vapor Deposition:化学的気相成
長 )法により、ＮＭＯＳＦＥＴ領域３０のゲート電極形
成予定領域に多結晶シリコンを堆積させてゲート電極３
３を形成する。そののち、図に矢印（一点鎖線）で示し
たように、ＮＰＮトランジスタ領域２０のベース層形成
予定領域にイオン注入法によりＰ型不純物例えばボロン
を選択的に導入する。続いて、図に矢印（実線）で示し
たように、ＮＭＯＳＦＥＴ領域３０のソース層形成予定
領域とドレイン層形成予定領域、ＮＰＮトランジスタ領
域２０のコレクタコンタクト層形成予定領域とエミッタ
層形成予定領域、静電気保護素子領域４０の静電気保護
抵抗形成予定領域に、それぞれイオン注入法によりＮ型
不純物例えば燐を選択的に導入したのち、熱処理（アニ
ール）を行う。
Ｐ型シリコン基板１１上に例えば熱酸化によりシリコン
酸化膜５０ａ（ゲート酸化膜）を形成する。続いて、例
えばＣＶＤ（Chemical Vapor Deposition:化学的気相成
長 )法により、ＮＭＯＳＦＥＴ領域３０のゲート電極形
成予定領域に多結晶シリコンを堆積させてゲート電極３
３を形成する。そののち、図に矢印（一点鎖線）で示し
たように、ＮＰＮトランジスタ領域２０のベース層形成
予定領域にイオン注入法によりＰ型不純物例えばボロン
を選択的に導入する。続いて、図に矢印（実線）で示し
たように、ＮＭＯＳＦＥＴ領域３０のソース層形成予定
領域とドレイン層形成予定領域、ＮＰＮトランジスタ領
域２０のコレクタコンタクト層形成予定領域とエミッタ
層形成予定領域、静電気保護素子領域４０の静電気保護
抵抗形成予定領域に、それぞれイオン注入法によりＮ型
不純物例えば燐を選択的に導入したのち、熱処理（アニ
ール）を行う。
【００４７】これにより、各不純物が活性化され、ＮＰ
Ｎトランジスタ領域２０にＰ+ 不純物層からなるベース
層２４が形成されると共に、ＮＰＮトランジスタ領域２
０にエミッタ層２３とコレクタコンタクト層２５、ま
た、ＮＭＯＳＦＥＴ領域３０にソース層３４とドレイン
層３５が層厚０．１〜０．２μｍ程度の浅いＮ+ 不純物
層としてそれぞれ形成される。同時に、静電気保護素子
領域４０にこれらと同じ深さの浅い静電気保護抵抗層４
３が形成される。
Ｎトランジスタ領域２０にＰ+ 不純物層からなるベース
層２４が形成されると共に、ＮＰＮトランジスタ領域２
０にエミッタ層２３とコレクタコンタクト層２５、ま
た、ＮＭＯＳＦＥＴ領域３０にソース層３４とドレイン
層３５が層厚０．１〜０．２μｍ程度の浅いＮ+ 不純物
層としてそれぞれ形成される。同時に、静電気保護素子
領域４０にこれらと同じ深さの浅い静電気保護抵抗層４
３が形成される。
【００４８】次いで、図４に示したように、各素子上の
全面に、例えばＣＶＤ法によってシリコン酸化膜５０を
形成したのち、シリコン酸化膜５０にコンタクトホール
５１〜５７を選択的にそれぞれ形成する。続いて、例え
ばスパッタ法によりシリコン酸化膜５０上にアルミニウ
ムを堆積させて、各領域におけるアルミニウム電極６１
〜６７をそれぞれ形成する。このようにして、図１に示
した半導体装置１０を作成することができる。
全面に、例えばＣＶＤ法によってシリコン酸化膜５０を
形成したのち、シリコン酸化膜５０にコンタクトホール
５１〜５７を選択的にそれぞれ形成する。続いて、例え
ばスパッタ法によりシリコン酸化膜５０上にアルミニウ
ムを堆積させて、各領域におけるアルミニウム電極６１
〜６７をそれぞれ形成する。このようにして、図１に示
した半導体装置１０を作成することができる。
【００４９】このＢｉＣＭＯＳ半導体装置１０の製造方
法では、静電気保護素子領域４０のＰ+ 型埋め込み層４
１を、ＮＭＯＳＦＥＴ領域３０のＰ+ 型埋め込み層３１
と共に形成し、静電気保護素子領域４０のＰ型ウエル層
４２を、ＮＭＯＳＦＥＴ領域３０のＰ型ウエル層３２と
共に形成し、更に、静電気保護素子領域４０の電流流出
層４３ａを、ＮＰＮトランジスタ領域２０のコレクタプ
ラグ層２６と共に形成し、静電気保護素子領域４０の静
電気保護抵抗層４３を、ＮＰＮトランジスタ領域２０の
エミッタ層２３およびコレクタコンタクト層２５並びに
ＮＭＯＳＦＥＴ領域３０のソース層３４およびドレイン
層３５と共に形成することができる。従って、静電気保
護素子形成のための特別な工程が不要となり、簡便な製
造工程によって静電気に強いＢｉＣＭＯＳ半導体装置１
０を製造することができる。
法では、静電気保護素子領域４０のＰ+ 型埋め込み層４
１を、ＮＭＯＳＦＥＴ領域３０のＰ+ 型埋め込み層３１
と共に形成し、静電気保護素子領域４０のＰ型ウエル層
４２を、ＮＭＯＳＦＥＴ領域３０のＰ型ウエル層３２と
共に形成し、更に、静電気保護素子領域４０の電流流出
層４３ａを、ＮＰＮトランジスタ領域２０のコレクタプ
ラグ層２６と共に形成し、静電気保護素子領域４０の静
電気保護抵抗層４３を、ＮＰＮトランジスタ領域２０の
エミッタ層２３およびコレクタコンタクト層２５並びに
ＮＭＯＳＦＥＴ領域３０のソース層３４およびドレイン
層３５と共に形成することができる。従って、静電気保
護素子形成のための特別な工程が不要となり、簡便な製
造工程によって静電気に強いＢｉＣＭＯＳ半導体装置１
０を製造することができる。
【００５０】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態で
は、静電気保護抵抗層４３に対して１つの電流流出層４
３ａを形成する例について説明したが、図５に示したよ
うに２つの電流流出層４３ａを形成し、流出電流を分散
させるようにしてもよく、更に３以上の電流流出層４３
ａを形成するようにしてもよい。
が、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態で
は、静電気保護抵抗層４３に対して１つの電流流出層４
３ａを形成する例について説明したが、図５に示したよ
うに２つの電流流出層４３ａを形成し、流出電流を分散
させるようにしてもよく、更に３以上の電流流出層４３
ａを形成するようにしてもよい。
【００５１】また、上記実施の形態では、静電気保護抵
抗層４３の保護対象として、ＮＰＮトランジスタとＮＭ
ＯＳＦＥＴとを備えたＢｉＣＭＯＳ半導体装置１０につ
いて説明したが、保護対象としては、例えば、バイポー
ラトランジスタのみ、あるいはＭＯＳＦＥＴ（Metal Ox
ide Semiconductor FET)のみのデバイスでもよい。勿
論、ＦＥＴのゲート絶縁膜としてシリコン酸化膜以外の
ものを含めて、一般的にＭＩＳＦＥＴ（Metal Insulato
r Semiconductor FET)としてもよい。更に、その他の静
電気に弱い各種デバイスにも適用できるものである。
抗層４３の保護対象として、ＮＰＮトランジスタとＮＭ
ＯＳＦＥＴとを備えたＢｉＣＭＯＳ半導体装置１０につ
いて説明したが、保護対象としては、例えば、バイポー
ラトランジスタのみ、あるいはＭＯＳＦＥＴ（Metal Ox
ide Semiconductor FET)のみのデバイスでもよい。勿
論、ＦＥＴのゲート絶縁膜としてシリコン酸化膜以外の
ものを含めて、一般的にＭＩＳＦＥＴ（Metal Insulato
r Semiconductor FET)としてもよい。更に、その他の静
電気に弱い各種デバイスにも適用できるものである。
【００５２】そして、これらのデバイスの製造工程に、
静電気保護抵抗層４３および電流流出層４３ａの製造工
程と同一の工程を含んでいれば、上記実施の形態と同様
に、静電気保護回路素子形成のための工程を増やすこと
なく、簡便に製造することができる。
静電気保護抵抗層４３および電流流出層４３ａの製造工
程と同一の工程を含んでいれば、上記実施の形態と同様
に、静電気保護回路素子形成のための工程を増やすこと
なく、簡便に製造することができる。
【００５３】加えて、上記実施の形態では、半導体基板
としてシリコン基板を用いたものについて説明したが、
その他の基板を用いるようにしても良く、更に、基板と
してはＰ型のものに限らずＮ型のものを用いるようにし
てもよい。なお、この場合には、埋め込み層，ウエル
層、静電気保護抵抗層および電流流出層などの他の構成
要素の導電型は上記実施の形態と逆になることは言うま
でもない。
としてシリコン基板を用いたものについて説明したが、
その他の基板を用いるようにしても良く、更に、基板と
してはＰ型のものに限らずＮ型のものを用いるようにし
てもよい。なお、この場合には、埋め込み層，ウエル
層、静電気保護抵抗層および電流流出層などの他の構成
要素の導電型は上記実施の形態と逆になることは言うま
でもない。
【００５４】
【発明の効果】以上説明したように本発明の半導体装置
によれば、半導体基板の表面近傍に形成される静電気保
護層の一部が、半導体基板の内部に形成された高濃度不
純物層と接して高濃度のＰＮ接合を形成するようにした
ので、静電気保護層に過大な電圧が印加されてアバラン
シエブレークダウンが発生しても、その電流は、半導体
基板の表面に流れることなく、高濃度のＰＮ接合を介し
て半導体基板の内部方向（縦方向）に流れ、接合面の局
所にアバランシエブレークダウン電流が集中することを
回避できる。よって、電界集中による不可逆的なデバイ
ス破壊の発生を防止でき、内部回路を静電気から確実に
保護することができるという効果を奏する。
によれば、半導体基板の表面近傍に形成される静電気保
護層の一部が、半導体基板の内部に形成された高濃度不
純物層と接して高濃度のＰＮ接合を形成するようにした
ので、静電気保護層に過大な電圧が印加されてアバラン
シエブレークダウンが発生しても、その電流は、半導体
基板の表面に流れることなく、高濃度のＰＮ接合を介し
て半導体基板の内部方向（縦方向）に流れ、接合面の局
所にアバランシエブレークダウン電流が集中することを
回避できる。よって、電界集中による不可逆的なデバイ
ス破壊の発生を防止でき、内部回路を静電気から確実に
保護することができるという効果を奏する。
【００５５】また、本発明の半導体装置の製造方法によ
れば、埋め込み層およびウエル層を形成した後、ウエル
層の表面から第２導電型の不純物を選択的に導入し、そ
の底部が埋め込み層と接する高濃度不純物層からなる電
流流出層を形成し、続いて、電流流出層を含むウエル層
内の任意の領域に第２導電型の不純物を選択的に導入し
て、電流流出層よりも浅い領域に第２導電型の低濃度不
純物層からなる静電気保護抵抗層を形成するようにした
ので、本発明による半導体装置を容易に製造することが
できる。
れば、埋め込み層およびウエル層を形成した後、ウエル
層の表面から第２導電型の不純物を選択的に導入し、そ
の底部が埋め込み層と接する高濃度不純物層からなる電
流流出層を形成し、続いて、電流流出層を含むウエル層
内の任意の領域に第２導電型の不純物を選択的に導入し
て、電流流出層よりも浅い領域に第２導電型の低濃度不
純物層からなる静電気保護抵抗層を形成するようにした
ので、本発明による半導体装置を容易に製造することが
できる。
【００５６】特に、埋め込み層、ウエル層、電流流出層
および静電気保護抵抗層各々を、内部回路を構成する素
子の不純物層を形成する工程と同一工程で形成するよう
にすれば、特別の工程を追加することなく、静電気保護
素子領域を内部回路と同時に製造でき、製造工程が簡便
になるという効果を奏する。
および静電気保護抵抗層各々を、内部回路を構成する素
子の不純物層を形成する工程と同一工程で形成するよう
にすれば、特別の工程を追加することなく、静電気保護
素子領域を内部回路と同時に製造でき、製造工程が簡便
になるという効果を奏する。
【図１】（ａ）は本発明の一実施の形態に係るＢｉＣＭ
ＯＳ半導体装置の構成を表す断面図、（ｂ）は（ａ）に
示した半導体装置の主な素子の構成を表すパターン図で
ある。
ＯＳ半導体装置の構成を表す断面図、（ｂ）は（ａ）に
示した半導体装置の主な素子の構成を表すパターン図で
ある。
【図２】図１に示した半導体装置の製造工程を表す断面
図である。
図である。
【図３】図２に続く製造工程を表す断面図である。
【図４】図３に続く製造工程を表す断面図である。
【図５】本発明の他の実施の形態に係るＢｉＣＭＯＳ半
導体装置の構成を表す断面図である。
導体装置の構成を表す断面図である。
【図６】一般的な静電気保護回路を説明するための回路
構成図である。
構成図である。
【図７】（ａ）は従来のＢｉＣＭＯＳ半導体装置の構成
を表す断面図、（ｂ）は（ａ）に示した半導体装置の主
な素子の構成を表すパターン図である。
を表す断面図、（ｂ）は（ａ）に示した半導体装置の主
な素子の構成を表すパターン図である。
１０ ＢｉＣＭＯＳ半導体装置 １１ Ｐ型シリコン基板（半導体基板） ２０ ＮＰＮトランジスタ領域 ２３ エミッタ層 ２５ コレクタコンタクト層 ２６ コレクタプラグ層 ３０ ＮＭＯＳＦＥＴ領域（ＭＯＳトランジスタ領域） ３１ Ｐ+ 型埋め込み層（高濃度不純物層） ３２ Ｐ型ウエル層（低濃度不純物層） ３４ ソース層 ３５ ドレイン層 ４０ 静電気保護素子領域 ４１ Ｐ+ 型埋め込み層（高濃度不純物層） ４２ Ｐ型ウエル層（低濃度不純物層） ４３ 静電気保護抵抗層 ４３ａ 電流流出層 ４４ 高濃度ＰＮ接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (8)
- 【請求項１】 内部に表面領域よりも不純物濃度の高い
第１導電型の高濃度不純物層が形成されてなる第１導電
型の半導体基板と、 この半導体基板の表面近傍に形成されると共に、その一
部が前記半導体基板の内部に形成された高濃度不純物層
と接して高濃度のＰＮ接合を形成する第２導電型の高濃
度不純物層からなる静電気保護層とを備えたことを特徴
とする半導体装置。 - 【請求項２】 前記半導体基板の表面が第１導電型で低
濃度のウエル層により形成されると共に、前記第１導電
型の高濃度不純物層は前記ウエル層の直下に形成された
埋め込み層であり、 前記静電気保護層が、前記ウエル層内において前記ウエ
ル層との間で低濃度のＰＮ接合を形成する静電気保護抵
抗層と、この静電気保護抵抗層の一部をなし、かつ前記
静電気保護抵抗層よりも高濃度に形成されると共に前記
埋め込み層との間において高濃度のＰＮ接合を形成する
少なくとも１つの電流流出層とにより構成されたことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 内部回路としてＭＩＳトランジスタを含
み、前記静電気保護抵抗層がＭＩＳトランジスタのソー
ス層およびドレイン層と同一の不純物により形成され、
かつ同一の深さを有することを特徴とする請求項２記載
の半導体装置。 - 【請求項４】 内部回路として、バイポーラトランジス
タおよびＭＩＳトランジスタを含み、前記静電気保護抵
抗層がＭＩＳトランジスタのソース層およびドレイン層
と同一の不純物により形成され、かつ同一の深さを有す
ると共に、前記電流流出層がバイポーラトランジスタの
プラグ層と同一の不純物により形成され、かつ同一の深
さを有することを特徴とする請求項２記載の半導体装
置。 - 【請求項５】 第１導電型の半導体基板上に第１導電型
の高濃度不純物層からなる埋め込み層を形成する工程
と、 前記埋め込み層上に前記埋め込み層と接するように、前
記埋め込み層よりも不純物濃度の低い第１導電型の低濃
度不純物層からなるウエル層を形成する工程と、 前記ウエル層の表面から第２導電型の不純物を選択的に
導入し、その底部が前記埋め込み層と接する高濃度不純
物層からなる電流流出層を形成する工程と、 前記電流流出層を含む前記ウエル層内の任意の領域に第
２導電型の不純物を選択的に導入して、前記電流流出層
よりも浅い領域に第２導電型の低濃度不純物層からなる
静電気保護抵抗層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項６】 前記埋め込み層、ウエル層、電流流出層
および静電気保護抵抗層各々を、内部回路を構成する素
子の不純物層を形成する工程と同一工程で形成すること
を特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 静電気保護素子を含むと共に、内部回路
としてＭＩＳトランジスタを含む半導体装置の製造方法
であって、 第１導電型の半導体基板上に、ＭＩＳトランジスタにお
ける埋め込み層を形成すると同時に、静電気保護素子領
域において、第１導電型の高濃度不純物層からなる埋め
込み層を形成する工程と、 ＭＩＳトランジスタにおけるウエル層を形成すると同時
に、静電気保護素子領域において、前記埋め込み層上に
前記埋め込み層と接するように、前記埋め込み層よりも
不純物濃度の低い第１導電型の低濃度不純物層からなる
ウエル層を形成する工程と、 前記静電気保護素子領域のウエル層の表面から第２導電
型の不純物を選択的に導入させて、その一部が前記埋め
込み層と接する高濃度不純物層からなる電流流出層を形
成する工程と、 ＭＩＳトランジスタのソース層およびドレイン層を形成
すると同時に、前記静電気保護素子領域の電流流出層を
含む前記ウエル層内の任意の領域に第２導電型の不純物
を選択的に導入して、前記電流流出層よりも浅い深さで
第２導電型の不純物層からなる静電気保護抵抗層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項８】 内部回路として、更にバイポーラトラン
ジスタを含む半導体装置の製造方法であって、 バイポーラトランジスタ領域においてプラグ層を形成す
ると同時に、かつ同じ不純物で前記静電気保護素子領域
の電流流出層を形成することを特徴とする請求項７記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276137A JPH09102556A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7276137A JPH09102556A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102556A true JPH09102556A (ja) | 1997-04-15 |
Family
ID=17565300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7276137A Pending JPH09102556A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021622A (ja) * | 2008-09-04 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1995
- 1995-10-02 JP JP7276137A patent/JPH09102556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021622A (ja) * | 2008-09-04 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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