JP2701758B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【産業上の利用分野】本発明はトランジスタを有する半
導体装置に係り、特にトランジスタの破壊防止に好適な
構造を有する半導体装置に関する。
導体装置に係り、特にトランジスタの破壊防止に好適な
構造を有する半導体装置に関する。
【０００２】
【従来の技術】従来の技術について図３、図４に示す。
図３は、従来の半導体装置の等価回路図であり、図４
は、従来の半導体装置の要部断面図である。従来のゲー
ト・ドレイン間に、ツェナーダイオードを逆直列接続し
た半導体装置は、図４に示すように、ＭｏｓＦＥＴのド
レイン電極（１２）の接触するｎ＋基板（２）の上のド
リフト層となるｎ−エピタキシャル層（１）の表面層
に、ＭｏｓＦＥＴのＰウェルと同時に形成されるｐ＋ア
ノード層（３）と、その表面層にＭｏｓＦＥＴのｎ＋ソ
ース層と同時に形成されるｎ＋カソード層（４）とから
なるツェナーダイオードＺ１およびＺ２が在存してい
る。
図３は、従来の半導体装置の等価回路図であり、図４
は、従来の半導体装置の要部断面図である。従来のゲー
ト・ドレイン間に、ツェナーダイオードを逆直列接続し
た半導体装置は、図４に示すように、ＭｏｓＦＥＴのド
レイン電極（１２）の接触するｎ＋基板（２）の上のド
リフト層となるｎ−エピタキシャル層（１）の表面層
に、ＭｏｓＦＥＴのＰウェルと同時に形成されるｐ＋ア
ノード層（３）と、その表面層にＭｏｓＦＥＴのｎ＋ソ
ース層と同時に形成されるｎ＋カソード層（４）とから
なるツェナーダイオードＺ１およびＺ２が在存してい
る。
【０００３】ツェナーダイオードＺ２のｎ＋カソード層
（４）は、フィールド酸化膜（５１）を覆う層間絶縁膜
（５２）に開かれたコンタクトホールで接触する配線
（６１）により、図示しないＭｏｓＦＥＴのゲート電極
と接続され、ｐ＋アノード層（３）は配線（６２）によ
りツェナーダイオードＺ１の端のＺ１−１のｐ＋アノー
ド層（３）に接続されている。複数のツェナーダイオー
ドＺ１−１・・・Ｚ１−ｎのとなり合う素子間では、ｎ
＋カソード層（４）とｐ＋アノード層（３）が配線（６
３）で接続されている。他端のツェナーダイオードＺ
１−ｎのｎ＋カソード層（４）は配線（６４）によりｎ
＋コンタクト層（４１）に接続され、ｎ−ドリフト層
（１）およびｎ＋基板（２）を介してドレイン電極（１
２）に接続されている（例えば、特開平４−６５８７８
号公報）。
（４）は、フィールド酸化膜（５１）を覆う層間絶縁膜
（５２）に開かれたコンタクトホールで接触する配線
（６１）により、図示しないＭｏｓＦＥＴのゲート電極
と接続され、ｐ＋アノード層（３）は配線（６２）によ
りツェナーダイオードＺ１の端のＺ１−１のｐ＋アノー
ド層（３）に接続されている。複数のツェナーダイオー
ドＺ１−１・・・Ｚ１−ｎのとなり合う素子間では、ｎ
＋カソード層（４）とｐ＋アノード層（３）が配線（６
３）で接続されている。他端のツェナーダイオードＺ
１−ｎのｎ＋カソード層（４）は配線（６４）によりｎ
＋コンタクト層（４１）に接続され、ｎ−ドリフト層
（１）およびｎ＋基板（２）を介してドレイン電極（１
２）に接続されている（例えば、特開平４−６５８７８
号公報）。
【０００４】図３は、従来の半導体装置の等価回路図
で、この動作は、ゲート端子ＧとＭｏｓＦＥＴ（２０）
のゲート電極の間に接続されたゲート抵抗ＲＧと、ドレ
イン端子Ｄの間に順方向を逆さにして直列接続された二
つのツェナーダイオード（２１）（Ｚ１）、（２２）
（Ｚ２）のうちの、Ｚ１（２１）のツェナー電圧Ｖ２１
が、ＭｏｓＦＥＴ（２０）の耐圧より若干低めであれ
ば、ドレイン端子Ｄの電位は、Ｖ２１がブレークダウン
してＤ→Ｚ１→Ｚ２→ＲＧ→Ｇと電流が流れ、ＭｏｓＦ
ＥＴ（２０）がオンするので、サージ電圧のエネルギー
はＭｏｓＦＥＴ（２０）により吸収されるため、素子破
壊を防止することができる。
で、この動作は、ゲート端子ＧとＭｏｓＦＥＴ（２０）
のゲート電極の間に接続されたゲート抵抗ＲＧと、ドレ
イン端子Ｄの間に順方向を逆さにして直列接続された二
つのツェナーダイオード（２１）（Ｚ１）、（２２）
（Ｚ２）のうちの、Ｚ１（２１）のツェナー電圧Ｖ２１
が、ＭｏｓＦＥＴ（２０）の耐圧より若干低めであれ
ば、ドレイン端子Ｄの電位は、Ｖ２１がブレークダウン
してＤ→Ｚ１→Ｚ２→ＲＧ→Ｇと電流が流れ、ＭｏｓＦ
ＥＴ（２０）がオンするので、サージ電圧のエネルギー
はＭｏｓＦＥＴ（２０）により吸収されるため、素子破
壊を防止することができる。
【０００５】
【発明が解決しようとする課題】この従来のゲート・ド
レイン間にツェナーダイオードを逆直列接続した半導体
装置は、ドレイン端子Ｄの電位がＶ２１に達し、ツェナ
ーダイオード（２１）がブレークダウンしてＤ→Ｚ１→
Ｚ２→ＲＧ→Ｇと電流が流れ、ＭｏｓＦＥＴ（２０）が
オンして、サージ電圧のエネルギーがＭｏｓＦＥＴ（２
０）により吸収される場合、そのサージ電圧のエネルギ
ーのすべてがＭｏｓＦＥＴ（２０）に加わるため、Ｍｏ
ｓＦＥＴ（２０）自体が加熱しやすく、加熱しすぎると
ＭｏｓＦＥＴ（２０）が熱破壊するという問題点があっ
た。
レイン間にツェナーダイオードを逆直列接続した半導体
装置は、ドレイン端子Ｄの電位がＶ２１に達し、ツェナ
ーダイオード（２１）がブレークダウンしてＤ→Ｚ１→
Ｚ２→ＲＧ→Ｇと電流が流れ、ＭｏｓＦＥＴ（２０）が
オンして、サージ電圧のエネルギーがＭｏｓＦＥＴ（２
０）により吸収される場合、そのサージ電圧のエネルギ
ーのすべてがＭｏｓＦＥＴ（２０）に加わるため、Ｍｏ
ｓＦＥＴ（２０）自体が加熱しやすく、加熱しすぎると
ＭｏｓＦＥＴ（２０）が熱破壊するという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
に形成された絶縁ゲート型トランジスタを有する半導体
装置において、半導体基板中に負性抵抗を有するトリガ
ー素子を配置し、トリガー素子は前記トランジスタのゲ
ート領域とドレイン領域とを接続したことを特徴とする
半導体装置である。また本発明は、半導体基板上に形成
された絶縁ゲート型トランジスタを有する半導体装置に
おいて、半導体基板中にトリガー素子を、半導体基板か
ら絶縁膜で分離して形成された半導体層に双方向ツェナ
ーダイオードを配置し、トリガー素子と双方向ツェナー
ダイオードは前記トランジスタのゲート領域とドレイン
領域とを接続したことを特徴とする半導体装置である。
また本発明は、トリガー素子の耐圧が絶縁ゲート型トラ
ンジスタのドレイン・ソース間耐圧より低いことを特徴
とするものである。さらに本発明は、トリガー素子の耐
圧と双方向ツェナーダイオードの耐圧との和が絶縁ゲー
ト型トランジスタのドレイン・ソース間耐圧より低いこ
とを特徴とするものである。
に形成された絶縁ゲート型トランジスタを有する半導体
装置において、半導体基板中に負性抵抗を有するトリガ
ー素子を配置し、トリガー素子は前記トランジスタのゲ
ート領域とドレイン領域とを接続したことを特徴とする
半導体装置である。また本発明は、半導体基板上に形成
された絶縁ゲート型トランジスタを有する半導体装置に
おいて、半導体基板中にトリガー素子を、半導体基板か
ら絶縁膜で分離して形成された半導体層に双方向ツェナ
ーダイオードを配置し、トリガー素子と双方向ツェナー
ダイオードは前記トランジスタのゲート領域とドレイン
領域とを接続したことを特徴とする半導体装置である。
また本発明は、トリガー素子の耐圧が絶縁ゲート型トラ
ンジスタのドレイン・ソース間耐圧より低いことを特徴
とするものである。さらに本発明は、トリガー素子の耐
圧と双方向ツェナーダイオードの耐圧との和が絶縁ゲー
ト型トランジスタのドレイン・ソース間耐圧より低いこ
とを特徴とするものである。
【０００７】ここで、トリガー素子とは、図５に示すよ
うに、ｎ＋層（４）、ｐ−層（５）、ｎ−エピタキシャ
ル層（１）を有するもので、負性抵抗（ネガティブレジ
スタンス）を有し、回路中にあるコンデンサーのチャー
ジを素子のブレークオーバー電圧ＶＢＯを越えた時に放
電し、チャージの無くなった時点で再びコンデンサにチ
ャージし始めるといった周期的な発振を繰り返す素子の
ことである。
うに、ｎ＋層（４）、ｐ−層（５）、ｎ−エピタキシャ
ル層（１）を有するもので、負性抵抗（ネガティブレジ
スタンス）を有し、回路中にあるコンデンサーのチャー
ジを素子のブレークオーバー電圧ＶＢＯを越えた時に放
電し、チャージの無くなった時点で再びコンデンサにチ
ャージし始めるといった周期的な発振を繰り返す素子の
ことである。
【０００８】
【作用】本発明においては、半導体装置のゲート・ドレ
イン間にトリガー素子または、トリガー素子＋双方向ツ
ェナーダイオードを内蔵したことにより、サージ電圧等
によるエネルギーが半導体装置に印加された場合にサー
ジ電圧エネルギーを吸収することができ、かつ素子加熱
を小さくすることができるものである。また、双方向ツ
ェナーダイオード又はダイオードを入れることにより、
耐圧のことなる種々のＭｏｓＦＥＴに対して、容易に目
的の耐圧設定が可能になるものである。
イン間にトリガー素子または、トリガー素子＋双方向ツ
ェナーダイオードを内蔵したことにより、サージ電圧等
によるエネルギーが半導体装置に印加された場合にサー
ジ電圧エネルギーを吸収することができ、かつ素子加熱
を小さくすることができるものである。また、双方向ツ
ェナーダイオード又はダイオードを入れることにより、
耐圧のことなる種々のＭｏｓＦＥＴに対して、容易に目
的の耐圧設定が可能になるものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［実施例１］本発明の第１の実施例について図１
（ａ）、図２（ａ）に示す。図１（ａ）は、本発明の実
施例の半導体装置の等価回路図であり、図２（ａ）は、
本発明の実施例の半導体装置の要部断面図である。ま
ず、図２（ａ）の半導体装置の要部断面図を説明する。
この実施例における半導体装置の製造に当たっては、図
２（ａ）に示すように、ＭｏｓＦＥＴのドレイン電極
（１２）の接触するｎ＋基板（２）の上のｎ−エピタキ
シャル層（１）の表面層上に、酸化膜（５１）を６００
０Åの厚さに形成し、リソグラフィー技術を用いてパタ
ーニングする。
て説明する。 ［実施例１］本発明の第１の実施例について図１
（ａ）、図２（ａ）に示す。図１（ａ）は、本発明の実
施例の半導体装置の等価回路図であり、図２（ａ）は、
本発明の実施例の半導体装置の要部断面図である。ま
ず、図２（ａ）の半導体装置の要部断面図を説明する。
この実施例における半導体装置の製造に当たっては、図
２（ａ）に示すように、ＭｏｓＦＥＴのドレイン電極
（１２）の接触するｎ＋基板（２）の上のｎ−エピタキ
シャル層（１）の表面層上に、酸化膜（５１）を６００
０Åの厚さに形成し、リソグラフィー技術を用いてパタ
ーニングする。
【００１０】さらにその上に多結晶シリコン膜（５３）
を６０００Åの厚さに形成し、リソグラフィー技術を用
いてパターニングし、ｎ−エピタキシャル層（１）中に
ｎ＋層（４）とｐ−層（５）を形成し、その上に層間Ｐ
ＳＧ膜（５２）を５０００Åの厚さに形成し、リソグラ
フィー技術を用いてパターニングする。ｎ＋層（４）と
ｐ−層（５）の上にアルミ電極（６５）が接触してお
り、トリガー素子（２３）を形成している。このように
半導体基板中にトリガー素子（２３）を配置し、このト
リガー素子（２３）は絶縁ゲート型トランジスタのゲー
ト領域とドレイン領域とを接続しているものである。
を６０００Åの厚さに形成し、リソグラフィー技術を用
いてパターニングし、ｎ−エピタキシャル層（１）中に
ｎ＋層（４）とｐ−層（５）を形成し、その上に層間Ｐ
ＳＧ膜（５２）を５０００Åの厚さに形成し、リソグラ
フィー技術を用いてパターニングする。ｎ＋層（４）と
ｐ−層（５）の上にアルミ電極（６５）が接触してお
り、トリガー素子（２３）を形成している。このように
半導体基板中にトリガー素子（２３）を配置し、このト
リガー素子（２３）は絶縁ゲート型トランジスタのゲー
ト領域とドレイン領域とを接続しているものである。
【００１１】次に、この実施例の半導体装置の動作を図
１（ａ）の半導体装置の等価回路図で説明する。トリガ
ー素子（２３）の耐圧Ｖ２３がＭｏｓＦＥＴ（２０）の
耐圧より若干低めであれば、ドレイン端子Ｄの電位は、
Ｖ２３がブレークダウンしてＤ→トリガー素子（２３）
→ＲＧ→Ｇと電流が流れ、ＭｏｓＦＥＴ（２０）がオン
し、かつ、トリガー素子（２３）により、クランプ電圧
が下がるため、サージ電圧エネルギーを小さくしてＭｏ
ｓＦＥＴ（２０）が吸収するため、発熱しにくく、より
確実に素子破壊を防止することができる。
１（ａ）の半導体装置の等価回路図で説明する。トリガ
ー素子（２３）の耐圧Ｖ２３がＭｏｓＦＥＴ（２０）の
耐圧より若干低めであれば、ドレイン端子Ｄの電位は、
Ｖ２３がブレークダウンしてＤ→トリガー素子（２３）
→ＲＧ→Ｇと電流が流れ、ＭｏｓＦＥＴ（２０）がオン
し、かつ、トリガー素子（２３）により、クランプ電圧
が下がるため、サージ電圧エネルギーを小さくしてＭｏ
ｓＦＥＴ（２０）が吸収するため、発熱しにくく、より
確実に素子破壊を防止することができる。
【００１２】［実施例２］本発明の第２の実施例につい
て図１（ｂ）、図２（ｂ）に示す。図１（ｂ）は、本発
明の第２の実施例の半導体装置の等価回路図であり、図
２（ｂ）は、本発明の第２の実施例の半導体装置の要部
断面図である。まず、図２（ｂ）の半導体装置の要部断
面図を説明する。この実施例２では、上記実施例１のゲ
ート・ドレイン間にトリガー素子のみを内蔵するものに
代えて、ゲート・ドレイン間にトリガー素子と双方向ツ
ェナーダイオードを内蔵した構造としたものである。
て図１（ｂ）、図２（ｂ）に示す。図１（ｂ）は、本発
明の第２の実施例の半導体装置の等価回路図であり、図
２（ｂ）は、本発明の第２の実施例の半導体装置の要部
断面図である。まず、図２（ｂ）の半導体装置の要部断
面図を説明する。この実施例２では、上記実施例１のゲ
ート・ドレイン間にトリガー素子のみを内蔵するものに
代えて、ゲート・ドレイン間にトリガー素子と双方向ツ
ェナーダイオードを内蔵した構造としたものである。
【００１３】この実施例２の半導体装置は、上記実施例
１で説明したトリガー素子に追加して、多結晶シリコン
膜（５３）中にｎ＋層（６）とｐ＋層（７）を形成し双
方向ツェナーダイオード（２４）を形成しているもので
ある。このように半導体基板中にトリガー素子（２３）
と半導体基板から絶縁膜で分離して形成された半導体層
に双方向ツェナーダイオード（２４）を配置し、トリガ
ー素子（２３）と双方向ツェナーダイオード（２４）が
絶縁ゲート型トランジスタのゲート領域とドレイン領域
とを接続しているものである。その他のについては、上
記実施例１と同様である。
１で説明したトリガー素子に追加して、多結晶シリコン
膜（５３）中にｎ＋層（６）とｐ＋層（７）を形成し双
方向ツェナーダイオード（２４）を形成しているもので
ある。このように半導体基板中にトリガー素子（２３）
と半導体基板から絶縁膜で分離して形成された半導体層
に双方向ツェナーダイオード（２４）を配置し、トリガ
ー素子（２３）と双方向ツェナーダイオード（２４）が
絶縁ゲート型トランジスタのゲート領域とドレイン領域
とを接続しているものである。その他のについては、上
記実施例１と同様である。
【００１４】次に、この実施例２の半導体装置の動作
を、図１（ｂ）の半導体装置の等価回路図で説明する。
トリガー素子（２３）の耐圧Ｖ２３と双方向ツェナーダ
イオード（２４）の耐圧Ｖ２４の合計が、ＭｏｓＦＥＴ
（２０）の耐圧より若干低めであれば、上記実施例１で
説明した様に発熱しにくく、より確実に素子破壊を防止
することができ、かつ、双方向ツェナーダイオード（２
４）を追加したことにより、（Ｖ２３＋Ｖ２４）の耐圧
を双方向ツェナーダイオードの段数変更により容易に変
更することが可能となり、種々のＭｏｓＦＥＴに対応す
ることができる。
を、図１（ｂ）の半導体装置の等価回路図で説明する。
トリガー素子（２３）の耐圧Ｖ２３と双方向ツェナーダ
イオード（２４）の耐圧Ｖ２４の合計が、ＭｏｓＦＥＴ
（２０）の耐圧より若干低めであれば、上記実施例１で
説明した様に発熱しにくく、より確実に素子破壊を防止
することができ、かつ、双方向ツェナーダイオード（２
４）を追加したことにより、（Ｖ２３＋Ｖ２４）の耐圧
を双方向ツェナーダイオードの段数変更により容易に変
更することが可能となり、種々のＭｏｓＦＥＴに対応す
ることができる。
【００１５】例えば、ＭｏｓＦＥＴ（２０）のドレイン
・ソース間耐圧が６０Ｖ、トリガー素子（２３）の耐圧
１０Ｖの場合、ＭｏｓＦＥＴ（２０）の耐圧６０Ｖより
若干低めにトリガー素子（２３）＋双方向ツェナーダイ
オード（２４）の耐圧を設定したい時、１段８Ｖの双方
向ツェナーダイオード（２４）を５段にすることによっ
て、８Ｖ×５段＝４０Ｖの耐圧を得ることができ、トリ
ガー素子（２３）の耐圧１０Ｖと合計して、５０Ｖの耐
圧となり、先に説明した様に、ドレイン・ソース間にサ
ージ電圧が印加されても、ＭｏｓＦＥＴ（２０）の耐圧
６０Ｖより、１０Ｖ低いトリガー素子（２３）＋双方向
ツェナーダイオード（２４）が先にブレークダウンし、
かつトリガー素子が電圧を低下させるため素子破壊を防
止することができる。このように、双方向ツェナーダイ
オード又はダイオードを入れることにより、耐圧のこと
なる種々のＭｏｓＦＥＴに対して、容易に目的の耐圧設
定が可能になるという特徴がある。
・ソース間耐圧が６０Ｖ、トリガー素子（２３）の耐圧
１０Ｖの場合、ＭｏｓＦＥＴ（２０）の耐圧６０Ｖより
若干低めにトリガー素子（２３）＋双方向ツェナーダイ
オード（２４）の耐圧を設定したい時、１段８Ｖの双方
向ツェナーダイオード（２４）を５段にすることによっ
て、８Ｖ×５段＝４０Ｖの耐圧を得ることができ、トリ
ガー素子（２３）の耐圧１０Ｖと合計して、５０Ｖの耐
圧となり、先に説明した様に、ドレイン・ソース間にサ
ージ電圧が印加されても、ＭｏｓＦＥＴ（２０）の耐圧
６０Ｖより、１０Ｖ低いトリガー素子（２３）＋双方向
ツェナーダイオード（２４）が先にブレークダウンし、
かつトリガー素子が電圧を低下させるため素子破壊を防
止することができる。このように、双方向ツェナーダイ
オード又はダイオードを入れることにより、耐圧のこと
なる種々のＭｏｓＦＥＴに対して、容易に目的の耐圧設
定が可能になるという特徴がある。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
半導体装置のゲート・ドレイン間にトリガー素子また
は、トリガー素子＋双方向ツェナーダイオードを内蔵し
たことにより、サージ電圧等によるエネルギーが半導体
装置に印加された場合、ＭｏｓＦＥＴとトリガー素子
で、サージ電圧エネルギーを吸収するため、素子破壊が
防止でき、かつ素子加熱を小さくすることができるた
め、より大きなサージ電圧が印加されても素子を保護す
ることが可能となるという効果を奏するものである。
半導体装置のゲート・ドレイン間にトリガー素子また
は、トリガー素子＋双方向ツェナーダイオードを内蔵し
たことにより、サージ電圧等によるエネルギーが半導体
装置に印加された場合、ＭｏｓＦＥＴとトリガー素子
で、サージ電圧エネルギーを吸収するため、素子破壊が
防止でき、かつ素子加熱を小さくすることができるた
め、より大きなサージ電圧が印加されても素子を保護す
ることが可能となるという効果を奏するものである。
【図１】（ａ） 本発明の実施例１の半導体装置の等価
回路図。 （ｂ） 本発明の実施例２の半導体装置の等価回路図。
回路図。 （ｂ） 本発明の実施例２の半導体装置の等価回路図。
【図２】（ａ） 本発明の実施例１の要部断面図。 （ｂ） 本発明の実施例２の要部断面図。
【図３】 従来例の半導体装置の等価回路図。
【図４】 従来例の半導体装置の要部断面図。
【図５】 トリガー素子の平面図。
１ ｎ−エピタキシャル層 ２ ｎ＋基板 ３，７，３１，３２ ｐ＋層 ４，６ ｎ＋層 ５ ｐ−層 １２ ドレイン電極 ５１ 酸化膜 ５２ 層間ＰＳＧ膜 ５３ 多結晶シリコン ６１，６２，６３，６４，６５ 配線（アルミ電極）
Claims (4)
- 【請求項１】 半導体基板上に形成された絶縁ゲート型
トランジスタを有する半導体装置において、半導体基板
中に負性抵抗を有するトリガー素子を配置し、トリガー
素子は前記トランジスタのゲート領域とドレイン領域と
を接続したことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された絶縁ゲート型
トランジスタを有する半導体装置において、半導体基板
中にトリガー素子を、半導体基板から絶縁膜で分離して
形成された半導体層に双方向ツェナーダイオードを配置
し、トリガー素子と双方向ツェナーダイオードは前記ト
ランジスタのゲート領域とドレイン領域とを接続したこ
とを特徴とする半導体装置。 - 【請求項３】請求項１に記載の半導体装置において、ト
リガー素子の耐圧が絶縁ゲート型トランジスタのドレイ
ン・ソース間耐圧より低いことを特徴とする半導体装
置。 - 【請求項４】 請求項２に記載の半導体装置において、
トリガー素子の耐圧と双方向ツェナーダイオードの耐圧
との和が絶縁ゲート型トランジスタのドレイン・ソース
間耐圧より低いことを特徴とする半導体装置。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|---|---|
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